KR100226084B1 - 반도체장치 - Google Patents

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KR100226084B1
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아끼구사 나오유끼
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Abstract

본 발명은 배선폭을 일렉트로마이그레이션 내성을 고려하면서 축소하여 입출력셀영역의 폭을 축소하고, 입출력셀영역 수를 많게 하여 다핀화를 도모한다. 해결수단은 입출력회로(15)를 구성하기 위한 입출력셀영역(13)이 복수의 nMOS 트랜지스터(16,17) 및 pMOS 트랜지스터(18,19)를 갖는다. nMOS 트랜지스터(16)는 트랜지스터군(21)을, pMOS 트랜지스터(18)는 트랜지스터군(22)을, nMOS 트랜지스터(17)는 트랜지스터군(23)을, pMOS 트랜지스터(19)는 트랜지스터군(24)을 각각 구성한다. 트랜지스터군(21~24)은 반도체칩의 둘레방향과 직교하는 방향으로 나란히 배치되어 있다. 트랜지스터군(21~24)은 배치순서에 따라서 고전위전원(VDD) 및 저전위전원(VSS)과 교호로 접속되는 동시에, 트랜지스터군(21~24)은 공통의 알루미늄배선(35)에 의해서 외부패드(14)에 접속된다.

Description

반도체장치
본 발명은 반도체장치(IC)에 관한 것으로 더 상세하게는 외부핀의 다핀화를 도모하는 기술에 관한 것이다.
최근의 반도체장치는 제조기술의 진보에 의해서 고집적화가 진행되어, 반도체칩으로 구성할 수 있는 회로의 증가에 따라서 외부핀의 증가가 요구되고 있다. 다핀화를 도모하기 위해서는, 반도체칩의 주연을 따라 배치되는 입출력용의 외부패드의 배치피치를 단축할 필요가 있다. 이와 동시에, 외부패드의 안쪽에서 반도체칩의 주연을 따라 배치되는 입출력회로를 구성하기 위한 입출력 셀영역의 폭, 즉 입출력셀영역의 배치방향의 길이를 단축할 필요가 있다.
IC의 하나의 형태로서 게이트어레이를 들 수 있다. 도9는 종래의 게이트어레이의 입출력셀영역(100)을 사용하여 구성된 출력회로(101)를 나타낸다. 입출력셀영역(100)은 4개의 nMOS 트랜지스터(102) 및 4개의 pMOS 트랜지스터(103)를 구비하고 있다. MOS 트랜지스터의 게이트를 nMOS 트랜지스터(102) 및 pMOS 트랜지스터(103)로서 나타내고 있다.
4개의 nMOS 트랜지스터(102)는 입출력셀영역(100)의 폭방향, 즉 복수의 입출력셀영역(100)의 배치방향으로 나란히 배치되고, 4개의 pMOS 트랜지스터(103)도 입출력셀영역(100)의 폭방향으로 나란히 배치되어 있다. 4개의 nMOS 트랜지스터(102) 및 4개의 pMOS 트랜지스터(103)는 입출력셀영역(100)의 높이 방향, 즉 입출력셀영역(100)의 배치방향과 직교하는 방향으로 배치되어 있고, 4개의 nMOS 트랜지스터(102) 및 4개의 pMOS 트랜지스터(103)는 각각 대응하고 있다.
각 한쌍의 nMOS 트랜지스터(102)의 소스상의 배선(104)은 저전위전원(VSS)을 공급하는 상층의 전원배선(106)에 접속되어 있다. 각 한쌍의 pMOS 트랜지스터(103)의 소스상의 배선(105)은 고전위전원(VDD)을 공급하는 상충의 전원배선(107)에 접속되어 있다. 대응하는 nMOS 트랜지스터(102) 및 pMOS 트랜지스터(103)의 드레인은 2개의 알루미늄배선(108)을 거쳐서 도시하지 않은 외부패드에 접속되어 있다.
도10a는 도9에 나타낸 입출력셀영역(100)으로 구성된 출력회로(101)의 회로도를 나타내고, 도10b는 출력회로(101)를 배치이미지로 표현한 등가회로도를 나타낸다. 또, 4개의 nMOS 트랜지스터(102)는 병렬로 접속되어 있기 때문에, 4개의 nMOS 트랜지스터(102)를 하나로 모아 도시되어 있다. 4개의 pMOS 트랜지스터(103)는 병렬로 접속되어 있기 때문에, 4개의 pMOS 트랜지스터(103)도 하나로 모아 도시되어 있다.
도10b에 나타낸 바와같이, L레벨의 입력신호에 따라서 pMOS 트랜지스터(103)가 온(ON)되고 nMOS 트랜지스터(102)가 오프(OFF)되면, 외부패드(109)를 거쳐서 출력부하(CLU, CLD)에 충전전류(IOH)가 유출된다. 반대로 H레벨의 입력신호에 따라서 pMOS 트랜지스터(103)가 오프되고 nMOS 트랜지스터(102)가 온되면, 출력부하(CLU, CLD)로부터 외부패드(109)를 거쳐서 방전전류(IOL)가 유입된다.
상기한 바와 같은 입출력셀영역(100)의 크기는 이 입출력셀영역을 사용하여 출력회로를 구성한 경우에 있어서, 이하의 3개의 기본적인 검토항목에 따라서 결정된다. 우선, 제1검토는, 외부패드에 접속되는 출력부하를 구동하기 위해 필요한 pMOS 트랜지스터 및 nMOS 트랜지스터의 개수를 시뮬레이션에 의해서 결정된다. 2번째의 검토는, MOS 트랜지스터를 노광하기위한 마스크의 설계기준을 준수하여, MOS 트랜지스터의 배치를 행한다. 3번째의 검토는 출력회로의 동작시의 전류해석을 행함으로서 일렉트로 마이그레이션(electromigration) 내성을 확보하기위한 알루미늄배선의 배선폭을 결정한다.
상기의 3번째 항목에 대해서는, 제조기술의 향상에 의해서 패턴의 미세화가 추진되면, 1개의 입출력셀영역(100)의 폭(CW0)이 축소되어, 복수의 입출력셀영역의 배치피치도 축소된다.
그러나, 종래의 입출력셀영역(100)은 각각 1단의 nMOS 트랜지스터(102) 및 pMOS 트랜지스터(103)로 구성되어 있고, 알루미늄배선(108)의 배선폭(W0)은 직류적인 전류해석에 의해서 결정되어 있다. 즉, 4개의 nMOS 트랜지스터(102)가 온될 때의 외부패드(109)로 부터의 유입전류, 또는 4개의 pMOS 트랜지스터(103)가 온될 때의 외부패드(109)로 부터의 유출전류에 의해서 알루미늄배선의 배선폭이 결정되어 있다.
따라서, 일렉트로 마이그레이션 내성에 대해 충분히 , pMOS 트랜지스터(103)상의 알루미늄배선(108)에는 직류적인 유출전류밖에 흐르지 않고, 배선폭(W0)은 이 전류에 대한 내성에 의해서 결정된다. 이 때문에, 알루미늄배선(108)의 배선폭(W0)의 크기가 과대하게되어 있다.
그 결과, 입출력셀영역의 폭(CW0)은 알루미늄배선의 선폭과 개수에 따라서 결정되므로 입출력셀영역의 폭(CW0)은 어느 정도까지 밖에 축소할 수 없다. 따라서, 입출력 셀영역의 배치피치도 축소할 수 없고, 입출력셀영역의 수를 어느 정도까지 밖에 증가시킬 수 없기 때문에, 반도체장치의 다핀화를 도모함에는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위해서 행해진 것으로서, 그 목적은 외부패드에 접속되는 공통 배선의 배선폭을 일렉트로 마이그레이션 내성을 고려하면서 축소할 수 있고, 입출력셀영역의 폭을 축소할 수 있어, 배치할 수 있는 입출력셀영역의 수를 많게 하여, 다핀화를 도모할 수 있는 반도체장치를 제공함에 있다.
제1도는 제1실시형태의 반도체장치를 나타낸 배치도.
제2도는 제1실시형태의 입출력셀영역의 일례를 나타낸 평면도.
제3도는 출력회로의 회로도 및 등가회로도이고, a도는 출력회로의 회로도 b도는 출력회로를 배치이미지로 표현한 등가회로도.
제4도는 전류파형을 나타낸 선도.
제5도는 제2실시형태의 입출력셀영역을 나타낸 평면도.
제6도는 제3실시형태의 입출력셀영역을 나타낸 평면도.
제7도는 제4실시형태의 입출력셀영역을 나타낸 평면도.
제8도는 제5실시형태의 입출력셀영역을 나타낸 평면도.
제9도는 종래의 입출력셀영역을 나타낸 평면도.
제10도는 종래의 출력회로의 회로도 및 등가회로도이고, a도는 출력회로의 회로도, b도는 출력회로를 배치이미지로 표현한 등가회로도.
상기한 목적을 달성하기 위해서, 청구항1의 발명은, 입출력회로를 구성하기 위한 입출력셀영역은 복수의 트랜지스터를 갖고, 복수의 입출력셀영역을 반도체칩의 주연을 따라 형성한 반도체장치에 있어서, 각 입출력셀영역에서 복수의 트랜지스터를 3이상의 트랜지스터군으로 분할하고, 복수의 트랜지스터군을 반도체칩의 둘레방향과 직교하는 방향으로 나란히 배치하고, 복수의 트랜지스터군을 그 배치순서에 따라 고전위전원 및 저전위전원에 교호로 접속하는 동시에, 고전위전원에 접속된 트랜지스터군과 저전위전원에 접속된 트랜지스터군을 공통 배선에 의해서 외부패드에 접속했다.
청구항2 발명은, 복수의 트랜지스터를 MOS 트랜지스터로 했다.
청구항3 발명은, MOS 트랜지스터를 pMOS 트랜지스터로 했다.
청구항4 발명은, MOS 트랜지스터를 nMOS 트랜지스터로 했다.
청구항5 발명은, 고전위전원에 접속되는 트랜지스터군을 pMOS 트랜지스터로 하고, 저전위전원에 접속되는 트랜지스터군을 nMOS 트랜지스터로 했다.
청구항6 발명은, MOS 트랜지스터의 게이트폭을 반도체칩의 안쪽의 트랜지스터군을 구성하는 MOS 트랜지스터 보다 작게 형성했다.
청구항7 발명은, pMOS 트랜지스터의 게이트폭을 반도체칩의 안쪽 트랜지스터군을 구성하는 pMOS 트랜지스터 보다 작게 형성하고, nMOS 트랜지스터의 게이트폭을 반도체칩의 안쪽의 트랜지스터군을 구성하는 nMOS 트랜지스터 보다 작게 형성했다.
청구항8 발명은, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 된 세트를 복수개 배치했다.
청구항9 발명은, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 된 세트 중에서, pMOS 트랜지스터의 게이트폭을 nMOS 트랜지스터의 게이트폭 보다 크게 형성했다.
청구항10 발명은, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 된 세트 중에서, 외부패드측에서 pMOS 트랜지스터군, nMOS 트랜지스터군의 순서로 배치했다.
청구항11 발명은, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 되는 세트 중에서, 외부패드측에서 nMOS 트랜지스터군, pMOS 트랜지스터군의 순서로 배치했다.
청구항12 발명은, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 되는 세트 중에서, 인접하는 세트에서, pMOS 트랜지스터군끼리, 또는 nMOS 트랜지스터군 끼리 인접하고 인접하는 트랜지스터가 1개의 트랜지스터군으로 형성되어 있다.
본 발명에 의하면, 공통 배선의 외부패드로부터 가장 멀리 떨어진 트랜지스터군 위의 부분을 흐르는 전류만이 직류전류로 되고, 이 이외의 트랜지스터군 위의 부분을 흐르는 전류는 교류전류가 된다. 이 때문에, 공통 배선의 배선폭은 외부패드로부터 가장 먼 트랜지스터군이 온 될 때의 과도전류를 흘리더라도 일렉트로 마이그레이터 내성을 만족시킬 수 있는 것으로 설정하면 좋다.
[제1실시형태]
이하, 본 발명의 제1실시형태를 도1~도4에 따라서 설명한다.
도1은 본형태의 반도체장치로서의 게이트어레이(1)를 나타낸다. 게이트어레이(10)의 반도체칩(11)의 중앙부에는 내부셀영역(12)이 형성되어 있고, 이 내부셀영역(12)에는 pMOS 트랜지스터 및 nMOS 트랜지스터로 된 공지의 기본셀이 다수개 형성되어 있고, 하나 또는 복수의 기본셀을 사용하여 여러 가지의 논리회로를 구성하고 있다.
반도체칩(11)의 주연에는 복수의 외부패드(14)가 칩(11)의 둘레방향으로 나란하도록 소정의 피치를 갖고 배치되고, 이들의 외부패드(14)는 도시하지 않은 본딩 와이어 또는 범프에 의해서 패키지의 복수의 입출력 핀과 접속된다. 또, 패드 피치는 본딩장치 또는 프로브 시험을 행하는 시험장치의 능력에 따라서 결정되는 최소 값이다.
반도체칩(11)에는 외부패드(14)와 내부셀영역(12)의 사이에 복수의 입출력셀영역(13)이 반도체칩(11)의 주연에 따라 형성되어 있다. 입출력셀영역(13)을 사용하여 출력회로(15)가 구성된다. 이들의 입출력셀영역(13)의 윗쪽에는 저전위전원(VSS)을 공급하기 위한 환상의 전원배선(31)과, 고전위전원(VDD)을 공급하기 위한 환상의 전원배선(33)과, 저전위전원(VSS)을 공급하기 위한 환상의 전원배선(32)과, 고전위전원(VDD)을 공급하기 위한 환상의 전원배선(34)이 구비되어 있다.
도2에 나타낸 바와 같이, 입출력셀영역(13)은 입출력회로를 구성하기 위한 복수의 트랜지스터로서의 nMOS 트랜지스터(16,17) 및 pMOS 트랜지스터(18,19)를 구비하고 있다. 본 실시형태에서는 nMOS 트랜지스터(16,17) 및 pMOS 트랜지스터(18,19)는 각각 4개씩 구비되어 있다. 또, MOS 트랜지스터의 게이트는 nMOS 트랜지스터(16,17) 및 pMOS 트랜지스터(18,19)로서 나타내고 있다.
각각 4개의 nMOS 트랜지스터(16,17) 및 pMOS 트랜지스터(18,19)는 4개의 트랜지스터군(21,22,23,24)으로 분할되어 있다. 트랜지스터군(21,22,23,24)은 반도체칩(11)의 둘레방향과 직교하는 방향으로 순서에 따라 나란히 배치되어 있다. 따라서, nMOS 트랜지스터(16)로 된 트랜지스터군(21)과 pMOS 트랜지스터(18)로 된 트랜지스터군(22)의 세트와, nMOS 트랜지스터(17)로 된 트랜지스터군(23)과 pMOS 트랜지스터(19)로 된 트랜지스터군(24)의 세트의 2세트가 배치되어 있다.
각 트랜지스터군(21,22,23,24)을 구성하는 MOS 트랜지스터는 입출력셀영역(13)의 폭방향, 즉, 복수의 입출력셀영역(13)의 배치방향으로 나란하게 배치되어 있다. 따라서, 각 트랜지스터군(21,22,23,24)의 각 MOS 트랜지스터는 대응하고 있다.
트랜지스터군(21)은 4개의 nMOS 트랜지스터(16)의 소스상의 3개의 배선(26)은 저전위전원(VSS)을 공급하는 상충의 전원배선(31)에 접속되어 있다. 트랜지스터군(23)의 4개의 nMOS 트랜지스터(17)의 소스상의 3개의 배선(27)은 저전위전원(VSS)을 공급하는 상층의 전원배선(32)에 접속되어 있다. 트랜지스터군(22)의 4개의 pMOS 트랜지스터(18)의 소스상의 3개의 배선(28)은 고전위전원(VDD)을 공급하는 상층의 전원배선(33)에 접속되어 있다. 트랜지스터군(24)의 4개의 pMOS 트랜지스터(19)의 소스상의 3개의 배선(29)은 고전위전원(VDD)을 공급하는 상층 전원배선(34)에 접속되어 있다.
각 트랜지스터군(21,22,23,24)의 대응하는 nMOS 트랜지스터(16,17) 및 pMOS 트랜지스터(18,19)의 드레인은 2개의 공통 배선으로서의 알루미늄배선(35)을 거쳐서 상기 외부패드(14)에 접속되어 있다.
도3a는 도2에 나타낸 입출력셀영역(13)으로 구성된 출력회로의 회로도를 나타내고, 도3b는 배치이미지로 표현한 등가회로도를 나타낸다. 또, 4개의 nMOS 트랜지스터(17)는 병렬로 접속되어 있기 때문에, 도3b에 있어서는 4개의 nMOS 트랜지스터(16,17)는 각각 하나로 모아 도시되어 있다. 4개의 pMOS 트랜지스터(18,19)는 병렬로 접속되어 있기 때문에, 4개의 pMOS 트랜지스터(18,19)도 각각 하나로 모아 도시되어 있다.
그런데, 본 실시형태에 있어서, 알루미늄배선(35)의 배선폭(W1)은 트랜지스터군(24)의 2개의 pMOS 트랜지스터(19)가 온된 경우 외부패드(14)측을 향해서 흐르는 과도전류(11)에 따라 설정되어 있다.
즉, 도3b에 나타낸 바와 같이, L레벨의 입력신호에 따라서 트랜지스터군(22,24)의 pMOS 트랜지스터(18,19)가 온 되고 트랜지스터군(21,23)의 nMOS 트랜지스터(16,17)가 오프되면, 외부패드(14)를 거쳐서 출력부하(CLU,LCD)로 충전전류(IOH)가 유출된다. 반대로 H 레벨의 입력신호에 따라서 트랜지스터군(22,24)의 pMOS 트랜지스터(18,19)가 오프되고 트랜지스터군(21,23)의 nMOS 트랜지스터(16,17)가 온되면, 출력부하(CLU,CLD)로부터 외부패드(14)를 거쳐서 방전전류(IOL)가 유입된다.
따라서, 알루미늄배선(35)의 부분(A)를 흐르는 전류(I1)는 pMOS 트랜지스터(19)에 의해서 외부패드(14)를 향해서 흐르는 충전전류로만 된다. 또 알루미늄배선(35)의 부분(B)을 흐르는 전류(12)는 pMOS 트랜지스터(19)에 의해서 외부패드(14)를 향해서 흐르는 충전전류와, nMOS 트랜지스터(17)에 의해서 외부패드(14)로부터 흘러 들어 오는 방전전류로 된다. 또, 알루미늄배선(35)의 부분(C)을 흐르는 전류(I3)는 pMOS 트랜지스터(18,19)에 의해서 외부패드(14)를 향해 흐르는 충전전류와, nMOS 트랜지스터(17)에 의해서 외부패드(14)로부터 흘러 들어 오는 방전전류로 된다. 또, 알루미늄배선(35)의 부분(D)을 흐르는 전류(I4)는 pMOS 트랜지스터(18,19)에 의해서 외부패드(14)를 향해서 흐르는 충전전류와, nMOS 트랜지스터(16,17)에 의해서 외부패드(14)로부터 흘러 들어오는 방전전류로 된다.
즉, MOS 트랜지스터의 온 오프를 1주기로 하면, 전류(I1)는 도4a에 나타낸 바와같이, 반주기에서 일 방향으로만 흐르는 직류전류로 되고, 전류(12,13,14)는 도4b에 나타낸 바와같이, 1주기에서 쌍방향으로 흐르는 교류전류로 된다.
일렉트로 마이그레이션은 전자류에 의해서 알루미늄원자가 이동되는 현상이기 때문에, 교류전류가 흐르는 알루미늄배선(35)의 허용전류는 직류전류의 경우와 비교하여 대단히 커지는 것으로 알려져 있다. 따라서, 알루미늄배선(35)의 외부패드(14)에 가장 먼 부분(A)의 배선폭(W1)이 일렉트로 마이그레이션의 기준을 만족하면, 알루미늄배선(35)의 배선폭을 W1으로 해도 일렉트로 마이그레이션에 의한 배선(35)의 열화는 문제가 없다. 알루미늄배선(35)의 배선폭(W1)은 도4a에 직류전류의 평균치(일점쇄선으로 나타냄)에 따라서 설정되어 있다.
그런데, 본 실시형태의 게이트어레이(10)의 입출력셀영역(13)은 저전위전원(VSS)에 접속된 nMOS 트랜지스터로 된 트랜지스터군(21,23) 및 고전위전원(VDD)에 접속된 pMOS 트랜지스터로 된 트랜지스터군(22,24)을 복수의 입출력셀영역(13)의 배치방향과 직교하는 방향으로 교호로 배치하고 있다. 그리고, 트랜지스터군(21~24)에 공통의 알루미늄배선(35)의 배선폭(W1)을 외부패드(14)로부터 가장 먼 부분(A)을 일 방향으로만 흐르는 직류전류의 값에 따라서 결정하도록 하고 있다. 이 때문에, 알루미늄배선(35)의 일렉트로 마이그레이션 내성을 유지하면서, 그 배선폭(W1)을 종래보다도 더 축소할 수 있다. 따라서, 입출력셀영역(13)의 폭(CW1)을 축소할 수 있어, 반도체칩(11)의 둘레방향으로 배치되는 입출력셀영역(13)의 수가 증가되어, 게이트어레이(10)의 다핀화를 도모할 수 있다.
[제2실시형태]
다음에, 본 발명의 제2실시형태를 도5에 따라서 설명한다. 또, 설명의 편의상, 도2과 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명은 일부 생략한다.
본 실시형태의 입출력셀영역(40)은 상기 입출력셀영역(13)의 트랜지스터군(24)을 생략하는 동시에, 전원배선(34)을 생략하여, 트랜지스터군(22)을 구성하는 pMOS 트랜지스터(18)의 게이트폭(GW1)을 크게 한 점에서, 상기 입출력셀영역(13)과 다르다.
본 실시형태에 있어서, 알루미늄배선(35)의 배선폭(W2)은 트랜지스터군(23)의 2개의 nMOS 트랜지스터(17)가 온된 경우 외부패드(14)를 거쳐서 유입되는 과도전류의 값에 따라서 설정되어 있다.
그런데, 본 실시형태에 있어서의 입출력셀영역(40)에 있어서도, 트랜지스터군(21~23)에 공통의 알루미늄배선(35)의 배선폭(W2)을 외부패드(14)로부터 가장 먼 배선부분을 일방향으로만 흐르는 직류전류의 값에 따라서 결정하도록 하고 있다. 이 때문에, 알루미늄배선(35)의 일렉트로 마이그레이션 내성을 유지하면서, 그 배선폭(W2)을 종래보다도 축소할 수 있다. 따라서, 입출력셀영역(40)의 폭(CW2)을 축소할 수 있다.
[제3실시형태]
다음에, 본 발명의 제3실시형태를 도6에 따라서 설명한다. 또, 설명의 편의상, 도2과 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명은 일부 생략한다.
본실시형태의 입출력셀영역(42)은 트랜지스터군(21,22,23,24)을 구성하는 MOS 트랜지스터의 게이트폭(GW2,GW3,GW4,GW5)을 GW2〉GW3〉GW4〉GW5로 하고 있는 점, 즉 외부패드(14)로부터 가장 먼 트랜지스터군을 구성하는 MOS 트랜지스터 보다 작게 형성하고 있는 점에서, 상기 입출력셀영역(13)과 다르다.
그런데, 본 실시형태의 입출력셀영역(42)에 있어서도, 제1실시형태의 입출력셀영역(13)과 같이 알루미늄배선(35)의 일렉트로 마이그레이션 내성을 유지하면서, 그 배선폭(W3)을 종래보다도 축소할 수 있고, 따라서 입출력셀영역(42)의 폭(CW3)을 축소할 수 있다.
또, 입출력셀영역(42)의 충전·방전전류가, 상기 입출력 영역(13)의 충전·방전전류와 동일하면, 입출력셀영역(42)의 트랜지스터군(24)의 pMOS 트랜지스터(19)에 의한 충전전류를 입출력셀영역(13)의 pMOS 트랜지스터(19)에 의한 충전전류보다 작게할 수 있다. 따라서, 이 경우에는, 알루미늄배선(35)의 배선폭(W3)을 W1 보다도 작게 할 수 있다.
[제4실시형태]
다음에, 본 발명의 제4실시형태를 도7에 따라서 설명한다. 또, 설명의 편의상, 도2과 같은 구성에 대해서는 동일한 부호를 붙이고 그 설명은 일부 생략한다.
본 실시형태의 입출력셀영역(44)은 상기 입출력셀영역(13)의 트랜지스터군(21, 22, 23, 24)을 구성하는 MOS 트랜지스터의 게이트폭(GW6,GW7,GW8,GW9)을, GW6〉GW8, GW7〉GW9로 하는 동시에, GW7〉GW6, GW9〉GW8 로 하고 있는 점에서, 상기 입출력셀영역(13)과 다르다.
그런데, 본 실시형태의 입출력셀영역(44)에 있어서는, 과도전류가 작은 pMOS 트랜지스터(18)의 게이트폭(GW7)을 과도전류가 큰 nMOS 트랜지스터(16)의 게이트폭(GW6)보다도 크게 설정하고, pMOS 트랜지스터(19)의 게이트폭(GW9)을 nMOS 트랜지스터(17)의 게이트폭(GW8) 보다도 크게 설정하고 있다. 이 때문에, 알루미늄배선(35)의 부분(B,C,D)상에 나타나는 교류전류의 정부의 전류량을 조절할 수 있고, 알루미늄배선(35)의 일렉트로 마이그레이션 내성을 한층 더 향상시킬 수 있고, 알루미늄배선(35)의 배선폭(W4)을 종래보다 한층 더 축소할 수 있어 따라서, 입출력셀영역(44)의 폭(CW4)을 축소 할 수 있다.
[제5실시형태]
다음에, 본 발명의 제5실시형태를 도8에 따라서 설명한다. 또, 설명의 편의상, 도5와 동일한 구성에 대해서는 동일한 부호를 붙이고 그 설명은 일부 생략한다.
본 실시형태의 입출력셀영역(46)은 상기 입출력셀영역(40)의 트랜지스터군(21)을 구성하는 nMOS 트랜지스터(16)의 개수 및 트랜지스터군(22)을 구성하는 pMOS 트랜지스터(17)의 개수를 6개로 증가시키는 동시에, 트랜지스터군(21,22)상을 통과하는 알루미늄배선(35)의 개수를 3개로 한 점에서, 상기 입출력셀영역(40)과 다르다.
본 실시형태에 있어서, 트랜지스터군(23)상의 2개의 알루미늄배선(35)의 배선폭(W5)은 nMOS 트랜지스터(17)의 과도전류에 따라서 설정된다. 알루미늄배선(35)의 교류전류가 흐르는 부분, 즉 트랜지스터군(21,22)상에서는 알루미늄배선의 배선폭을 축소하는 동시에, 알루미늄배선을 3개로 하고 있다.
그런데, 본 실시형태의 입출력셀영역(46)에 있어서도, 상기 입출력셀영역(40)과 동일하게 알루미늄배선(35)의 일렉트로 마이그레이션 내성을 유지하면서, 그 배선폭(W5)을 종래보다도 축소할 수 있다.
또, 본 발명은 다음과 같이 임의로 변경하여 구체화할 수도 있다.
(1) pMOS 트랜지스터 또는 nMOS 트랜지스터만을 구비한 MOS 트랜지스터구성의 입출력셀영역을 구비한 반도체장치로 구체화 하더라도 좋다. 예를들어, nMOS 트랜지스터만을 구비한 입출력셀영역의 경우에는, 복수의 nMOS 트랜지스터를 3이상의 트랜지스터군으로 분할하고 이들의 트랜지스터군을 반도체칩(11)의 둘레방향과 직교하는 방향으로 나란히 배치한다. 그리고, 복수의 트린지스터군을 그 배치 순서에 따라서 고전위전원 및 저전위전원으로 교호로 접속하는 동시에, 고전위전원에 접속된 트랜지스터군과 저전위전원에 접속된 트랜지스터군을 공통의 알루미늄배선에 의해서 외부패드에 접속하도록 하더라도 좋다. 이 경우에도, 상기 각 실시형태와 동일한 효과가 있다.
(2) pnp 트랜지스터 또는 npn 트랜지스터만을 구비한 바이폴라트랜지스터 구성의 입출력셀영역을 구비한 반도체장치나, pnp 트랜지스터 및 npn 트랜지스터로 된 상보바이폴라 트랜지스터구성의 입출력셀영역을 구비한 반도체장치로 구체화해도 좋다. 이 경우에도, 상기 각 실시형태와 동일한 효과가 있다.
(3) 상기 각 실시형태의 입출력셀영역은 외부패드에 가장 근접한 트랜지스터군을 nMOS 트랜지스터로 했으나, pMOS 트랜지스터로 된 트랜지스터군을 외부패드에 가장 근접하도록 형성한 입출력셀영역으로 해도 좋다.
(4) 상기 제2실시형태 입출력셀영역(40)의 pMOS 트랜지스터로 된 트랜지스터군(22)을 복수(예를들어, 2개) 부분으로 분리하더라도 좋다. 즉, 2개의 nMOS 트랜지스터(트랜지스터군(21,23))에 트랜지스터군(22)을 구성하는 2개의 pMOS 트랜지스터가 사이에 끼워진 배치로 해도 좋다.
(5) 상기 제1실시형태에서는 반도체장치로서의 게이트어레이(10)로 구체화 했으나, 복수의 입출력셀영역이 반도체칩의 주연을 따라 배치되는 형태의 다른 모든 반도체장치로 구체화하더라도 좋다.
(6) 상기 제1~제5실시형태에 있어서, 각 트랜지스터군을 구성하는 MOS 트랜지스터는 상기 4개 또는 6개 이외의 임의의 개수로 할 수도 있다.
이상 상술한 바와 같이, 본 발명은 외부패드에 접속된 공통 배선의 배선폭을 일렉트로 마이그레이션 내성을 고려하면서 축소할 수 있고, 입출력셀영역의 폭을 축소할 수 있어, 배치할 수 있는 입출력셀영역의 수를 많게 하여 다핀화를 도모할 수 있다.

Claims (12)

  1. 입출력회로를 구성하기 위한 입출력셀영역이 복수의 트랜지스터를 갖고, 복수의 입출력셀영역을 반도체칩의 주연을 따라 형성한 반도체장치에 있어서, 상기 각 입출력셀영역에서 상기 복수의 트랜지스터를 3이상의 트랜지스터군으로 분할하고, 복수의 트랜지스터군을 상기 반도체칩의 둘레방향과 직교하는 방향으로 나란히 배치하여, 상기 복수의 트랜지스터군을 그 배치순서에 따라서 고전위전원 및 저전위전원을 교호로 접속하는 동시에, 고전위전원에 접속된 트랜지스터군과 저전위전원에 접속된 트랜지스터군을 공통 배선에 의해서 외부패드에 접속한 것이 특징인 반도체장치.
  2. 제1항에 있어서, 상기 복수의 트랜지스터는 MOS 트랜지스터인 것이 특징인 반도체장치.
  3. 제2항에 있어서, 상기 MOS 트랜지스터는 pMOS 트랜지스터인 것이 특징인 반도체장치.
  4. 제2항에 있어서, 상기 MOS 트랜지스터는 nMOS 트랜지스터인 것이 특징인 반도체장치.
  5. 제2항에 있어서, 상기 고전위전원에 접속되는 트랜지스터군은 pMOS 트랜지스터로 되고, 상기 저전위전원에 접속되는 트랜지스터군은 nMOS 트랜지스터로 된 것이 특징인 반도체장치.
  6. 제2항 내지 제5항 중 어느 한항에 있어서, 상기 MOS 트랜지스터의 게이트폭은 상기 반도체칩 안쪽의 트랜지스터군을 구성하는 MOS 트랜지스터 보다 작게 형성되어 있는 것이 특징인 반도체장치.
  7. 제5항에 있어서, 상기 pMOS 트랜지스터의 게이트폭은 상기 반도체칩의 안쪽의 트랜지스터군을 구성하는 pMOS 트랜지스터 보다 작게 형성되고, 상기 nMOS 트랜지스터의 게이트폭은 상기 반도체칩 안쪽의 트랜지스터군을 구성하는 nMOS 트랜지스터 보다 작게 형성되어 있는 것이 특징인 반도체장치.
  8. 제5항에 있어서, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 된 세트가, 복수개 배치되어 있는 것이 특징인 반도체장치.
  9. 제5항에 있어서, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 된 세트중에서, pMOS 트랜지스터의 게이트폭이 nMOS 트랜지스터의 게이트폭보다도 크게 형성되어 있는 것이 특징인 반도체장치.
  10. 제5항에 있어서, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 된 세트 중에서, 상기 외부패드측으로부터 pMOS 트랜지스터군, nMOS 트랜지스터군의 순서로 배치되어 있는 것이 특징인 반도체장치.
  11. 제5항에 있어서, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 된 세트 중에서, 상기 외부패드측으로부터 pMOS 트랜지스터군, nMOS 트랜지스터군의 순서로 배치되어 있는 것이 특징인 반도체장치.
  12. 제5항에 있어서, pMOS 트랜지스터군과 nMOS 트랜지스터군으로 된 세트 중에서, 인접하는 세트에서, pMOS 트랜지스터군끼리, 또는 nMOS 트랜지스터군끼리 인접하고, 인접하는 트랜지스터가 1개의 트랜지스터군으로 형성되어 있는 것이 특징인 반도체장치.
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