JP3487989B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置（ＩＣ）
に係り、より詳しくは外部ピンの多ピン化を図る技術に
関する。
【０００２】近年の半導体装置は、プロセス技術の進歩
により高集積化が進み、半導体チップに構成できる回路
の増加に応じて外部ピンの増加が要求されている。多ピ
ン化を図るためには、半導体チップの周縁に沿うように
配置される入出力用の外部パッドの配置ピッチを短縮す
ることが必要である。これと同時に、外部パッドの内側
において半導体チップの周縁に沿うように配置される入
出力回路を構成するための入出力セル領域の幅、すなわ
ち、入出力セル領域の配置方向における長さを短縮する
ことが必要である。
【０００３】
【従来の技術】ＩＣの１つの形態としてゲートアレイが
ある。図９は従来のゲートアレイの入出力セル領域１０
０を使用して構成された出力回路１０１を示す。入出力
セル領域１００は４個のｎＭＯＳトランジスタ１０２及
び４個のｐＭＯＳトランジスタ１０３を備えている。Ｍ
ＯＳトランジスタのゲートがｎＭＯＳトランジスタ１０
２及びｐＭＯＳトランジスタ１０３として示されてい
る。
【０００４】４個のｎＭＯＳトランジスタ１０２は入出
力セル領域１００の幅方向、すなわち、複数の入出力セ
ル領域１００の配置方向に並ぶように配置され、４個の
ｐＭＯＳトランジスタ１０３も入出力セル領域１００の
幅方向に並ぶように配置されている。４個のｎＭＯＳト
ランジスタ１０２及び４個のｐＭＯＳトランジスタ１０
３は入出力セル領域１００の高さ方向、すなわち、入出
力セル領域１００の配置方向と直交する方向に配置され
ており、４個のｎＭＯＳトランジスタ１０２及び４個の
ｐＭＯＳトランジスタ１０３はそれぞれ対応している。
【０００５】各一対のｎＭＯＳトランジスタ１０２のソ
ース上の配線１０４は、低電位電源ＶSSを供給する上層
の電源配線１０６に接続されている。各一対のｐＭＯＳ
トランジスタ１０３のソース上の配線１０５は高電位電
源ＶDDを供給する上層の電源配線１０７に接続されてい
る。対応するｎＭＯＳトランジスタ１０２及びｐＭＯＳ
トランジスタ１０３のドレインは２本のアルミニウム配
線１０８を介して図示しない外部パッドに接続されてい
る。
【０００６】図１０（ａ）は図９に示す入出力セル領域
１００に構成された出力回路１０１の回路図を示し、図
１０（ｂ）は出力回路１０１をレイアウトイメージで表
現した等価回路図を示す。なお、４個のｎＭＯＳトラン
ジスタ１０２は並列に接続されているため、４個のｎＭ
ＯＳトランジスタ１０２は１個にまとめて図示されてい
る。同様に、４個のｐＭＯＳトランジスタ１０３は並列
に接続されているため、４個のｐＭＯＳトランジスタ１
０３も１個にまとめて図示されている。
【０００７】図１０（ｂ）に示すように、Ｌレベルの入
力信号に基づいてｐＭＯＳトランジスタ１０３がオン
し、ｎＭＯＳトランジスタ１０２がオフすると、外部パ
ッド１０９を介して出力負荷ＣＬＵ及びＣＬＤにチャー
ジ電流ＩOHが流出する。逆にＨレベルの入力信号に基づ
いてｐＭＯＳトランジスタ１０３がオフし、ｎＭＯＳト
ランジスタ１０２がオンすると、出力負荷ＣＬＵ及びＣ
ＬＤから外部パッド１０９を介してディスチャージ電流
ＩOLが流入する。
【０００８】上記のような入出力セル領域１００のサイ
ズは、この入出力セル領域を使用して出力回路を構成し
た場合において、以下の３つの基本的な検討項目によっ
て決定される。まず、第１の検討は、外部パッドに接続
される出力負荷を駆動するために必要なｐＭＯＳトラン
ジスタ及びｎＭＯＳトランジスタの個数をシミュレーシ
ョンによって決定する。２つ目の検討は、ＭＯＳトラン
ジスタを露光するためのマスクの設計基準を守って、Ｍ
ＯＳトランジスタのレイアウトを行う。３つ目の検討
は、出力回路の動作時の電流解析を行うことによってエ
レクトロマイグレーション耐性を確保するためのアルミ
ニウム配線の配線幅を決定する。
【０００９】上記の３つの項目に関しては、プロセス技
術の向上によってパターンの微細化が推進されれば、１
つの入出力セル領域１００の幅ＣＷ０は縮小され、複数
の入出力セル領域の配置ピッチも縮小される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
入出力セル領域１００はそれぞれ１段のｎＭＯＳトラン
ジスタ１０２及びｐＭＯＳトランジスタ１０３にて構成
されており、アルミニウム配線１０８の配線幅Ｗ０は、
直流的な電流解析によって決定されていた。すなわち、
４個のｎＭＯＳトランジスタ１０２がオンしたときの外
部パッド１０９からの流入電流、又は４個のｐＭＯＳト
ランジスタ１０３がオンしたときの外部パッド１０９へ
の流出電流によってアルミニウム配線の配線幅が決定さ
れていた。
【００１１】従って、エレクトロマイグレーション耐性
に関して十分な考慮がなされておらず、ｐＭＯＳトラン
ジスタ１０３上のアルミニウム配線１０８には直流的な
流出電流して流れず、配線幅Ｗ０はこの電流に対する耐
性によって決められる。そのため、アルミニウム配線１
０８の配線幅Ｗ０の見積もりが過大になっている。
【００１２】その結果、入出力セル領域の幅ＣＷ０はア
ルミニウム配線の線幅と本数とに基づいて決定されるこ
ととなり、入出力セル領域の幅ＣＷ０はある程度までし
か縮小することができない。従って、入出力セル領域の
配置ピッチも縮小されず、入出力セル領域の数はある程
度までしか増加させることができないため、半導体装置
の多ピン化を図る上で問題となる。
【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、外部パッドに接続され
る共通の配線の配線幅をエレクトロマイグレーション耐
性を考慮しつつ縮小でき、入出力セル領域の幅を縮小で
き、よって配置できる入出力セル領域の数を多くして、
多ピン化を図ることができる半導体装置を提供すること
にある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、複数のトランジスタを有する入
出力セル領域が半導体チップの周縁に沿うように形成さ
れた半導体装置において、前記複数のトランジスタを３
個以上のトランジスタ群に分割すると共に、該分割され
たトランジスタ群を前記半導体チップの周方向と直交す
る方向に順次配置し、前記トランジスタ群のトランジス
タを交互に配置するとともに、高電位電源又は低電位電
源の何れか一方に交互に接続し、前記高電位電源に接続
されたトランジスタ群と前記低電位電源に接続されたト
ランジスタ群とを共通の配線で外部パッドに接続した。
【００１５】請求項２の発明は、前記複数のトランジス
タをｐＭＯＳトランジスタとした。請求項３の発明は、
前記複数のトランジスタをｎＭＯＳトランジスタとし
た。
【００１６】請求項４の発明は、高電位電源に接続され
るトランジスタ群をｐＭＯＳトランジスタとし、低電位
電源に接続されるトランジスタ群をｎＭＯＳトランジス
タとした。
【００１７】請求項５の発明は、ＭＯＳトランジスタの
ゲート幅を半導体チップの内側のトランジスタ群を構成
するＭＯＳトランジスタほど小さく形成した。請求項６
の発明は、前記ｐＭＯＳトランジスタのゲート幅を、前
記ｎＭＯＳトランジスタのゲート幅よりも大きく形成し
た。請求項７の発明は、ｐＭＯＳトランジスタのゲート
幅を半導体チップの内側のトランジスタ群を構成するｐ
ＭＯＳトランジスタほど小さく形成し、ｎＭＯＳトラン
ジスタのゲート幅を半導体チップの内側のトランジスタ
群を構成するｎＭＯＳトランジスタほど小さく形成し
た。
【００１８】
【００１９】請求項８の発明は、前記外部パッド側から
ｐＭＯＳトランジスタ群、ｎＭＯＳトランジスタ群の順
で交互に配置した。
【００２０】請求項９の発明は、前記外部パッド側から
ｎＭＯＳトランジスタ群、ｐＭＯＳトランジスタ群の順
で交互に配置した。
【００２１】請求項１０の発明は、前記トランジスタ群
のトランジスタの数を他のトランジスタ群のトランジス
タの数と異ならせた。
【００２２】（作用）本発明によれば、共通の配線の外
部パッドから最も遠いトランジスタ群上の部分を流れる
電流のみが直流電流となり、それ以外のトランジスタ群
上の部分を流れる電流は交流電流となる。そのため、共
通の配線の配線幅は外部パッドから最も遠いトランジス
タ群がオンしたときの過渡電流を流してもエレクトロマ
イグレーション耐性を満足できるものに設定すればよ
い。
【００２３】
【発明の実施の形態】
［第１の実施の形態］以下、本発明の第１の実施の形態
を図１〜図４に従って説明する。
【００２４】図１は本形態の半導体装置としてのゲート
アレイ１０を示す。ゲートアレイ１０の半導体チップ１
１の中央部には内部セル領域１２が形成され、この内部
セル領域１２にはｐＭＯＳトランジスタ及びｎＭＯＳト
ランジスタよりなる公知の基本セルが多数形成されてお
り、一又は複数の基本セルを使用して種々の論理回路が
構成される。
【００２５】半導体チップ１１の周縁寄りには複数の外
部パッド１４がチップ１１の周方向に並ぶように所定の
ピッチをもって配置され、これらの外部パッド１４は図
示しないボンディングワイヤ又はバンプによってパッケ
ージの複数の入出力ピンと接続される。なお、パッドピ
ッチはボンディング装置またはプローブ試験を行う試験
装置の能力に基づいて決められる最小の値である。
【００２６】半導体チップ１１には外部パッド１４と内
部セル領域１２との間に複数の入出力セル領域１３が半
導体チップ１１の周縁に沿うように形成されている。入
出力セル領域１３を使用して出力回路１５が構成され
る。これらの入出力セル領域１３の上方には低電位電源
ＶSSを供給するための環状の電源配線３１、高電位電源
ＶDDを供給するための環状の電源配線３３、低電位電源
ＶSSを供給するための環状の電源配線３２、高電位電源
ＶDDを供給するための環状の電源配線３４が設けられて
いる。
【００２７】図２に示すように、入出力セル領域１３は
入出力回路を構成するための複数のトランジスタとして
のｎＭＯＳトランジスタ１６，１７及びｐＭＯＳトラン
ジスタ１８，１９を備えている。本実施の形態ではｎＭ
ＯＳトランジスタ１６，１７及びｐＭＯＳトランジスタ
１８，１９はそれぞれ４個ずつ設けられている。なお、
ＭＯＳトランジスタのゲートがｎＭＯＳトランジスタ１
６，１７及びｐＭＯＳトランジスタ１８，１９として示
されている。
【００２８】それぞれ４個のｎＭＯＳトランジスタ１
６，１７及びｐＭＯＳトランジスタ１８，１９は、４つ
のトランジスタ群２１，２２，２３，２４に分割されて
いる。トランジスタ群２１，２２，２３，２４は半導体
チップ１１の周方向と直交する方向にこの順で並ぶよう
に配置されている。従って、ｎＭＯＳトランジスタ１６
よりなるトランジスタ群２１とｐＭＯＳトランジスタ１
８よりなるトランジスタ群２２との組と、ｎＭＯＳトラ
ンジスタ１７よりなるトランジスタ群２３とｐＭＯＳト
ランジスタ１９よりなるトランジスタ群２４との組との
２つの組が配置されている。
【００２９】各トランジスタ群２１，２２，２３，２４
を構成するＭＯＳトランジスタは入出力セル領域１３の
幅方向、すなわち、複数の入出力セル領域１３の配置方
向に並ぶように配置されている。従って、各トランジス
タ群２１，２２，２３，２４における各ＭＯＳトランジ
スタは対応している。
【００３０】トランジスタ群２１の４個のｎＭＯＳトラ
ンジスタ１６のソース上の３本の配線２６は低電位電源
ＶSSを供給する上層の電源配線３１に接続されている。
トランジスタ群２３の４個のｎＭＯＳトランジスタ１７
のソース上の３本の配線２７は低電位電源ＶSSを供給す
る上層の電源配線３２に接続されている。トランジスタ
群２２の４個のｐＭＯＳトランジスタ１８のソース上の
３本の配線２８は高電位電源ＶDDを供給する上層の電源
配線３３に接続されている。トランジスタ群２４の４個
のｐＭＯＳトランジスタ１９のソース上の３本の配線２
９は高電位電源ＶDDを供給する上層の電源配線３４に接
続されている。
【００３１】各トランジスタ群２１，２２，２３，２４
の対応するｎＭＯＳトランジスタ１６，１７及びｐＭＯ
Ｓトランジスタ１８，１９のドレインは２本の共通の配
線としてのアルミニウム配線３５を介して前記外部パッ
ド１４に接続されている。
【００３２】図３（ａ）は図２に示す入出力セル領域１
３に構成された出力回路の回路図を示し、図３（ｂ）は
レイアウトイメージで表現した等価回路図を示す。な
お、４個のｎＭＯＳトランジスタ１７は並列に接続され
ているため、図３（ｂ）においては４個のｎＭＯＳトラ
ンジスタ１６，１７はそれぞれ１個にまとめて図示され
ている。同様に、４個のｐＭＯＳトランジスタ１８，１
９は並列に接続されているため、４個のｐＭＯＳトラン
ジスタ１８，１９もそれぞれ１個にまとめて図示されて
いる。
【００３３】さて、本実施の形態において、アルミニウ
ム配線３５の配線幅Ｗ１はトランジスタ群２４の２つの
ｐＭＯＳトランジスタ１９がオンしたときに外部パッド
１４側に向かって流れる過渡電流Ｉ１に基づいて設定さ
れている。
【００３４】すなわち、図３（ｂ）に示すように、Ｌレ
ベルの入力信号に基づいてトランジスタ群２２，２４の
ｐＭＯＳトランジスタ１８，１９がオンし、トランジス
タ群２１，２３のｎＭＯＳトランジスタ１６，１７がオ
フすると、外部パッド１４を介して出力負荷ＣＬＵ及び
ＬＣＤにチャージ電流ＩOHが流出する。逆にＨレベルの
入力信号に基づいてトランジスタ群２２，２４のｐＭＯ
Ｓトランジスタ１８，１９がオフし、トランジスタ群２
１，２３のｎＭＯＳトランジスタ１６，１７がオンする
と、出力負荷ＣＬＵ及びＣＬＤから外部パッド１４を介
してディスチャージ電流ＩOLが流入する。
【００３５】従って、アルミニウム配線３５の部分Ａを
流れる電流Ｉ１はｐＭＯＳトランジスタ１９によって外
部パッド１４に向かって流れるチャージ電流のみとな
る。また、アルミニウム配線３５の部分Ｂを流れる電流
Ｉ２は、ｐＭＯＳトランジスタ１９によって外部パッド
１４に向かって流れるチャージ電流と、ｎＭＯＳトラン
ジスタ１７によって外部パッド１４から流れ込むディス
チャージ電流となる。また、アルミニウム配線３５の部
分Ｃを流れる電流Ｉ３は、ｐＭＯＳトランジスタ１８，
１９によって外部パッド１４に向かって流れるチャージ
電流と、ｎＭＯＳトランジスタ１７によって外部パッド
１４から流れ込むディスチャージ電流となる。さらに、
アルミニウム配線３５の部分Ｄを流れる電流Ｉ４は、ｐ
ＭＯＳトランジスタ１８，１９によって外部パッド１４
に向かって流れるチャージ電流と、ｎＭＯＳトランジス
タ１６，１７によって外部パッド１４から流れ込むディ
スチャージ電流となる。
【００３６】すなわち、ＭＯＳトランジスタのオンオフ
を１周期とすると、電流Ｉ１は図４（ａ）に示すよう
に、半周期において一方向にのみ流れる直流電流とな
り、電流Ｉ２，Ｉ３，Ｉ４は図４（ｂ）に示すように、
一周期において双方向に流れる交流電流となる。
【００３７】エレクトロマイグレーションは電子流によ
ってアルミニウム原子が移動させられる現象であるた
め、交流電流の流れるアルミニウム配線３５の許容電流
は直流電流の場合に比べて非常に大きくなることが知ら
れている。従って、アルミニウム配線３５の外部パッド
１４に最も遠い部分Ａの配線幅Ｗ１がエレクトロマイグ
レーションの基準を満足すれば、アルミニウム配線３５
の配線幅をＷ１としてもエレクトロマイグレーションに
よる同配線３５の劣化は問題ないと言える。アルミニウ
ム配線３５の配線幅Ｗ１は図４（ａ）に直流電流の平均
値（一点鎖線で示す）に基づいて設定されている。
【００３８】さて、本実施の形態のゲートアレイ１０に
おける入出力セル領域１３は、低電位電源ＶSSに接続さ
れるｎＭＯＳトランジスタよりなるトランジスタ群２
１，２３及び高電位電源ＶDDに接続されるｐＭＯＳトラ
ンジスタよりなるトランジスタ群２２，２４を、複数の
入出力セル領域１３の配置方向と直交する方向に交互に
配置している。そして、トランジスタ群２１〜２４に共
通のアルミニウム配線３５の配線幅Ｗ１を、外部パッド
１４から最も遠い部分Ａを一方向にのみ流れる直流電流
の値に基づいて決定するようにしている。そのため、ア
ルミニウム配線３５のエレクトロマイグレーション耐性
を維持しつつ、その配線幅Ｗ１を従来よりも縮小するこ
とができる。よって、入出力セル領域１３の幅ＣＷ１を
縮小することができ、半導体チップ１１の周方向に配置
される入出力セル領域１３の数が増加し、ゲートアレイ
１０の多ピン化を図ることができる。
【００３９】［第２の実施の形態］次に、本発明の第２
の実施の形態を図５に従って説明する。なお、説明の便
宜上、図２と同様の構成については同一の符号を付して
その説明を一部省略する。
【００４０】本実施の形態の入出力セル領域４０は、前
記入出力セル領域１３におけるトランジスタ群２４を省
略するとともに、電源配線３４を省略し、トランジスタ
群２２を構成するｐＭＯＳトランジスタ１８のゲート幅
ＧＷ１を大きくした点において、前記入出力セル領域１
３と異なる。
【００４１】本実施の形態において、アルミニウム配線
３５の配線幅Ｗ２はトランジスタ群２３の２つのｎＭＯ
Ｓトランジスタ１７がオンしたときに外部パッド１４を
介して流入する過渡電流の値に基づいて設定されてい
る。
【００４２】さて、本実施の形態における入出力セル領
域４０においても、トランジスタ群２１〜２３に共通の
アルミニウム配線３５の配線幅Ｗ２を、外部パッド１４
から最も遠い配線部分を一方向にのみ流れる直流電流の
値に基づいて決定するようにしている。そのため、アル
ミニウム配線３５のエレクトロマイグレーション耐性を
維持しつつ、その配線幅Ｗ２を従来よりも縮小すること
ができる。よって、入出力セル領域４０の幅ＣＷ２を縮
小することができる。
【００４３】［第３の実施の形態］次に、本発明の第３
の実施の形態を図６に従って説明する。なお、説明の便
宜上、図２と同様の構成については同一の符号を付して
その説明を一部省略する。
【００４４】本実施の形態の入出力セル領域４２は、ト
ランジスタ群２１，２２，２３，２４を構成するＭＯＳ
トランジスタのゲート幅ＧＷ２，ＧＷ３，ＧＷ４，ＧＷ
５を、ＧＷ２＞ＧＷ３＞ＧＷ４＞ＧＷ５としている点、
すなわち、外部パッド１４から最も遠いトランジスタ群
を構成するＭＯＳトランジスタほど小さく形成している
点において、前記入出力セル領域１３と異なる。
【００４５】さて、本実施の形態の入出力セル領域４２
においても、第１の実施の形態の入出力セル領域１３と
同様にアルミニウム配線３５のエレクトロマイグレーシ
ョン耐性を維持しつつ、その配線幅Ｗ３を従来よりも縮
小でき、よって、入出力セル領域４２の幅ＣＷ３を縮小
することができる。
【００４６】また、入出力セル領域４２のチャージ・デ
ィスチャージ電流が、前記入出力セル領域１３のチャー
ジ・ディスチャージ電流と等しいとすると、入出力セル
領域４２のトランジスタ群２４のｐＭＯＳトランジスタ
１９によるチャージ電流を入出力セル領域１３のｐＭＯ
Ｓトランジスタ１９によるチャージ電流よりも小さくで
きる。従って、この場合には、アルミニウム配線３５の
配線幅Ｗ３をＷ１よりも小さくすることができる。
【００４７】［第４の実施の形態］次に、本発明の第４
の実施の形態を図７に従って説明する。なお、説明の便
宜上、図２と同様の構成については同一の符号を付して
その説明を一部省略する。
【００４８】本実施の形態の入出力セル領域４４は、前
記入出力セル領域１３におけるトランジスタ群２１，２
２，２３，２４を構成するＭＯＳトランジスタのゲート
幅ＧＷ６，ＧＷ７，ＧＷ８，ＧＷ９を、ＧＷ６＞ＧＷ
８、ＧＷ７＞ＧＷ９とするとともに、ＧＷ７＞ＧＷ６、
ＧＷ９＞ＧＷ８としている点において、前記入出力セル
領域１３と異なる。
【００４９】さて、本実施の形態の入出力セル領域４４
においては、過渡電流の小さいｐＭＯＳトランジスタ１
８のゲート幅ＧＷ７を過渡電流の大きいｎＭＯＳトラン
ジスタ１６のゲート幅ＧＷ６よりも大きく設定し、同様
にｐＭＯＳトランジスタ１９のゲート幅ＧＷ９をｎＭＯ
Ｓトランジスタ１７のゲート幅ＧＷ８よりも大きく設定
している。そのため、アルミニウム配線３５の部分Ｂ，
Ｃ，Ｄ上に現れる交流電流の正負の電流量を調節でき、
アルミニウム配線３５のエレクトロマイグレーション耐
性をより一層向上でき、アルミニウム配線３５の配線幅
Ｗ４を従来よりもより一層縮小でき、よって、入出力セ
ル領域４４の幅ＣＷ４を縮小することができる。
【００５０】［第５の実施の形態］次に、本発明の第５
の実施の形態を図８に従って説明する。なお、説明の便
宜上、図５と同様の構成については同一の符号を付して
その説明を一部省略する。
【００５１】本実施の形態の入出力セル領域４６は、前
記入出力セル領域４０におけるトランジスタ群２１を構
成するｎＭＯＳトランジスタ１６の個数及びトランジス
タ群２２を構成するｐＭＯＳトランジスタ１８の個数を
６個に増加させるとともに、トランジスタ群２１，２２
上を通過するアルミニウム配線３５の本数を３本とした
点において、前記入出力セル領域４０と異なる。
【００５２】本実施の形態において、トランジスタ群２
３上の２本のアルミニウム配線３５の配線幅Ｗ５は、ｎ
ＭＯＳトランジスタ１７の過渡電流に基づいて設定され
る。アルミニウム配線３５の交流電流の流れる部分、す
なわち、トランジスタ群２１，２２上ではアルミニウム
配線の配線幅を縮小するとともに、アルミニウム配線を
３本としている。
【００５３】さて、本実施の形態の入出力セル領域４６
においても、前記入出力セル領域４０と同様にアルミニ
ウム配線３５のエレクトロマイグレーション耐性を維持
しつつ、その配線幅Ｗ５を従来よりも縮小することがで
きる。
【００５４】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）ｐＭＯＳトランジスタ又はｎＭＯＳトランジスタ
のみを備えたＭＯＳトランジスタ構成の入出力セル領域
を備えた半導体装置に具体化してもよい。例えば、ｎＭ
ＯＳトランジスタのみを備えた入出力セル領域の場合に
は、複数のｎＭＯＳトランジスタを３以上のトランジス
タ群に分割してそれらのトランジスタ群を半導体チップ
１１の周方向と直交する方向に並ぶように配置する。そ
して、複数のトランジスタ群をその配置順に従って高電
位電源及び低電位電源に交互に接続するとともに、高電
位電源に接続されたトランジスタ群と低電位電源に接続
されたトランジスタ群とを共通のアルミニウム配線によ
って外部パッドに接続するようにしてもよい。この場合
にも、上記各実施の形態と同様の効果がある。
【００５５】（２）ｐｎｐトランジスタ又はｎｐｎトラ
ンジスタのみを備えたバイポーラトランジスタ構成の入
出力セル領域を備えた半導体装置や、ｐｎｐトランジス
タ及びｎｐｎトランジスタからなる相補のバイポーラト
ランジスタ構成の入出力セル領域を備えた半導体装置に
具体化してもよい。この場合にも、上記各実施の形態と
同様の効果がある。
【００５６】（３）上記各実施の形態の入出力セル領域
は、外部パッドに最も近接したトランジスタ群をｎＭＯ
Ｓトランジスタよりなるものとしたが、ｐＭＯＳトラン
ジスタよりなるトランジスタ群を外部パッドに最も近接
するように形成した入出力セル領域としてもよい。
【００５７】（４）上記第２の実施の形態の入出力セル
領域４０のｐＭＯＳトランジスタよりなるトランジスタ
群２２を複数（例えば、２つ）の部分に分離するように
してもよい。すなわち、２つのｎＭＯＳトランジスタ
（トランジスタ群２１，２３）にトランジスタ群２２を
構成する２つのｐＭＯＳトランジスタが挟まれるような
配置としてもよい。
【００５８】（５）上記第１の実施の形態では半導体装
置としてのゲートアレイ１０に具体化したが、複数の入
出力セル領域が半導体チップの周縁に沿うように配置さ
れる形態の他のすべての半導体装置に具体化してもよ
い。
【００５９】（６）上記第１〜第５の実施の形態におい
て、各トランジスタ群を構成するＭＯＳトランジスタ
は、上記４個又は６個以外の任意の個数とすることもで
きる。
【００６０】
【発明の効果】以上詳述したように、本発明は、外部パ
ッドに接続される共通の配線の配線幅をエレクトロマイ
グレーション耐性を考慮しつつ縮小でき、入出力セル領
域の幅を縮小でき、よって配置できる入出力セル領域の
数を多くして多ピン化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置を示すレイアウ
ト図
【図２】第１の実施の形態の入出力セル領域の一例を示
す平面図
【図３】出力回路の回路図及び等価回路図であり、
（ａ）は出力回路の回路図、（ｂ）は出力回路をレイア
ウトイメージで表現した等価回路図
【図４】電流波形を示す線図
【図５】第２の実施の形態の入出力セル領域を示す平面
図
【図６】第３の実施の形態の入出力セル領域を示す平面
図
【図７】第４の実施の形態の入出力セル領域を示す平面
図
【図８】第５の実施の形態の入出力セル領域を示す平面
図
【図９】従来の入出力セル領域を示す平面図
【図１０】従来の出力回路の回路図及び等価回路図であ
り、（ａ）は出力回路の回路図、（ｂ）は出力回路をレ
イアウトイメージで表現した等価回路図
【符号の説明】
１０ 半導体装置としてゲートアレイ １１ 半導体チップ １３，４０，４２，４４，４６ 入出力セル領域 １５ 出力回路 １６，１７ ｎＭＯＳトランジスタ １８，１９ ｐＭＯＳトランジスタ ２１〜２４ トランジスタ群 ３５ 共通の配線としてのアルミニウム配線 ＶDD 高電位電源 ＶSS 低電位電源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−135038（ＪＰ，Ａ) 特開 平２−303066（ＪＰ，Ａ) 特開 平１−93145（ＪＰ，Ａ) 特開 平７−22579（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 H01L 27/08

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のトランジスタを有する入出力セル
    領域が半導体チップの周縁に沿うように形成された半導
    体装置において、 前記複数のトランジスタを３個以上のトランジスタ群に
    分割すると共に、該分割されたトランジスタ群を前記半
    導体チップの周方向と直交する方向に順次配置し、前 記トランジスタ群のトランジスタを交互に配置すると
    ともに、高電位電源又は低電位電源の何れか一方に交互
    に接続し、 前記高電位電源に接続されたトランジスタ群と前記低電
    位電源に接続されたトランジスタ群とを共通の配線で外
    部パッドに接続したことを特徴とする半導体装置。
  2. 【請求項２】 前記複数のトランジスタはｐＭＯＳトラ
    ンジスタであることを特徴とする請求項１に記載の半導
    体装置。
  3. 【請求項３】 前記複数のトランジスタはｎＭＯＳトラ
    ンジスタであることを特徴とする請求項１に記載の半導
    体装置。
  4. 【請求項４】 前記高電位電源に接続されるトランジス
    タ群はｐＭＯＳトランジスタからなり、前記低電位電源
    に接続されるトランジスタ群はｎＭＯＳトランジスタか
    らなることを特徴とする請求項１、請求項２又は請求項
    ３に記載の半導体装置。
  5. 【請求項５】 前記ＭＯＳトランジスタのゲート幅が、
    前記半導体チップの内側のトランジスタ群を構成するＭ
    ＯＳトランジスタほど小さく形成されていることを特徴
    とする請求項１、請求項２、請求項３又は請求項４に記
    載の半導体装置。
  6. 【請求項６】 前記ｐＭＯＳトランジスタのゲート幅
    が、前記ｎＭＯＳトランジスタのゲート幅よりも大きく
    形成されていることを特徴とする請求項４に記載の半導
    体装置。
  7. 【請求項７】 前記ｐＭＯＳトランジスタのゲート幅
    が、前記半導体チップの内側のトランジスタ群を構成す
    るｐＭＯＳトランジスタほど小さく形成され、 前記ｎＭＯＳトランジスタのゲート幅が、前記半導体チ
    ップの内側のトランジスタ群を構成するｎＭＯＳトラン
    ジスタほど小さく形成されていることを特徴とする請求
    項４に記載の半導体装置。
  8. 【請求項８】 前記外部パッド側からｐＭＯＳトランジ
    スタ群、ｎＭＯＳトランジスタ群の順で交互に配置され
    ていることを特徴とする請求項２、請求項３、請求項
    ４、請求項６又は請求項７に記載の半導体装置。
  9. 【請求項９】 前記外部パッド側からｎＭＯＳトランジ
    スタ群、ｐＭＯＳトランジスタ群の順で交互に配置され
    ていることを特徴とする請求項２、請求項３、請求項
    ４、請求項６又は請求項７に記載の半導体装置。
  10. 【請求項１０】 前記トランジスタ群のトランジスタの
    数が他のトランジスタ群のトランジスタの数と異なるこ
    とを特徴とする請求項１、請求項２、請求項３、請求項
    ４、請求項５、請求項６、請求項７、請求項８又は請求
    項９に記載の半導体装置。
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