JPH09260595A - 半導体集積回路装置およびその設計方法 - Google Patents
半導体集積回路装置およびその設計方法Info
- Publication number
- JPH09260595A JPH09260595A JP8070134A JP7013496A JPH09260595A JP H09260595 A JPH09260595 A JP H09260595A JP 8070134 A JP8070134 A JP 8070134A JP 7013496 A JP7013496 A JP 7013496A JP H09260595 A JPH09260595 A JP H09260595A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- semiconductor integrated
- circuit device
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、静的電流によって故障を判断するＣ
−ＭＯＳ型半導体集積回路装置およびその設計方法にお
いて、故障による電流のリーク箇所を容易に特定できる
ようにすることを最も主要な特徴とする。 【解決手段】たとえば、少なくとも１つの基準電位供給
端子１２と複数の電源供給端子１４，１５，１６とを用
意する。そして、電源供給端子１４，１５，１６をそれ
ぞれ介して、第１，第２，第３の電源３２，３３，３４
からの電源が、各Ｎ型ウェル領域５１，５２，５３に供
給されるようにした上で、回路を設計する。これによ
り、各Ｎ型ウェル領域５１，５２，５３でのリーク電流
をそれぞれに検出することが可能な構成となっている。
−ＭＯＳ型半導体集積回路装置およびその設計方法にお
いて、故障による電流のリーク箇所を容易に特定できる
ようにすることを最も主要な特徴とする。 【解決手段】たとえば、少なくとも１つの基準電位供給
端子１２と複数の電源供給端子１４，１５，１６とを用
意する。そして、電源供給端子１４，１５，１６をそれ
ぞれ介して、第１，第２，第３の電源３２，３３，３４
からの電源が、各Ｎ型ウェル領域５１，５２，５３に供
給されるようにした上で、回路を設計する。これによ
り、各Ｎ型ウェル領域５１，５２，５３でのリーク電流
をそれぞれに検出することが可能な構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえば半導体
集積回路装置およびその設計方法に関するもので、特
に、静的電流によって故障を判断するＣ−ＭＯＳ型半導
体集積回路装置の開発に用いられる、いわゆる、エレク
トリカル・デザイン・オートメーション（ＥＤＡ）シス
テムにて使用されるものである。
集積回路装置およびその設計方法に関するもので、特
に、静的電流によって故障を判断するＣ−ＭＯＳ型半導
体集積回路装置の開発に用いられる、いわゆる、エレク
トリカル・デザイン・オートメーション（ＥＤＡ）シス
テムにて使用されるものである。
【０００２】
【従来の技術】近年、半導体集積回路装置は、高集積化
・高密度化にともない、その評価テストもますます困難
なものとなっている。中でも、その信頼性評価における
故障箇所の特定（不良解析）は困難とされている。
・高密度化にともない、その評価テストもますます困難
なものとなっている。中でも、その信頼性評価における
故障箇所の特定（不良解析）は困難とされている。
【０００３】たとえば、静的状態の時には電流が流れな
いＣ−ＭＯＳ型の半導体集積回路装置においては、主
に、そのリーク電流が流れているか否かで故障を判断し
ている。
いＣ−ＭＯＳ型の半導体集積回路装置においては、主
に、そのリーク電流が流れているか否かで故障を判断し
ている。
【０００４】しかしながら、従来の半導体集積回路装置
は、アナログ回路対Ｃ−ＭＯＳ回路、Ｉ／Ｏインターフ
ェイス領域対内部回路領域などのように、回路システム
的に分離されるところ以外、そのほとんどが単一の電源
から共通に電源が供給されるようになっている。このた
め、リーク電流を検出できたとしても、そのリーク箇
所、つまり、故障箇所を特定することは非常に困難であ
るという問題があった。
は、アナログ回路対Ｃ−ＭＯＳ回路、Ｉ／Ｏインターフ
ェイス領域対内部回路領域などのように、回路システム
的に分離されるところ以外、そのほとんどが単一の電源
から共通に電源が供給されるようになっている。このた
め、リーク電流を検出できたとしても、そのリーク箇
所、つまり、故障箇所を特定することは非常に困難であ
るという問題があった。
【０００５】
【発明が解決しようとする課題】上記したように、従来
においては、たとえ静的状態の時のリーク電流で故障を
判断するようにしているＣ−ＭＯＳ型半導体集積回路装
置であっても、そのリーク箇所を特定するのは非常に困
難であるという問題があった。
においては、たとえ静的状態の時のリーク電流で故障を
判断するようにしているＣ−ＭＯＳ型半導体集積回路装
置であっても、そのリーク箇所を特定するのは非常に困
難であるという問題があった。
【０００６】そこで、この発明は、故障による電流のリ
ーク箇所を容易に特定でき、信頼性評価テストにおける
不良解析が容易な半導体集積回路装置およびその設計方
法を提供することを目的としている。
ーク箇所を容易に特定でき、信頼性評価テストにおける
不良解析が容易な半導体集積回路装置およびその設計方
法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体集積回路装置にあっては、半導
体基板上に設けられた、少なくとも１つ以上の半導体素
子が形成されてなる複数の回路領域と、この回路領域の
それぞれに基準電位を供給するための、少なくとも１つ
の基準電位供給端子と、前記回路領域ごとにそれぞれ電
源を供給できるように割り当てられた、複数の電源供給
端子とから構成されている。
めに、この発明の半導体集積回路装置にあっては、半導
体基板上に設けられた、少なくとも１つ以上の半導体素
子が形成されてなる複数の回路領域と、この回路領域の
それぞれに基準電位を供給するための、少なくとも１つ
の基準電位供給端子と、前記回路領域ごとにそれぞれ電
源を供給できるように割り当てられた、複数の電源供給
端子とから構成されている。
【０００８】また、この発明の半導体集積回路装置の設
計方法にあっては、半導体基板の大きさにしたがって、
前記半導体基板上に形成可能な電源供給端子数を決定す
る工程と、前記決定された端子数に応じて、前記半導体
基板上に電源供給端子を配置する工程と、前記決定され
た端子数に相当する領域数によって、前記半導体基板を
分割する工程と、前記分割された領域のそれぞれに、前
記各電源供給端子を介して電源が供給されるように配線
する工程とからなっている。
計方法にあっては、半導体基板の大きさにしたがって、
前記半導体基板上に形成可能な電源供給端子数を決定す
る工程と、前記決定された端子数に応じて、前記半導体
基板上に電源供給端子を配置する工程と、前記決定され
た端子数に相当する領域数によって、前記半導体基板を
分割する工程と、前記分割された領域のそれぞれに、前
記各電源供給端子を介して電源が供給されるように配線
する工程とからなっている。
【０００９】この発明の半導体集積回路装置およびその
設計方法によれば、回路領域のレイアウトを細分化し、
各領域ごとにそれぞれ電源を供給できるようにしてい
る。これにより、半導体集積回路装置内に故障による電
流のリークが発生した場合にも、そのリーク箇所を領域
単位で特定することが可能となるものである。
設計方法によれば、回路領域のレイアウトを細分化し、
各領域ごとにそれぞれ電源を供給できるようにしてい
る。これにより、半導体集積回路装置内に故障による電
流のリークが発生した場合にも、そのリーク箇所を領域
単位で特定することが可能となるものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１および図２は、本発
明の概念を説明するために示すもので、図１はＣ−ＭＯ
Ｓ型半導体集積回路装置の概略平面図、図２は同じく概
略断面図である。
いて図面を参照して説明する。図１および図２は、本発
明の概念を説明するために示すもので、図１はＣ−ＭＯ
Ｓ型半導体集積回路装置の概略平面図、図２は同じく概
略断面図である。
【００１１】たとえば、Ｐ型基板１１上には、複数のＮ
型ＭＯＳトランジスタ２１がそれぞれ列状に配置され
て、複数のＮ型ＭＯＳトランジスタ群２２が形成されて
いる。上記Ｐ型基板１１には、たとえば、基準電源３１
からの基準電位（ＧＮＤ）が、基準電位供給端子１２お
よびバックゲート端子（サブ領域）１３を介して、それ
ぞれ供給されるようになっている。そして、この基準電
源３１からの基準電位の供給により、上記Ｐ型基板１１
上に形成された、上記Ｎ型ＭＯＳトランジスタ群２２の
各Ｎ型ＭＯＳトランジスタ２１がそれぞれ駆動されるよ
うになっている。
型ＭＯＳトランジスタ２１がそれぞれ列状に配置され
て、複数のＮ型ＭＯＳトランジスタ群２２が形成されて
いる。上記Ｐ型基板１１には、たとえば、基準電源３１
からの基準電位（ＧＮＤ）が、基準電位供給端子１２お
よびバックゲート端子（サブ領域）１３を介して、それ
ぞれ供給されるようになっている。そして、この基準電
源３１からの基準電位の供給により、上記Ｐ型基板１１
上に形成された、上記Ｎ型ＭＯＳトランジスタ群２２の
各Ｎ型ＭＯＳトランジスタ２１がそれぞれ駆動されるよ
うになっている。
【００１２】また、上記Ｐ型基板１１上には、たとえ
ば、複数のＰ型ＭＯＳトランジスタ（半導体素子）４１
がそれぞれ列状に配置されて、複数（第１，第２，第
３）のＰ型ＭＯＳトランジスタ群４２，４３，４４が形
成されている。
ば、複数のＰ型ＭＯＳトランジスタ（半導体素子）４１
がそれぞれ列状に配置されて、複数（第１，第２，第
３）のＰ型ＭＯＳトランジスタ群４２，４３，４４が形
成されている。
【００１３】第１，第２，第３のＰ型ＭＯＳトランジス
タ群４２，４３，４４は、上記Ｐ型基板１１上に配設さ
れた、Ｎ型ウェル領域（回路領域）５１，５２，５３上
にそれぞれ形成されている。
タ群４２，４３，４４は、上記Ｐ型基板１１上に配設さ
れた、Ｎ型ウェル領域（回路領域）５１，５２，５３上
にそれぞれ形成されている。
【００１４】上記Ｐ型基板１１上の、たとえば、Ｎ型ウ
ェル領域５１には第１の電源３２から電源供給端子１４
およびバックゲート端子１７を介して電源（ＶＤＤ1 ）
が供給され、Ｎ型ウェル領域５２には第２の電源３３か
ら電源供給端子１５およびバックゲート端子１８を介し
て電源（ＶＤＤ2 ）が供給され、Ｎ型ウェル領域５３に
は第３の電源３４から電源供給端子１６およびバックゲ
ート端子１９を介して電源（ＶＤＤ3 ）が供給されるよ
うになっている。
ェル領域５１には第１の電源３２から電源供給端子１４
およびバックゲート端子１７を介して電源（ＶＤＤ1 ）
が供給され、Ｎ型ウェル領域５２には第２の電源３３か
ら電源供給端子１５およびバックゲート端子１８を介し
て電源（ＶＤＤ2 ）が供給され、Ｎ型ウェル領域５３に
は第３の電源３４から電源供給端子１６およびバックゲ
ート端子１９を介して電源（ＶＤＤ3 ）が供給されるよ
うになっている。
【００１５】そして、第１，第２，第３の電源３２，３
３，３４からの電源の供給により、上記Ｐ型基板１１上
の各Ｎ型ウェル領域５１，５２，５３上に形成された、
上記第１，第２，第３のＰ型ＭＯＳトランジスタ群４
２，４３，４４の各Ｐ型ＭＯＳトランジスタ４１がそれ
ぞれ駆動されるようになっている。
３，３４からの電源の供給により、上記Ｐ型基板１１上
の各Ｎ型ウェル領域５１，５２，５３上に形成された、
上記第１，第２，第３のＰ型ＭＯＳトランジスタ群４
２，４３，４４の各Ｐ型ＭＯＳトランジスタ４１がそれ
ぞれ駆動されるようになっている。
【００１６】このような構造のＣ−ＭＯＳ型半導体集積
回路装置によれば、たとえ、装置内で故障による電流の
リークが発生した場合であっても、Ｎ型ウェル領域５
１，５２，５３のそれぞれに電源を供給する第１，第
２，第３の電源３２，３３，３４と基準電源３１との間
に流れるリーク電流を検出することにより、その領域
（故障箇所）を容易に特定できる。
回路装置によれば、たとえ、装置内で故障による電流の
リークが発生した場合であっても、Ｎ型ウェル領域５
１，５２，５３のそれぞれに電源を供給する第１，第
２，第３の電源３２，３３，３４と基準電源３１との間
に流れるリーク電流を検出することにより、その領域
（故障箇所）を容易に特定できる。
【００１７】図３は、上記したＣ−ＭＯＳ型半導体集積
回路装置の、評価テストのための方法を示すものであ
る。たとえば、リーク電流の検出により、信頼性評価に
おける不良解析を行おうとする場合、第１の電源３２と
第１のＰ型ＭＯＳトランジスタ群４２との間に電流計６
１を、また、第２の電源３３と第２のＰ型ＭＯＳトラン
ジスタ群４３との間に電流計６２を、さらに、第３の電
源３４と第３のＰ型ＭＯＳトランジスタ群４４との間に
電流計６３を、それぞれ接続する。
回路装置の、評価テストのための方法を示すものであ
る。たとえば、リーク電流の検出により、信頼性評価に
おける不良解析を行おうとする場合、第１の電源３２と
第１のＰ型ＭＯＳトランジスタ群４２との間に電流計６
１を、また、第２の電源３３と第２のＰ型ＭＯＳトラン
ジスタ群４３との間に電流計６２を、さらに、第３の電
源３４と第３のＰ型ＭＯＳトランジスタ群４４との間に
電流計６３を、それぞれ接続する。
【００１８】そして、装置を、各Ｐ型ＭＯＳトランジス
タ群４２，４３，４４の動作をとめた静的な状態とし、
その際に、それぞれの電流計６１，６２，６３に流れる
電流を検出する。
タ群４２，４３，４４の動作をとめた静的な状態とし、
その際に、それぞれの電流計６１，６２，６３に流れる
電流を検出する。
【００１９】これにより、どの電流計６１，６２，６３
にて電流が検出されたかにより、いずれのＰ型ＭＯＳト
ランジスタ群４２，４３，４４にて故障が発生している
かを、容易に判断することができる。
にて電流が検出されたかにより、いずれのＰ型ＭＯＳト
ランジスタ群４２，４３，４４にて故障が発生している
かを、容易に判断することができる。
【００２０】このように、第１，第２，第３のＰ型ＭＯ
Ｓトランジスタ群４２，４３，４４のそれぞれに対し
て、各電源３２，３３，３４より独立に電源を供給でき
るように、あらかじめ設計しておくことにより、Ｃ−Ｍ
ＯＳ型半導体集積回路装置内に故障による電流のリーク
が発生した場合にも、そのリーク箇所をＮ型ウェル領域
５１，５２，５３の単位で容易に特定することが可能と
なる。
Ｓトランジスタ群４２，４３，４４のそれぞれに対し
て、各電源３２，３３，３４より独立に電源を供給でき
るように、あらかじめ設計しておくことにより、Ｃ−Ｍ
ＯＳ型半導体集積回路装置内に故障による電流のリーク
が発生した場合にも、そのリーク箇所をＮ型ウェル領域
５１，５２，５３の単位で容易に特定することが可能と
なる。
【００２１】次に、上述した発明の概念（アルゴリズ
ム）にもとづいて、実際に、Ｃ−ＭＯＳ型半導体集積回
路装置を設計する際の方法について説明する。図４およ
び図５は、この発明の実施の一形態にかかる、ＬＳＩの
製造プロセスを概略的に示すものである。なお、図４は
製造プロセスを示すフローチャートであり、図５（ａ）
〜（ｃ）は製造プロセスを示すＬＳＩチップの平面図で
ある。
ム）にもとづいて、実際に、Ｃ−ＭＯＳ型半導体集積回
路装置を設計する際の方法について説明する。図４およ
び図５は、この発明の実施の一形態にかかる、ＬＳＩの
製造プロセスを概略的に示すものである。なお、図４は
製造プロセスを示すフローチャートであり、図５（ａ）
〜（ｃ）は製造プロセスを示すＬＳＩチップの平面図で
ある。
【００２２】まず、図５（ａ）に示すように、ＬＳＩを
製造するためのチップ（Ｐ型半導体基板）１０１のサイ
ズを決定し（図４のステップ１）、その決定されたチッ
プ１０１に対して、Ｉ／Ｏ端子１０２を除き、該チップ
１０１上に形成可能な電源供給端子の端子数を決定する
（図４のステップ２）。
製造するためのチップ（Ｐ型半導体基板）１０１のサイ
ズを決定し（図４のステップ１）、その決定されたチッ
プ１０１に対して、Ｉ／Ｏ端子１０２を除き、該チップ
１０１上に形成可能な電源供給端子の端子数を決定する
（図４のステップ２）。
【００２３】そして、決定された端子数の電源供給端子
を、上記チップ１０１上にそれぞれ配置する。ここで
は、たとえば図５（ｂ）に示すように、チップ１０１上
に、４つの電源供給端子１０３ａ〜１０３ｄのほか、１
つの基準電位供給端子１０４を配置する場合を示してい
る。
を、上記チップ１０１上にそれぞれ配置する。ここで
は、たとえば図５（ｂ）に示すように、チップ１０１上
に、４つの電源供給端子１０３ａ〜１０３ｄのほか、１
つの基準電位供給端子１０４を配置する場合を示してい
る。
【００２４】この場合、チップ１０１の各コーナー部分
は一般に回路を構成することが困難な部分でもあるた
め、この部分に対して、電源供給端子１０３ａ〜１０３
ｄのそれぞれを設けることは特に有効である。
は一般に回路を構成することが困難な部分でもあるた
め、この部分に対して、電源供給端子１０３ａ〜１０３
ｄのそれぞれを設けることは特に有効である。
【００２５】次いで、電源供給端子１０３ａ〜１０３ｄ
の端子数に応じて、電源供給領域数を自動的に決定した
後（図４のステップ３）、その領域数に相当して、上記
チップ１０１上の回路形成領域１０５を分割する。
の端子数に応じて、電源供給領域数を自動的に決定した
後（図４のステップ３）、その領域数に相当して、上記
チップ１０１上の回路形成領域１０５を分割する。
【００２６】これにより、たとえば図５（ｃ）に示すよ
うに、回路形成領域１０５は、電源供給端子１０３ａ〜
１０３ｄのそれぞれに対応するように、４つの電源供給
領域１０５ａ〜１０５ｄに分割される。
うに、回路形成領域１０５は、電源供給端子１０３ａ〜
１０３ｄのそれぞれに対応するように、４つの電源供給
領域１０５ａ〜１０５ｄに分割される。
【００２７】この後、各電源供給領域１０５ａ〜１０５
ｄに対して、電源（ＶＤＤ1 〜ＶＤＤ4 ）が電源供給端
子１０３ａ〜１０３ｄを介してそれぞれ供給されるよう
に、回路の設計と配線のレイアウトとを決定する（図４
のステップ４）。
ｄに対して、電源（ＶＤＤ1 〜ＶＤＤ4 ）が電源供給端
子１０３ａ〜１０３ｄを介してそれぞれ供給されるよう
に、回路の設計と配線のレイアウトとを決定する（図４
のステップ４）。
【００２８】このように、回路形成領域１０５を細分化
して各電源供給領域１０５ａ〜１０５ｄごとにそれぞれ
電源ＶＤＤ1 〜ＶＤＤ4 が供給されるように設計するこ
とで、たとえば、各領域１０５ａ〜１０５ｄに形成され
る、Ｎ型ウェル領域上の各Ｐ型ＭＯＳトランジスタ群に
対する不良解析が、領域単位で容易に可能となる。
して各電源供給領域１０５ａ〜１０５ｄごとにそれぞれ
電源ＶＤＤ1 〜ＶＤＤ4 が供給されるように設計するこ
とで、たとえば、各領域１０５ａ〜１０５ｄに形成され
る、Ｎ型ウェル領域上の各Ｐ型ＭＯＳトランジスタ群に
対する不良解析が、領域単位で容易に可能となる。
【００２９】図６は、上記したＬＳＩチップのパッケー
ジングの例を示すものである。なお、便宜上、ここでは
電源系についてのみ例示している。たとえば、ＬＳＩチ
ップ１０１をパッケージ２０１内に納める場合、１つの
電源ＶＤＤから各電源ＶＤＤ1 〜ＶＤＤ4 がそれぞれ分
割されて供給されるように、各電源供給端子１０３ａ〜
１０３ｄがリング状に引き回された１本の電源ライン２
０２に共通に接続されるように配線する。
ジングの例を示すものである。なお、便宜上、ここでは
電源系についてのみ例示している。たとえば、ＬＳＩチ
ップ１０１をパッケージ２０１内に納める場合、１つの
電源ＶＤＤから各電源ＶＤＤ1 〜ＶＤＤ4 がそれぞれ分
割されて供給されるように、各電源供給端子１０３ａ〜
１０３ｄがリング状に引き回された１本の電源ライン２
０２に共通に接続されるように配線する。
【００３０】そして、電源ライン２０２が電源ピン３０
１と電気的に接続されて、また、基準電位供給端子１０
４が電源ピン３０２と電気的に接続されて、それぞれパ
ッケージ２０１の外部に取り出されるように構成する。
１と電気的に接続されて、また、基準電位供給端子１０
４が電源ピン３０２と電気的に接続されて、それぞれパ
ッケージ２０１の外部に取り出されるように構成する。
【００３１】このような構成により、パッケージ２０１
上の電源ピン３０１，３０２の本数を増やすことなく、
電源供給領域１０５ａ〜１０５ｄのそれぞれに電源を一
律に供給できる。
上の電源ピン３０１，３０２の本数を増やすことなく、
電源供給領域１０５ａ〜１０５ｄのそれぞれに電源を一
律に供給できる。
【００３２】また、ＬＳＩチップ１０１上では、電源Ｖ
ＤＤがパッケージ２０１により分離されているため、各
電源供給領域１０５ａ〜１０５ｄ間でのノイズの回り込
みを低減させることが可能である。
ＤＤがパッケージ２０１により分離されているため、各
電源供給領域１０５ａ〜１０５ｄ間でのノイズの回り込
みを低減させることが可能である。
【００３３】上記したように、回路形成領域のレイアウ
トを細分化し、各電源供給領域ごとにそれぞれ電源を供
給できるようにしている。すなわち、少なくとも１つの
基準電位供給端子と２つ以上の電源供給端子とを用意
し、電源供給端子をそれぞれ介して、各ウェル領域に電
源を供給できるようにした上で、あらかじめ回路を設計
するようにしている。これにより、各ウェル領域上に形
成されるＭＯＳトランジスタ群に対する電源の供給がそ
れぞれの電源供給端子より独立して行えるようになるた
め、それぞれの電源供給端子に流れるリーク電流を検出
することで、各ＭＯＳトランジスタ群での故障を判断で
きる。したがって、Ｃ−ＭＯＳ型半導体集積回路装置内
に故障による電流のリークが発生した場合にも、そのリ
ーク箇所をウェル領域単位で特定でき、信頼性評価テス
トにおける不良解析が容易に可能となるものである。
トを細分化し、各電源供給領域ごとにそれぞれ電源を供
給できるようにしている。すなわち、少なくとも１つの
基準電位供給端子と２つ以上の電源供給端子とを用意
し、電源供給端子をそれぞれ介して、各ウェル領域に電
源を供給できるようにした上で、あらかじめ回路を設計
するようにしている。これにより、各ウェル領域上に形
成されるＭＯＳトランジスタ群に対する電源の供給がそ
れぞれの電源供給端子より独立して行えるようになるた
め、それぞれの電源供給端子に流れるリーク電流を検出
することで、各ＭＯＳトランジスタ群での故障を判断で
きる。したがって、Ｃ−ＭＯＳ型半導体集積回路装置内
に故障による電流のリークが発生した場合にも、そのリ
ーク箇所をウェル領域単位で特定でき、信頼性評価テス
トにおける不良解析が容易に可能となるものである。
【００３４】なお、上記した本発明においては、Ｐ型基
板上のＮ型ウェル領域内にそれぞれ形成されたＰ型ＭＯ
Ｓトランジスタ群での、故障による電流のリーク箇所を
特定する場合についてのみ説明したが、これに限らず、
たとえばＰ型ウェル領域内にそれぞれ形成されるＮ型Ｍ
ＯＳトランジスタ群での、故障による電流のリーク箇所
を特定できるように構成することも可能である。
板上のＮ型ウェル領域内にそれぞれ形成されたＰ型ＭＯ
Ｓトランジスタ群での、故障による電流のリーク箇所を
特定する場合についてのみ説明したが、これに限らず、
たとえばＰ型ウェル領域内にそれぞれ形成されるＮ型Ｍ
ＯＳトランジスタ群での、故障による電流のリーク箇所
を特定できるように構成することも可能である。
【００３５】また、Ｐ型基板を採用してなる半導体集積
回路装置（ＬＳＩ）に限らず、たとえば、Ｎ型基板を採
用してなるものにも同様に適用可能である。この場合、
電源でなく、Ｐ型ウェル領域内にそれぞれ形成されるＮ
型ＭＯＳトランジスタ群ごとに基準電位（ＧＮＤ）を供
給できるように構成すれば良い。その他、この発明の要
旨を変えない範囲において、種々変形実施可能なことは
勿論である。
回路装置（ＬＳＩ）に限らず、たとえば、Ｎ型基板を採
用してなるものにも同様に適用可能である。この場合、
電源でなく、Ｐ型ウェル領域内にそれぞれ形成されるＮ
型ＭＯＳトランジスタ群ごとに基準電位（ＧＮＤ）を供
給できるように構成すれば良い。その他、この発明の要
旨を変えない範囲において、種々変形実施可能なことは
勿論である。
【００３６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、故障による電流のリーク箇所を容易に特定でき、信
頼性評価テストにおける不良解析が容易な半導体集積回
路装置およびその設計方法を提供できる。
ば、故障による電流のリーク箇所を容易に特定でき、信
頼性評価テストにおける不良解析が容易な半導体集積回
路装置およびその設計方法を提供できる。
【図１】この発明の概念を説明するために示す、Ｃ−Ｍ
ＯＳ型半導体集積回路装置の概略平面図。
ＯＳ型半導体集積回路装置の概略平面図。
【図２】同じく、Ｃ−ＭＯＳ型半導体集積回路装置の概
略断面図。
略断面図。
【図３】Ｃ−ＭＯＳ半導体集積回路装置における不良解
析の方法を概略的に示す構成図。
析の方法を概略的に示す構成図。
【図４】この発明の実施の一形態にかかる、ＬＳＩの製
造プロセスを概略的に示すフローチャート。
造プロセスを概略的に示すフローチャート。
【図５】同じく、製造プロセスを概略的に示すＬＳＩチ
ップの平面図。
ップの平面図。
【図６】ＬＳＩチップのパッケージングの例を示す概略
平面図。
平面図。
１１…Ｐ型基板 １２…基準電位供給端子 １３，１７，１８，１９…バックゲート端子 １４，１５，１６…電源供給端子 ２１…Ｎ型ＭＯＳトランジスタ ２２…Ｎ型ＭＯＳトランジスタ群 ３１…基準電源 ３２…第１の電源 ３３…第２の電源 ３４…第３の電源 ４１…Ｐ型ＭＯＳトランジスタ ４２，４３，４４…Ｐ型ＭＯＳトランジスタ群 ５１，５２，５３…Ｎ型ウェル領域 ６１，６２，６３…電流計 １０１…ＬＳＩチップ １０２…Ｉ／Ｏ端子 １０３ａ〜１０３ｄ…電源供給端子 １０４…基準電位供給端子 １０５…回路形成領域 １０５ａ〜１０５ｄ…電源供給領域 ２０１…パッケージ ２０２…電源ライン ３０１，３０２…電源ピン
Claims (5)
- 【請求項１】 半導体基板上に設けられた、少なくとも
１つ以上の半導体素子が形成されてなる複数の回路領域
と、 この回路領域のそれぞれに基準電位を供給するための、
少なくとも１つの基準電位供給端子と、 前記回路領域ごとにそれぞれ電源を供給できるように割
り当てられた、複数の電源供給端子とを具備したことを
特徴とする半導体集積回路装置。 - 【請求項２】 前記電源供給端子は、少なくとも前記回
路領域と同数だけ用意されることを特徴とする請求項１
に記載の半導体集積回路装置。 - 【請求項３】 前記各回路領域に対する電源の供給は、
前記電源供給端子をそれぞれ介して一律に行われること
を特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項４】 半導体基板の大きさにしたがって、前記
半導体基板上に形成可能な電源供給端子数を決定する工
程と、 前記決定された端子数に応じて、前記半導体基板上に電
源供給端子を配置する工程と、 前記決定された端子数に相当する領域数によって、前記
半導体基板を分割する工程と、 前記分割された領域のそれぞれに、前記各電源供給端子
を介して電源が供給されるように配線する工程とからな
ることを特徴とする半導体集積回路装置の設計方法。 - 【請求項５】 前記領域ごとに、少なくとも１つ以上の
半導体素子が形成されてなる所望の回路を設計する工程
を、さらに含むことを特徴とする請求項４に記載の半導
体集積回路装置の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070134A JPH09260595A (ja) | 1996-03-26 | 1996-03-26 | 半導体集積回路装置およびその設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070134A JPH09260595A (ja) | 1996-03-26 | 1996-03-26 | 半導体集積回路装置およびその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260595A true JPH09260595A (ja) | 1997-10-03 |
Family
ID=13422798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8070134A Withdrawn JPH09260595A (ja) | 1996-03-26 | 1996-03-26 | 半導体集積回路装置およびその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260595A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11183548A (ja) * | 1997-12-17 | 1999-07-09 | Nec Eng Ltd | Ｉｃ接続試験方法 |
| CN106711127A (zh) * | 2017-04-01 | 2017-05-24 | 广东商鼎智能设备有限公司 | 放电板以及放电系统 |
-
1996
- 1996-03-26 JP JP8070134A patent/JPH09260595A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11183548A (ja) * | 1997-12-17 | 1999-07-09 | Nec Eng Ltd | Ｉｃ接続試験方法 |
| CN106711127A (zh) * | 2017-04-01 | 2017-05-24 | 广东商鼎智能设备有限公司 | 放电板以及放电系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100308749B1 (ko) | 1칩혼재형반도체집적회로장치및그검사방법 | |
| KR100466984B1 (ko) | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 | |
| US6043672A (en) | Selectable power supply lines for isolating defects in integrated circuits | |
| US5962868A (en) | Semiconductor device having contact check circuit | |
| JP2008021848A (ja) | ウェハおよび半導体装置のテスト方法 | |
| US5625300A (en) | Separate IDDQ -testing of signal path and bias path in an IC | |
| US20070165437A1 (en) | Method and apparatus for testing integrated circuits for susceptibility to latch-up | |
| JP2970194B2 (ja) | 半導体集積回路 | |
| WO2020043169A1 (en) | Wafer structure, die fabrication method and chip | |
| US7098053B2 (en) | Method of producing semiconductor elements using a test structure | |
| JPH09260595A (ja) | 半導体集積回路装置およびその設計方法 | |
| JPH10229129A (ja) | 半導体集積回路のチップレイアウト及びその検証方法 | |
| JP3487989B2 (ja) | 半導体装置 | |
| JP3834050B2 (ja) | 半導体集積回路装置の検査装置 | |
| JPH10199943A (ja) | 半導体集積回路装置の検査方法及びプローブカード | |
| JP3239869B2 (ja) | Ｌｓｉの内部論理判定回路 | |
| JPH01154533A (ja) | 半導体集積回路装置 | |
| CA2074001C (en) | Master slice lsi with fault detection circuitry | |
| JP2004342725A (ja) | 半導体ウエハ | |
| US6809540B2 (en) | Integrated circuit test structure | |
| JP4633447B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPS6187349A (ja) | 半導体ウエハ | |
| JPS61125041A (ja) | 半導体集積回路装置 | |
| JPS59217340A (ja) | マスタ−スライス半導体集積回路装置 | |
| JPH0658937B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |