JP2004342725A

JP2004342725A - 半導体ウエハ

Info

Publication number: JP2004342725A
Application number: JP2003135530A
Authority: JP
Inventors: Atsushi Enohara; 淳榎原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-05-14
Filing date: 2003-05-14
Publication date: 2004-12-02

Abstract

【課題】スクライブライン領域の面積を大きくすることなくテスト用パッドをスクライブライン領域上に配置する。
【解決手段】複数のチップ領域３が縦横方向に配列され、チップ領域３，３間にチップ領域３を切り出すためのスクライブライン領域５が設けられている半導体ウエハ１において、任意のチップ領域３は、縦方向及び横方向に隣り合う他のチップ領域３に対して回路パターンが１８０度回転して形成されており、隣り合うチップ領域３，３で共通のテスト用パッド９がスクライブライン領域５に形成されている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体ウエハに関し、特に、複数のチップ領域が縦横方向に配列され、チップ領域間にチップ領域を切り出すためのスクライブライン領域が設けられている半導体ウエハに関するものである。
【０００２】
【従来の技術】
従来、半導体ウエハに形成された複数のチップ領域に対するウエハテストにおいて、アセンブリ（組立て）に使用されるパッド（以下アセンブリパッドともいう）にプローブカードのプローブ針を接触させることで電気的特性試験（以下テストという）を行なってきた。
アセンブリパッドを用いてテストを行なう場合、半導体装置の組立ての信頼性上、アセンブリパッドにプローブ針を当てる回数（以下プロービング回数という）を３回程度におさえる必要がある。このため、チップには不具合がないにもかかわらずテストがうまくいかなかったために歩留りが低下した場合、アセンブリパッドへのプロービング回数が既に規定回数に達しているときは再テストを実施せずにそのまま組立工程へ移行していた。
【０００３】
テストにおいてアセンブリパッドを損傷させない方法として、入力段にフォトダイオードを形成し、光学的にテストを行なう方法（例えば、特許文献１参照。）や、チップ内にアセンブリパッドとは別にテスト用パッドを設ける方法（例えば、特許文献２参照。）がある。
また、複数のチップが形成された半導体ウエハには、隣り合うチップ間にチップを切り出すためのスクライブライン領域が設けられている。そこで、テストにおいてアセンブリパッドを傷つけないようにするために、テスト用パッドをスクライブライン領域上に設ける方法（例えば、特許文献３参照。）がある。
上記の特許文献ではアセンブリパッドの損傷を防ぐことが目的のひとつに挙げられている。
【０００４】
【特許文献１】
特開平４−１５２６５１号公報
【特許文献２】
特開平１１−１６３０６７号公報
【特許文献３】
特開平５−２９９４８４号公報
【０００５】
【発明が解決しようとする課題】
特許文献１に記載の従来技術では、アセンブリパッドに対して非接触でテストを行なうことができるが、フォトダイオードをチップ上に内蔵するなどプロセス自体が変わってしまうので、ＬＳＩ（大規模集積回路）への適用は適当でない。
【０００６】
特許文献２に記載の従来技術では、テスト用パッドをアセンブリパッドとは別途設けるということによりアセンブリパッドの損傷を防止することができるが、テスト用パッドをチップ内に設ける場合はチップサイズが大きくなるという問題があった。
【０００７】
特許文献３に記載の従来技術では、テスト用パッドをスクライブライン領域上に設けているのでチップサイズの拡大を招くことはない。しかし、チップごとにアセンブリパッドに対応してテスト用パッドをスクライブライン領域上に形成しており、スクライブライン領域上に隣り合う２チップ分のテスト用パッドをそれぞれ形成しているので、テスト用パッドに求められる面積からスクライブライン領域が半導体ウエハ上で占める面積が大きくなり、半導体ウエハ１枚当たりのチップの取れ数が減少し、歩留まりが低下するという問題があった。
【０００８】
本発明は、スクライブライン領域の面積を大きくすることなくテスト用パッドをスクライブライン領域上に配置することができる半導体ウエハを提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明は、複数のチップ領域が縦横方向に配列され、チップ領域間にチップ領域を切り出すためのスクライブライン領域が設けられている半導体ウエハであって、任意のチップ領域は、縦方向及び横方向に隣り合う他のチップ領域に対して回路パターンが１８０度回転して形成されており、隣り合うチップ領域で共通のテスト用パッドが上記スクライブライン領域に形成されているものである。
本発明の半導体ウエハではスクライブライン領域にテスト用パッドを備えているので、ウエハテストの際にチップ領域内のパッド（アセンブリパッド）に損傷を与えることはない。これにより、何度でも再テストすることができ、例えばテストの不良によって低歩留りになった半導体ウエハを救済することができる。
さらに、任意のチップ領域は、縦方向及び横方向に隣り合う他のチップ領域に対して回路パターンが１８０度回転して形成されているので、隣り合うチップ領域の対向する辺の近傍に配置されたチップ領域内のパッド数は隣り合うチップ領域で同じになる。スクライブライン領域にテスト用パッドを配置し、隣り合うチップ領域でテスト用パッドを共有することにより、テスト用パッド数を従来技術に比べて半減させることができ、スクライブライン領域面積の増大を抑制することができる。
【００１０】
【発明の実施の形態】
本発明の半導体ウエハにおいて、各チップ領域はチップ領域内のパッドをハイ・インピーダンス状態にするための入出力制御回路を備え、上記入出力制御回路に信号を入力するためのテスト対象チップ認識パッドがチップ領域内又はスクライブライン領域に設けられ、上記テスト対象チップ認識パッドはチップ領域内でプルアップ又はプルダウンされており、上記入出力制御回路に電源を供給するためのテスト用電源パッド及びテスト用ＧＮＤ（グラウンド）パッドをスクライブライン領域上に備えていることが好ましい。
その結果、テストを行なう際、テスト対象のチップ領域について、隣り合う他のチップ領域からの影響を受けないように制御することが可能となり、より正確なテストを行なうことができる。
近年の回路設計技術において、ＪＴＡＧ又はバウンダリースキャンと呼ばれる技術がある。これはチップのＩ／Ｏ部、つまりパッドの電位をハイ・インピーダンス状態に制御することが可能なものである。また、この技術を用いなくても、論理設計を行なうことで同様の機能を実現することも可能である。
【００１１】
さらに、上記テスト対象チップ認識パッドは、チップ領域内の角部分領域に配置されているようにしてもよい。
一般に、チップ領域内の角部分領域は、組立て時の応力などの問題からトランジスタなどの能動素子は配置されておらず、空き領域になっている。そこで、テスト対象チップ認識パッドをチップ領域内の角部分領域に配置することにより、チップ領域の面積を増大させることなく、テスト対象チップ認識パッドを配置することができる。
【００１２】
さらに、上記テスト用電源パッド及び上記テスト用ＧＮＤパッドは上記スクライブライン領域の交差部に配置されているようにしてもよい。
これにより、スクライブライン領域の交差部の周囲の４つのチップ領域でテスト用電源パッド及びテスト用ＧＮＤパッドを共有することができ、半導体ウエハ全体でのテスト用電源パッド数及びテスト用ＧＮＤパッド数を減らすことができる。
【００１３】
さらに、上記テスト対象チップ認識パッドは、プルダウンされている場合は上記テスト用電源パッドに接続され、又はプルアップされている場合は上記テスト用ＧＮＤパッドに接続されているようにしてもよい。
この態様によれば、テスト対象のチップ領域と隣り合う他のチップ領域について、テスト対象チップ認識パッドに対してプローブ針から電源供給をしなくてもテスト対象チップ認識パッドのオープン時の状態をテスト用電源パッド又はテスト用ＧＮＤパッドからの電源供給により決定することができる。これにより、テストの際にテスト対象チップ領域以外のチップ領域のテスト対象チップ認識パッドへのプローブ針の接触をする必要がなくなり、プローブカードの針立て本数及び針立て面積を削減することができ、コストの低減を実現できる。
【００１４】
【実施例】
図１は一実施例の一部分を示す概略平面図である。図２はその実施例の全体を示す平面図である。
半導体ウエハ１上に複数のチップ領域３が縦横方向に整列して配列されている。チップ領域３間に、チップ領域３を切り出すためのスクライブライン領域５が設けられている。図２ではスクライブライン領域５の図示は省略されている。
【００１５】
チップ領域３内の周囲部分に複数のチップ内信号パッド７、チップ内電源パッド７ａ及びチップ内ＧＮＤパッド７ｂが設けられている。パッド７，７ａ，７ｂはアセンブリ時にはアセンブリパッドとして用いられるものである。チップ領域３内の角部分領域にはパッド７，７ａ，７ｂは配置されていない。
【００１６】
任意のチップ領域３は、縦方向及び横方向に隣り合う他のチップ領域３に対して回路パターンが１８０度回転して形成されている。これにより、隣り合うチップ領域３，３の対向する辺の近傍に配置されたチップ領域３内のアセンブリパッド７の数は、隣り合うチップ領域３，３で同じになっている。
【００１７】
スクライブライン領域５にテスト用パッド９が配置されている。テスト用パッド９は、隣り合うチップ領域３，３のアセンブリパッド７に対して共通に設けられており、チップ内電源パッド７ａ及びチップ内ＧＮＤパッド７ｂに対してはチップ領域３ごとに設けられている。
テスト時には、テスト対象のチップ領域３に隣り合う他のチップ領域３のチップ内電源パッド７ａ及びチップ内ＧＮＤパッド７ｂにつながるテスト用パッドを除く、テスト対象のチップ領域３の周囲のテスト用パッド９にプローブ針が接触されて電源及びテスト信号が印加される。
【００１８】
このように、スクライブライン領域５にテスト用パッド９を備えているので、テストの際にチップ領域３内のパッド７，７ａ，７ｂがプローブ針の接触に起因して損傷することはないので、何度でも再テストすることができ、テストの不良によって低歩留りになった半導体ウエハを救済することができる。
【００１９】
さらに、チップ内信号パッド７に対するテスト用パッド９を隣り合うチップ領域３，３で共有しているので、テスト用パッド９の数を従来技術に比べてほぼ半分にすることができ、スクライブライン領域５にテスト用パッド９を配置することによるスクライブライン領域５の面積の増大を抑制することができる。
テスト後、半導体ウエハ１からチップ領域３を切り出す際に、スクライブライン領域５に配置されたテスト用パッド９は切断除去される。
【００２０】
図３は他の実施例の一部分を示す概略平面図である。図４はこの実施例のチップ領域ごとに配置されるテスト対象チップ認識パッド及びＩ／Ｏコントロール回路（入出力制御回路）を示す概略構成図である。図１及び図２と同じ機能を果たす部分には同じ符号を付す。この実施例の全体を示す平面図は図２と同じである。
【００２１】
チップ領域３の周囲部分に、対向する２辺ごとに、チップ内電源配線１１ａ（一点鎖線参照）又はチップ内ＧＮＤ配線１１ｂ（破線参照）が形成されている。
スクライブライン領域５の交差部に、テスト用電源パッド１３ａとテスト用ＧＮＤパッド１３ｂが交互に配置されている。テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂは近傍の４つのチップ領域で共有されており、テスト用電源パッド１３ａはチップ内電源配線１１ａに接続され、テスト用ＧＮＤパッド１３ｂはチップ内ＧＮＤ配線１１ｂに接続されている。このように、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂをスクライブライン領域５の交差部に配置し、周囲のチップ領域で共有することにより、スクライブライン領域５に配置するパッド数の増加を抑えることができる。
【００２２】
チップ領域３内の角部分領域にテスト対象チップ認識パッド１５が配置されている。テスト対象チップ認識パッド１５が配置される角部分領域は、もともと何も配置されていない領域なので、テスト対象チップ認識パッド１５の配置によりチップ領域３の面積が増大することはない。
【００２３】
図４に示すように、各チップ領域３にはＩ／Ｏ部を制御することによりパッド７，７ａ，７ｂの電位をハイ・インピーダンス状態にするためのＩ／Ｏコントロール回路１７が設けられている。図３でのＩ／Ｏコントロール回路１７の図示は省略されている。図４では、パッド７，７ａ，７ｂ及び内部回路の図示は省略されている。テスト対象チップ認識パッド１５とＩ／Ｏコントロール回路１７は電気的に接続されている。
【００２４】
Ｉ／Ｏコントロール回路１７は、ウエハテスト時において、テスト対象チップ認識パッド１５に信号が入力されることにより、例えば論理値「１」入力でＩ／Ｏ部をハイ・インピーダンス状態に、論理値「０」入力でＩ／Ｏ部を通常動作状態にするように切り替えるものである。
【００２５】
Ｉ／Ｏコントロール回路１７は、図示は省略するがチップ内電源配線１１ａ及びチップ内ＧＮＤ配線１１ｂと接続されており、テスト時には、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂからチップ内電源配線１１ａ及びチップ内ＧＮＤ配線１１ｂを介して電源が供給される。なお、チップ領域３の周囲に配置された２つのテスト用電源パッド１３ａ及び２つのテスト用ＧＮＤパッド１３ｂのうち、いずれのテスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂを用いてもＩ／Ｏコントロール回路１７を動作させることができるように配線されている。
【００２６】
テスト対象チップ認識パッド１５は、抵抗１９を介して例えばチップ内ＧＮＤパッド７ｂに接続されており、チップ領域３内でプルダウンされている。これにより、テスト対象チップ認識パッド１５がオープン状態でのＩ／Ｏコントロール回路１７への入力の電位を固定することができる。
【００２７】
図５は、図３及び図４の実施例において、テスト時にプローブされるパッドを示す概略平面図である。
図５の中央に示すチップ領域３がテスト対象チップ領域である場合、隣り合うチップ領域３のチップ内電源パッド７ａ及びチップ内ＧＮＤパッド７ｂにつながるテスト用パッド９を除く、テスト対象のチップ領域３の周囲のテスト用パッド９’にプローブ針が接触される。
【００２８】
さらに、テスト対象のチップ領域３の周囲のテスト用電源パッド１３ａ’及びテスト用ＧＮＤパッド１３ｂ’にもプローブ針が接触される。さらに、テスト対象のチップ領域３の縦横方向に隣り合う４つのチップ領域３及びテスト対象のチップ領域３のテスト対象チップ認識パッド１５’にもプローブ針が接触される。
ここで、テスト対象のチップ領域３の縦横方向の４つのチップ領域３以外のチップ領域３は、テスト対象のチップ領域３とはテスト用パッド９を共有しておらず、テストに影響を及ぼさないので、それらのチップ領域３へのテスト対象チップ認識パッド１５、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂへのプロービングは不要である。
【００２９】
テスト対象のチップ領域３の周囲のテスト用電源パッド１３ａ’及びテスト用ＧＮＤパッド１３ｂ’に電源が供給されることにより、テスト対象のチップ領域３の縦横方向に隣り合う４つのチップ領域３及びテスト対象のチップ領域３のＩ／Ｏコントロール回路１７が動作する。
【００３０】
テスト対象のチップ領域３のテスト対象チップ認識パッド１５’に論理値「０」を入力してＩ／Ｏ部、ひいてはパッド７，７ａ，７ｂを通常動作状態に設定し、テスト対象のチップ領域３の縦横方向に隣り合う４つのチップ領域３のテスト対象チップ認識パッド１５’に論理値「１」を入力してＩ／Ｏ部、ひいてはパッド７，７ａ，７ｂをハイ・インピーダンス状態に設定する。
これにより、周囲のチップ領域３の影響を受けることなく、テスト対象のチップ領域３のテストを正確に行なうことができる。
【００３１】
ここで、チップ内電源パッド７ａ及びチップ内ＧＮＤパッド７ｂに電源供給するための電源装置と、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂに電源供給するための電源装置を別々に設けることが好ましい。これにより、テスト時に、テスト対象チップ認識パッド１５に付加されたプルダウン機能に定常的に流れてしまう電流をチップ領域３へ供給する電流とは分離して扱うことができ、テスト上都合がよい。
【００３２】
また、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂに供給する電圧レベルは、テスト用電源パッド１３ａがチップ内電源配線１１ａと接続されているので、チップ内電源パッド７ａ及びチップ内ＧＮＤパッド７ｂに供給する電圧レベルと同じでなければならない。ただし、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂからＩ／Ｏコントロール回路１７へ電源を供給するための専用の配線を用いる場合には、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂに供給する電圧レベルとチップ内電源パッド７ａ及びチップ内ＧＮＤパッド７ｂに供給する電圧レベルを異ならせてもよい。
【００３３】
テスト後、半導体ウエハ１からチップ領域３を切り出す際に、スクライブライン領域５に配置されたテスト用パッド９、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂは切断除去される。
テスト対象チップ認識パッド１５はアセンブリ時には使用されず、オープン状態になる。テスト対象チップ認識パッド１５はチップ領域３内でプルダウンされているので、アセンブリ時にはＩ／Ｏコントロール回路１７への入力は論理値「０」であり、Ｉ／Ｏ部は通常動作状態になる。
【００３４】
この実施例では、図４に示したように、Ｉ／Ｏコントロール回路１７への入力を構成するテスト対象チップ認識パッド１５をチップ領域３内でプルダウンしているが、本発明はこれに限定されるものではなく、図６（Ａ）に示すように、テスト対象チップ認識パッド１５を例えばチップ内電源パッドへ抵抗１９を介して接続するなどしてＩ／Ｏコントロール回路１７への入力をチップ領域３内でプルアップしてもよい。Ｉ／Ｏコントロール回路１７の入力配線がプルアップされている場合は、Ｉ／Ｏコントロール回路１７は、論理値「１」でＩ／Ｏ部を通常動作状態に設定し、論理値「０」でＩ／Ｏ部をハイ・インピーダンス状態に設定するように設計される。
【００３５】
また、この実施例では、テスト対象チップ認識パッド１５をチップ領域３内に配置しているが、本発明はこれに限定されるものではなく、図６（Ｂ）に示すように、テスト対象チップ認識パッド１５をスクライブライン領域５に配置してＩ／Ｏコントロール回路１７とテスト対象チップ認識パッド１５の間の配線をプルダウンするようにしてもよいし、図６（Ｃ）に示すように、テスト対象チップ認識パッド１５をスクライブライン領域５に配置してＩ／Ｏコントロール回路１７とテスト対象チップ認識パッド１５の間の配線をプルアップするようにしてもよい。これらの場合、半導体ウエハ１からチップ領域３を切り出す際に、テスト対象チップ認識パッド１５も切断除去される。
【００３６】
図７は、さらに他の実施例の一部分を示す概略平面図である。図８はこの実施例のチップ領域ごとに配置されるテスト対象チップ認識パッド、テスト用電源パッド及びＩ／Ｏコントロール回路の接続状態を示す概略構成図である。図１から図６と同じ機能を果たす部分には同じ符号を付す。この実施例の全体を示す平面図は図２と同じである。
【００３７】
この実施例が図３及び図４に示した実施例と異なる点は、テスト対象チップ認識パッド１５は抵抗２１及びチップ内電源配線１１ａを介してテスト用電源パッド１３ａに接続されている点である。図７では、２本のチップ内電源配線１１ａが対向する２辺の近傍に配置されているが、両チップ内電源配線１１ａはチップ領域３内で接続されており、テスト対象チップ認識パッド１５はチップ領域３の周囲に存在する２つのテスト用電源パッド１３ａのいずれにも接続されている。
【００３８】
抵抗１９，２１の抵抗値は、小さすぎると、テスト時にテスト用電源パッド１３ａからＧＮＤへの電流が流れるので、数百ＫΩ（キロオーム）から数ＭΩ（メガオーム）程度が適当と思われる。また、抵抗１９，２１の抵抗比は、テスト時において、テスト対象チップ認識パッド１５がオープン状態でＩ／Ｏコントロール回路１７へ論理値「１」（テスト用電源パッド１３ａに供給される電圧）が入力されるように、例えば、抵抗１９の抵抗値：抵抗２１の抵抗値＝１０：１程度に設定しておくのが妥当である。ただし、抵抗１９，２１の抵抗値の精度は問わない。
【００３９】
図９は、図７及び図８の実施例において、テスト時にプローブされるパッドを示す概略平面図である。
図５の中央に示すチップ領域３がテスト対象チップ領域である場合、隣り合うチップ領域３のチップ内電源パッド７ａ及びチップ内ＧＮＤパッド７ｂにつながるテスト用パッド９を除く、テスト対象のチップ領域３の周囲のテスト用パッド９’にプローブ針が接触される。
【００４０】
さらに、テスト対象のチップ領域３の周囲のテスト用電源パッド１３ａ’及びテスト用ＧＮＤパッド１３ｂ’にもプローブ針が接触される。さらに、テスト対象のチップ領域３のテスト対象チップ認識パッド１５’にもプローブ針が接触される。
ここで、テスト対象のチップ領域３の縦横方向に隣り合う４つのチップ領域３のテスト対象チップ認識パッド１５には、テスト用電源パッド１３ａ’からチップ内電源配線１１ａ及び抵抗２１を介して論理値「１」が入力されるので、プロービングは不要である。
【００４１】
テスト対象のチップ領域３の周囲のテスト用電源パッド１３ａ’及びテスト用ＧＮＤパッド１３ｂ’に電源が供給されることにより、テスト対象のチップ領域３の縦横方向に隣り合う４つのチップ領域３及びテスト対象のチップ領域３のＩ／Ｏコントロール回路１７が動作する。
【００４２】
テスト対象のチップ領域３のテスト対象チップ認識パッド１５’に論理値「０」を入力してＩ／Ｏ部、ひいてはパッド７，７ａ，７ｂを通常動作状態に設定する。テスト対象のチップ領域３の縦横方向に隣り合う４つのチップ領域３については、上述のように、テスト対象チップ認識パッド１５にテスト用電源パッド１３ａ’から論理値「１」が入力され、Ｉ／Ｏ部、ひいてはパッド７，７ａ，７ｂはハイ・インピーダンス状態になる。
【００４３】
このように、テスト対象のチップ領域３の縦横方向に隣り合う４つのチップ領域３のテスト対象チップ認識パッド１５にプローブ針を接触させなくても、それらのチップ領域３のパッド７，７ａ，７ｂをハイ・インピーダンス状態にすることができるので、周囲のチップ領域３の影響を受けることなく、テスト対象のチップ領域３のテストを正確に行なうことができる。
さらに、テスト対象のチップ領域３以外のチップ領域３のテスト対象チップ認識パッド１５にプローブ針を接触させなくてもよいので、より少ないプローブ針本数でテストを行なうことができる。
【００４４】
テスト後、半導体ウエハ１からチップ領域３を切り出す際に、スクライブライン領域５に配置されたテスト用パッド９、テスト用電源パッド１３ａ及びテスト用ＧＮＤパッド１３ｂは切断除去される。テスト対象チップ認識パッド１５は、アセンブリ時には使用されず、オープン状態になるが、チップ領域３内でプルダウンされているので、アセンブリ時にはＩ／Ｏコントロール回路１７への入力は論理値「０」であり、Ｉ／Ｏ部は通常動作状態になる。
【００４５】
この実施例では、図８に示したように、Ｉ／Ｏコントロール回路１７への入力を構成するテスト対象チップ認識パッド１５をチップ領域３内でプルダウンし、テスト対象チップ認識パッド１５を抵抗２１及びチップ内電源配線１１ａを介してテスト用電源パッド１３ａに接続しているが、本発明はこれに限定されるものではなく、図１０に示すように、テスト対象チップ認識パッド１５をチップ領域３内でプルアップする場合には、テスト対象チップ認識パッド１５を抵抗２１及びチップ内ＧＮＤ配線１１ｂを介してテスト用ＧＮＤパッド１３ｂに接続するようにしてもよい。また、テスト用電源パッド１３ａ又はテスト用ＧＮＤパッド１３ｂを、テスト対象チップ認識パッド１５を介さずに、Ｉ／Ｏコントロール回路１７の入力配線へ接続するようにしてもよい。
【００４６】
また、図７から図１０の実施例では、テスト対象チップ認識パッド１５をチップ領域３内に配置しているが、本発明はこれに限定されるものではなく、図６（Ｂ）及び（Ｃ）と同様に、テスト対象チップ認識パッド１５をスクライブライン領域５に配置するようにしてもよい。この場合、Ｉ／Ｏコントロール回路１７の入力配線がプルアップ又はプルダウンのいずれに設定されているかにより、Ｉ／Ｏコントロール回路１７の入力配線にテスト用電源パッド１３ａ又はテスト用ＧＮＤパッド１３ｂのいずれを接続するかを選択すればよい。さらに、テスト用電源パッド１３ａ又はテスト用ＧＮＤパッド１３ｂをＩ／Ｏコントロール回路１７の入力配線にテスト対象チップ認識パッド１５を介して接続してもよいし、介さずに接続してもよい。
【００４７】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４８】
【発明の効果】
請求項１に記載された半導体ウエハでは、任意のチップ領域は、縦方向及び横方向に隣り合う他のチップ領域に対して回路パターンが１８０度回転して形成されており、スクライブライン領域に隣り合うチップ領域で共通のテスト用パッドが形成されているようにしたので、ウエハテストの際にチップ領域内のパッドに損傷を与えることはなく、何度でも再テストすることができ、テストの不良によって低歩留りになった半導体ウエハを救済することができる。
さらに、隣り合うチップ領域の対向する辺の近傍に配置されたチップ領域内のパッド数は隣り合うチップ領域で同じになるので、隣り合うチップ領域でテスト用パッドを共有することによってテスト用パッド数を従来技術に比べて半減させることができ、スクライブライン領域面積の増大を抑制することができる。
【００４９】
請求項２に記載された半導体ウエハでは、各チップ領域はチップ領域内のパッドをハイ・インピーダンス状態にするための入出力制御回路を備え、入出力制御回路に信号を入力するための、プルアップ又はプルダウンされたテスト対象チップ認識パッドをチップ領域内又はスクライブライン領域に備え、入出力制御回路に電源を供給するためのテスト用電源パッド及びテスト用ＧＮＤパッドをスクライブライン領域上に備えているようにしたので、テストを行なう際、テスト対象のチップ領域について、隣り合う他のチップ領域からの影響を受けないように制御することが可能となり、より正確なテストを行なうことができる。
【００５０】
請求項３に記載された半導体ウエハでは、テスト対象チップ認識パッドは、チップ領域内の角部分領域に配置されているようにしたので、チップ領域の面積を増大させることなく、テスト対象チップ認識パッドを配置することができる。
【００５１】
請求項４に記載された半導体ウエハでは、テスト用電源パッド及びテスト用ＧＮＤパッドはスクライブライン領域の交差部に配置されているようにしたので、スクライブライン領域の交差部の周囲の４つのチップ領域でテスト用電源パッド及びテスト用ＧＮＤパッドを共有することができ、半導体ウエハ全体でのテスト用電源パッド数及びテスト用ＧＮＤパッド数を減らすことができる。
【００５２】
請求項５に記載された半導体ウエハでは、テスト対象チップ認識パッドは、プルダウンされている場合はテスト用電源パッドに、プルアップされている場合はテスト用ＧＮＤパッドに、抵抗を介して接続されているようにしたので、テスト対象のチップ領域と隣り合う他のチップ領域について、テスト対象チップ認識パッドに対してプローブ針から電源供給をしなくてもテスト対象チップ認識パッドのオープン時の状態をテスト用電源パッド又はテスト用ＧＮＤパッドからの電源供給により決定することができ、より少ないプローブ針本数でテストを行なうことができる。
【図面の簡単な説明】
【図１】一実施例の一部分を示す概略平面図である。
【図２】同実施例の全体を示す平面図である。
【図３】他の実施例の一部分を示す概略平面図である。
【図４】同実施例のチップ領域ごとに配置されるテスト対象チップ認識パッド及びＩ／Ｏコントロール回路を示す概略構成図である。
【図５】同実施例において、テスト時にプローブされるパッドを示す概略平面図である。
【図６】テスト対象チップ認識パッド近傍の他の構成例を示す概略構成図であり、（Ａ）はテスト対象チップ認識パッドをチップ領域内に配置し、プルアップした構成を示し、（Ｂ）はテスト対象チップ認識パッドをスクライブライン領域に配置し、プルダウンした構成を示し、（Ｃ）はテスト対象チップ認識パッドをスクライブライン領域に配置し、プルアップした構成を示す。
【図７】さらに他の実施例の一部分を示す概略平面図である。
【図８】同実施例のチップ領域ごとに配置されるテスト対象チップ認識パッド、テスト用電源パッド及びＩ／Ｏコントロール回路の接続状態を示す概略構成図である。
【図９】同実施例において、テスト時にプローブされるパッドを示す概略平面図である。
【図１０】テスト対象チップ認識パッド近傍の他の構成例を示す概略構成図である。
【符号の説明】
１半導体ウエハ
３チップ領域
５スクライブライン領域
７チップ内信号パッド
７ａチップ内電源パッド
７ｂチップ内ＧＮＤパッド
９テスト用パッド
９’ プローブされたテスト用パッド
１１ａチップ内電源配線
１１ｂチップ内ＧＮＤ配線
１３ａテスト用電源パッド
１３ａ’ プローブされたテスト用電源パッド
１３ｂテスト用ＧＮＤパッド
１３ｂ’ プローブされたテスト用ＧＮＤパッド
１５テスト対象チップ認識パッド
１５’ プローブされたテスト対象チップ認識パッド
１７Ｉ／Ｏコントロール回路
１９，２１抵抗

Claims

複数のチップ領域が縦横方向に配列され、チップ領域間にチップ領域を切り出すためのスクライブライン領域が設けられている半導体ウエハにおいて、
任意のチップ領域は、縦方向及び横方向に隣り合う他のチップ領域に対して回路パターンが１８０度回転して形成されており、
隣り合うチップ領域で共通のテスト用パッドが前記スクライブライン領域に形成されていることを特徴とする半導体ウエハ。
各チップ領域はチップ領域内のパッドをハイ・インピーダンス状態にするための入出力制御回路を備え、
前記入出力制御回路に信号を入力するためのテスト対象チップ認識パッドがチップ領域内又はスクライブライン領域に設けられ、前記テスト対象チップ認識パッドはチップ領域内でプルアップ又はプルダウンされており、
前記入出力制御回路に電源を供給するためのテスト用電源パッド及びテスト用ＧＮＤパッドをスクライブライン領域上に備えている請求項１に記載の半導体ウエハ。
前記テスト対象チップ認識パッドは、チップ領域内の角部分領域に配置されている請求項２に記載の半導体ウエハ。
前記テスト用電源パッド及び前記テスト用ＧＮＤパッドは前記スクライブライン領域の交差部に配置されている請求項２又は３に記載の半導体ウエハ。
前記テスト対象チップ認識パッドは、プルダウンされている場合は前記テスト用電源パッドに接続され、又はプルアップされている場合は前記テスト用ＧＮＤパッドに接続されている請求項２から４のいずれかに記載の半導体ウエハ。