JP3880400B2

JP3880400B2 - 半導体集積回路装置

Info

Publication number: JP3880400B2
Application number: JP2002004668A
Authority: JP
Inventors: 始朝山
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-01-11
Filing date: 2002-01-11
Publication date: 2007-02-14
Anticipated expiration: 2022-01-11
Also published as: JP2003209176A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップ上で中央部に配置された内部セル領域と、周辺部に配置された外部接続用のボンディングパッドを備えたＩ／Ｏセル領域と、内部セル領域の少なくとも一部にＩ／Ｏセル領域とは異なる電源電圧を供給するための内部セル用電源ライン及び内部セル用グランドラインを備えた多電源の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図３は従来の半導体集積回路装置を示す上面図であり、（Ａ）はウェハ全体を示し、（Ｂ）は一つの半導体チップを示し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示す。
ウェハ３１の一表面に、マトリックス状に配列された複数の半導体チップ３３の能動素子が形成されている。隣り合う半導体チップ３３，３３間にはスクライブ領域３５が設けられている。一般的な半導体集積回路装置では、半導体チップ３３の中央部に内部セル領域３７が形成され、半導体チップ３３の周辺部にボンディングパッド３９を備えた複数のＩ／Ｏセル領域４１が形成されている。内部セル領域３７とＩ／Ｏセル領域４１の間の領域に電源ライン４３及びグランドライン４５が形成されている。
【０００３】
図４は、従来の半導体集積回路装置のウェハテスト時の状態を示す断面図である。
ウェハテスト時には、プローブカード５１の複数のプローブ針５３が対応するボンディングパッド３９にそれぞれ接触される。ウェハテスト時には、テスト装置から、プローブ針５３を介して、内部セル領域３７及びＩ／Ｏセル領域４１の論理回路素子へのテスト信号の入出力及び電源供給が行なわれ、ウェハテストが実行される。
【０００４】
最近の半導体集積回路装置は微細化技術の進歩に伴って集積度が増大しており、当然Ｉ／Ｏセル数も増えて多ピン化している。回路規模が大きくなると、測定すべき内部信号数も増加し、ウェハテストに使用するボンディングパッド数も増加する傾向にある。
【０００５】
しかし、実装面積等を考慮して製品仕様に基づいて定められたパッケージピン数や、多ピン化した場合のパッケージコストなどの制限があるため、ウェハテストのために製品仕様以上に多ピン化することは好ましくない。
また、外部接続に使用しないボンディングパッドを備えたウェハテスト用Ｉ／Ｏセルを別途用意するという方法があるが、Ｉ／Ｏセル数の増加に伴って製品仕様以上に半導体集積回路装置のレイアウト面積が大きくなってしまうという問題があった。
【０００６】
このような不具合を解決する手段として、ウェハ切断前のスクライブ領域にウェハテスト用パッドを形成する方法が提案されている（特開平０６−１２０３０８号公報、特開平０７−５０３２６号公報等を参照）。
図５に示すように、通常の信号を入出力するためのパッド４９ａの他に、スクライブ領域３５上に、ウェハテスト信号を入出力するためのパッド４９ｂが形成されている。ウェハから半導体チップ３３を切り出す際にはスクライブ領域３５が切断される。このとき、パッド４９ｂは除去される。
スクライブ領域３５にウェハテスト用パッド４９ｂを形成することにより、半導体集積回路装置のレイアウト面積を増大させることなくウェハテストに使用するパッド数を増加させることができる。
【０００７】
しかし、スクライブ領域にウェハテスト用パッドを形成する方法では、半導体集積回路装置のレイアウト面積が大きくなることはないが、後工程でウェハから半導体チップを切り出す際に、ウェハテスト用パッドがボンディングパッドの外側やスクライブ領域に形成されているため、配線メタル上を切断することになってしまい、配線メタルのカスに起因するショートが発生し、歩留を下げてしまうという問題があった。
【０００８】
また、最近の半導体集積回路装置では、微細化技術の進歩に伴って動作周波数が速くなり、内部セル領域では低電圧化する傾向にある。一方、Ｉ／Ｏセル領域では、従来の外部インターフェースを使用するために従来電圧を使用している。そのため、内部セル領域とＩ／Ｏセル領域で電源電圧の大きさが異なる多電源化の傾向にある。
【０００９】
図６は従来の多電源の半導体集積回路装置を示す上面図であり、（Ａ）はウェハ全体を示し、（Ｂ）は一つの半導体チップを示し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示す。
ウェハ３１の一表面に、マトリックス状に配列された複数の半導体チップ３３の能動素子が形成されている。隣り合う半導体チップ３３，３３間にはスクライブ領域３５が設けられている。半導体チップ３３の中央部に内部セル領域３７が形成され、半導体チップ３３の周辺部にボンディングパッド３９を備えた複数のＩ／Ｏセル領域４１が形成されている。
【００１０】
内部セル領域３７には、内部セル領域３７に、Ｉ／Ｏセル領域４１に供給される電源電圧とは大きさが異なる電源電圧を供給するための内部セル用電源ライン５５及び内部セル用グランドライン５７が形成されている。内部セル領域３７とＩ／Ｏセル領域４１の間の領域に、Ｉ／Ｏセル領域４１に電源電圧を供給するためのＩ／Ｏセル用電源ライン５９及びＩ／Ｏセル用グランドライン６１が形成されている。
【００１１】
多電源の半導体集積回路装置のウェハテストにおいて、半導体集積回路装置の内部セル領域内の論理回路にテスト信号を入出力するためのボンディングパッドについては、テスト信号を時分割にしたり、テストモードに応じて選択的に入力したりする方法がある。これにより、複数のテスト信号を同じボンディングパッドを通して入出力し、ボンディングパッドを兼用して、ウェハテスト時にテスト信号の入出力に使用するボンディングパッドの数を減らしている。
【００１２】
しかし、ウェハテスト時に半導体集積回路装置の内部セル領域内の論理回路素子に電源供給を行なうための電源用ボンディングパッド及びグランド用ボンディングパッドについては、時分割や選択的な入力ができないため、どうしても電源用ボンディングパッド及びグランド用ボンディングパッドの数が不足する傾向にある。
【００１３】
一般的に、電源用ボンディングパッド及びグランド用ボンディングパッドの数が少ない場合、ウェハテスト時に半導体集積回路装置内部に大きな電流変動が生じたときに、テスト装置や、プローブを含めたウェハテスト用の配線や、半導体集積回路装置内部の配線等がもつインダクタンス成分の影響によってノイズ電圧が発生する。そのようなノイズ電圧はウェハテストの結果に悪影響を及ぼし、安定したウェハテストが実施できないという問題があった。
【００１４】
また、電源用ボンディングパッド及びグランド用ボンディングパッドの数が少ない場合、ウェハテスト時に１本のプローブあたりに流れる電流値が大きくなるため、ある一定のウェハテスト回数毎にプローブ針先の研磨を実施しないと、プローブ針の酸化によるコンタクト不良が発生する。そのようなコンタクト不良はウェハテスト結果に悪影響を及ぼすので、安定したウェハテストが実施できないという問題があった。
【００１５】
このような不具合を解決するための手段として、マスタースライス方式の半導体集積回路装置において、未使用のＩ／Ｏセル領域にウェハテスト用の電源パッド及びグランドパッドを形成する方法がある（特公平０６−０９１１８６号公報参照）。
しかし、余分なＩ／Ｏセル領域が必要になるので、マスタースライス方式以外の半導体集積回路装置に実施すると、必要以上にレイアウト面積が大きくなってしまう。そのため、未使用のＩ／Ｏセル領域があらかじめ存在するマスタースライス方式の半導体集積回路装置にしか実施できないという欠点があった。
【００１６】
また、上記不具合を解決するための他の方法として、ウェハ切断前のスクライブ領域に大型電源パッドを形成する方法が開示されているが（特開平２−２３２５７４号公報参照）、上記で説明したスクライブ領域にウェハテスト用パッドを形成した従来例と同様に、配線メタル上を切断することになってしまい、配線メタルのカスに起因するショートが発生し、歩留を下げてしまうという問題があった。
【００１７】
【発明が解決しようとする課題】
そこで本発明は、多電源の半導体集積回路装置において、スクライブ領域にウェハテスト用パッドを形成することなく、かつ半導体集積回路装置のレイアウト面積を増大させることなく、ウェハテスト用パッドの数を増やすことを目的とするものである。
【００１８】
【課題を解決するための手段】
本発明は、半導体チップ上で中央部に配置された内部セル領域と、周辺部に配置された外部接続用のボンディングパッドを備えたＩ／Ｏセル領域と、内部セル領域の少なくとも一部にＩ／Ｏセル領域とは異なる電源電圧を供給するための内部セル用電源ライン及び内部セル用グランドラインを備えた多電源の半導体集積回路装置であって、上記内部セル用電源ライン上に形成されたウェハテスト用の内部セル用電源パッドと、上記内部セル用グランドライン上に形成されたウェハテスト用の内部セル用グランドパッドを少なくとも１組備えているものである。
【００１９】
内部セル用電源ライン上にウェハテスト用パッドとしての内部セル用電源パッドを形成し、上記内部セル用グランドライン上にウェハテスト用パッドとしての内部セル用グランドパッドを形成することにより、スクライブ領域にウェハテスト用パッドを形成することなく、かつ半導体集積回路装置のレイアウト面積を増大させることなく、ウェハテスト用パッドの数を増やすことができる。
これにより、ウェハテスト時のインダクタンス成分の影響によるノイズ電圧の発生や、プローブ針の酸化によるコンタクト不良の発生を抑制することができ、安定したウェハテストを実施できる半導体集積回路装置を実現できる。
【００２０】
【発明の実施の形態】
上記内部セル用電源ライン上に複数の上記内部セル用電源パッドを備え、上記内部セル用グランドライン上に複数の上記内部セル用グランドパッドを備えていることが好ましい。複数の内部セル用電源パッド及び内部セル用グランドパッドを備えることにより、ウェハテスト時のインダクタンス成分の影響によるノイズ電圧の発生や、プローブ針の酸化によるコンタクト不良の発生をさらに抑制することができる。
【００２１】
上記内部セル用電源パッド及び上記内部セル用グランドパッドが配置される間隔の一例は５０μｍ（マイクロメートル）以上である。これにより、高精度の高価な特殊プローブカードや、高位置合わせ精度の高価な特殊プロービング装置（プローブカードのプローブ針をパッドに位置合わせするための装置）ではなく、既存のプローブカードやプロービング装置を用いても、内部セル用電源パッドに対応するプローブ針と内部セル用グランドパッドに対応するプローブ針間の電気的短絡を防止して、安定したウェハテストを実施することができる。
【００２２】
上記内部セル用電源ライン及び上記内部セル用電源パッド並びに上記内部セル用グランドライン及び上記内部セル用グランドパッドを、上記内部領域で使用される電源電圧ごとに備えていることが好ましい。その結果、内部セル領域で異なる２種類以上の電源電圧を使用する場合、各電源電圧において、内部セル用電源パッド及び内部セル用グランドパッドの数を増やすことができる。
【００２３】
上記内部セル領域と上記Ｉ／Ｏセル領域との間に形成されたＩ／Ｏセル用電源ライン及びＩ／Ｏセル用グランドラインと、上記Ｉ／Ｏセル用電源ライン上に形成されたウェハテスト用のＩ／Ｏセル用電源パッドと、上記Ｉ／Ｏセル用グランドライン上に形成されたウェハテスト用のＩ／Ｏセル用グランドパッドをさらに備えていることが好ましい。その結果、スクライブ領域にウェハテスト用パッドを形成することなく、かつ半導体集積回路装置のレイアウト面積を増大させることなく、ウェハテスト用のＩ／Ｏセル用電源パッド及びウェハテスト用のＩ／Ｏセル用グランドパッドの数を増やすことができる。これにより、Ｉ／Ｏセル領域についても、ウェハテスト時のインダクタンス成分の影響によるノイズ電圧の発生や、プローブ針の酸化によるコンタクト不良の発生を抑制することができ、さらに安定したウェハテストを実施できる半導体集積回路装置を実現できる。
【００２４】
上記Ｉ／Ｏセル用電源ライン上に複数の上記Ｉ／Ｏセル用電源パッドを備え、上記Ｉ／Ｏセル用グランドライン上に複数の上記Ｉ／Ｏセル用グランドパッドを備えていることが好ましい。複数のＩ／Ｏセル用電源パッド及びＩ／Ｏセル用グランドパッドを備えることにより、Ｉ／Ｏセル領域について、ウェハテスト時のインダクタンス成分の影響によるノイズ電圧の発生や、プローブ針の酸化によるコンタクト不良の発生をさらに抑制することができる。
【００２５】
【実施例】
図１は一実施例を示す上面図であり、（Ａ）はウェハ全体を示し、（Ｂ）は一つの半導体チップを示し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示す。
ウェハ１の一表面に、マトリックス状に配列された複数の半導体チップ３の能動素子が形成されている。隣り合う半導体チップ３，３間には、半導体チップ３を切り出す際に切断されるスクライブ領域５が設けられている。ここで、スクライブ領域５には何も形成されていない。
【００２６】
半導体チップ３の中央部には、各種の論理回路素子を備えた内部セル領域７が形成されている。半導体チップ３の周辺部には、内部セル領域７との信号の受け渡しを行なうための各種の論理回路素子及び外部接続用のボンディングパッド９を備えた複数のＩ／Ｏセル領域１１が備えられている。
【００２７】
内部セル領域７とＩ／Ｏセル領域１１の間の領域には、内部セル領域７の外周にＩ／Ｏセル用電源ライン１３が形成されている。Ｉ／Ｏセル用電源ライン１３の外周にはＩ／Ｏセル用グランドライン１５が形成されている。Ｉ／Ｏセル用電源ライン１３及びＩ／Ｏセル用グランドライン１５はＩ／Ｏセル領域１１の論理回路素子に電源供給を行なうためのものである。Ｉ／Ｏセル用電源ライン１３は配線１３ｂを介して１つのボンディングパッド９ａに接続されている。Ｉ／Ｏセル用グランドライン１５は、配線１５ｂを介して、Ｉ／Ｏセル用電源ライン１３が接続されるボンディングパッド９ａとは異なるボンディングパッド９ｂに接続されている。
【００２８】
Ｉ／Ｏセル用電源ライン１３、Ｉ／Ｏセル用グランドライン１５及び配線１３ｂ，１５ｂは例えば線幅が５０〜１００μｍであり、ここでは１００μｍである。Ｉ／Ｏセル用電源ライン１３及びＩ／Ｏセル用グランドライン１５の材料としては、例えばＡｌ（アルミニウム）やＡｌ−Ｓｉ（アルミニウムとシリコンの合金）、Ａｌ−Ｓｉ−Ｃｕ（アルミニウムとシリコンと銅の合金）等を用いることができる。
【００２９】
Ｉ／Ｏセル用電源ライン１３上に複数のＩ／Ｏセル用電源パッド１３ａが形成されている。Ｉ／Ｏセル用グランドライン１５上に複数のＩ／Ｏセル用グランドパッド１５ａが形成されている。
Ｉ／Ｏセル用電源パッド１３ａ及びＩ／Ｏセル用グランドパッド１５ａは例えば一辺が５０μｍの正方形に形成されている。Ｉ／Ｏセル用電源パッド１３ａとＩ／Ｏセル用グランドパッド１５ａは互いに千鳥状に配置されており、それらの間隔は例えば５０μｍである。ここでは、隣り合うＩ／Ｏセル用電源パッド１３ａ，１３ａ間の間隔及びＩ／Ｏセル用グランドパッド１５ａ，１５ａ間の間隔はそれぞれ１５０μｍである。
【００３０】
Ｉ／Ｏセル用電源ライン１３が接続されるボンディングパッド９ａ及びＩ／Ｏセル用グランドライン１５が接続されるボンディングパッド９ｂとは異なるボンディングパッド９ｃから、Ｉ／Ｏセル領域１１、Ｉ／Ｏセル用グランドライン１５及びＩ／Ｏセル用電源ライン１３とは絶縁された状態で内部セル領域７に延びる内部セル用電源ライン１７が形成されている。ボンディングパッド９ａ，９ｂ，９ｃとは異なるボンディングパッド９ｄから、Ｉ／Ｏセル領域１１、Ｉ／Ｏセル用グランドライン１５及びＩ／Ｏセル用電源ライン１３とは絶縁された状態で内部セル領域７に延びる内部セル用グランドライン１９が形成されている。
【００３１】
内部セル用電源ライン１７及び内部セル用グランドライン１９は内部セル領域７の論理回路素子に、Ｉ／Ｏセル領域に供給される電源電圧とは大きさが異なる電源電圧の供給を行なうためのものである。
内部セル領域７には微細化及び低電圧化に伴って例えば１.８Ｖ、２.５Ｖ等の電源電圧が供給され、Ｉ／Ｏセル領域１１には従来の外部インターフェースに合わせて例えば３.３Ｖ、５.０Ｖ等の電源電圧が供給される。
【００３２】
内部セル用電源ライン１７及び内部セル用グランドライン１９は例えば線幅が５０〜１００μｍであり、ここでは１００μｍである。内部セル用電源ライン１７及び内部セル用グランドライン１９の材料としては、例えばＡｌやＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等を用いることができる。
【００３３】
内部セル用電源ライン１７上に複数の内部セル用電源パッド１７ａが形成されている。内部セル用グランドライン１９上に複数の内部セル用グランドパッド１９ａが形成されている。
内部セル用電源パッド１７ａ及び内部セル用グランドパッド１９ａは例えば一辺が５０μｍの正方形に形成されている。内部セル用電源パッド１７ａと内部セル用グランドパッド１９ａは互いに千鳥状に配置されており、それらの間隔は例えば５０μｍである。ここでは、隣り合う内部セル用電源パッド１７ａ，１７ａ間の間隔及び内部セル用グランドパッド１９ａ，１９ａ間の間隔はそれぞれ１５０μｍである。
【００３４】
図２は、この実施例のウェハテスト時の状態を示す断面図である。
ウェハテスト時には、プローブカード２１のプローブ針２３ａが対応するボンディングパッド９，９ａ，９ｂ，９ｃ，９ｄに接触され、プローブ針２３ｂが対応するＩ／Ｏセル用電源パッド１３ａに接触され、プローブ針２３ｃが対応するＩ／Ｏセル用グランドパッド１５ａに接触され、プローブ針２３ｄが対応する内部セル用電源パッド１７ａに接触され、プローブ針２３ｅが対応する内部セル用グランドパッド１９ａに接触される。
【００３５】
この実施例では、内部セル用電源パッド１７ａ及び内部セル用グランドパッド１９ａが配置される間隔は５０μｍ以上であり、Ｉ／Ｏセル用電源パッド１３ａ及びＩ／Ｏセル用グランドパッド１５ａが配置される間隔は５０μｍ以上であるので、高精度の高価な特殊プローブカードや、高位置合わせ精度の高価な特殊プロービング装置ではなく、既存のプローブカードやプロービング装置を用いても、プローブ針２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ間の電気的短絡を防止して、安定したウェハテストを実施することができる。
【００３６】
ウェハテスト時の内部セル領域７及びＩ／Ｏセル領域１１への信号入出力は、従来の半導体集積回路装置と同様に、プローブ針２３ａからボンディングパッド９を介して行なわれる。
ウェハテスト時の内部セル領域７への電源供給は、従来の半導体集積回路装置と同様にしてプローブ針２３ａからボンディングパッド９ｃ，９ｄを介して行なわれる電源供給の他、プローブ針２３ｄ，２３ｅから内部セル用電源パッド１７ａ及び内部セル用グランドパッド１９ａを介しても行なわれる。
ウェハテスト時のＩ／Ｏセル領域１１への電源供給は、従来の半導体集積回路装置と同様にしてプローブ針２３ａからボンディングパッド９ａ，９ｂを介して行なわれる電源供給の他、プローブ針２３ｂ，２３ｃからＩ／Ｏセル用電源パッド１３ａ及びＩ／Ｏセル用グランドパッド１５ａを介しても行なわれる。
【００３７】
このように、この実施例によれば、スクライブ領域にウェハテスト用パッドを形成しなくても、半導体集積回路装置のレイアウト面積を増大させることなく、Ｉ／Ｏセル用電源パッド１３ａ、Ｉ／Ｏセル用グランドパッド１５ａ、内部セル用電源パッド１７ａ及び内部セル用グランドパッド１９ａを追加してウェハテスト時に使用するウェハテスト用パッドの数を増加させることができる。
ウェハテスト時に使用するウェハテスト用パッドの数を増加させることにより、ウェハテスト時のノイズ電圧の低減を実現できる。安定したウェハテストを実施できるようになる。
【００３８】
さらに、電源供給用のボンディングパッド９ａ，９ｂ，９ｃ，９ｄに対応するプローブ針２３ａを含むウェハテスト時における電源供給用のプローブ針２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅにおいて、プローブ針当りに流れる電流値を小さくすることができるので、ウェハテスト時に発生するプローブ針の酸化によるコンタクト不良を低減することができる。
【００３９】
この実施例では、一組の内部セル用電源ライン及び内部セル用グランドラインを備えているが、本発明はこれに限定されるものではなく、複数組の内部セル用電源ライン及び内部セル用グランドラインを備えている多電源の半導体集積回路装置にも適用することができる。例えば複数組の内部セル用電源ライン及び内部セル用グランドラインを備え、内部セル領域で異なる２種類以上の電源電圧を使用する場合、各電源電圧において、内部セル用電源パッド及び内部セル用グランドパッドの数を増やすことができる。また、複数組の内部セル用電源ライン及び内部セル用グランドラインは同じ大きさの電源電圧を供給するものであってもよい。
【００４０】
また、この実施例では、Ｉ／Ｏセル用電源ライン１３につながる配線１３ｂが接続されるボンディングパッド９ａと、Ｉ／Ｏセル用グランドライン１５につながる配線１５ｂが接続されるボンディングパッド９ｂとして、隣り合うボンディングパッドを用いているが、本発明はこれに限定されるものではなく、互いに離れた位置のボンディングパッドを用いてもよい。
【００４１】
また、この実施例では、内部セル用電源ライン１７が接続されるボンディングパッド９ｃと、内部セル用グランドライン１９が接続されるボンディングパッド９ｄとして、隣り合うボンディングパッドを用いているが、本発明はこれに限定されるものではなく、互いに離れた位置のボンディングパッドを用いてもよい。
【００４２】
以上、実施例を説明したが、上記の実施例で示した寸法、数値、形状及び配置は一例であり、本発明はこの実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４３】
【発明の効果】
請求項１に記載された半導体集積回路装置では、半導体チップ上で中央部に配置された内部セル領域と、周辺部に配置された外部接続用のボンディングパッドを備えたＩ／Ｏセル領域と、内部セル領域の少なくとも一部にＩ／Ｏセル領域とは異なる電源電圧を供給するための内部セル用電源ライン及び内部セル用グランドラインを備えた多電源の半導体集積回路装置において、内部セル用電源ライン上に形成されたウェハテスト用の内部セル用電源パッドと、内部セル用グランドライン上に形成されたウェハテスト用の内部セル用グランドパッドを少なくとも１組備えているようにしたので、スクライブ領域にウェハテスト用パッドを形成することなく、かつ半導体集積回路装置のレイアウト面積を増大させることなく、ウェハテスト用パッドの数を増やすことができる。これにより、ウェハテスト時のインダクタンス成分の影響によるノイズ電圧の発生や、プローブ針の酸化によるコンタクト不良の発生を抑制することができ、安定したウェハテストを実施できる半導体集積回路装置を実現できる。
【００４４】
請求項２に記載された半導体集積回路装置では、内部セル用電源ライン上に複数の内部セル用電源パッドを備え、内部セル用グランドライン上に複数の内部セル用グランドパッドを備えているようにしたので、ウェハテスト時のインダクタンス成分の影響によるノイズ電圧の発生や、プローブ針の酸化によるコンタクト不良の発生をさらに抑制することができる。
【００４５】
請求項３に記載された半導体集積回路装置では、内部セル用電源パッド及び内部セル用グランドパッドは５０μｍ以上の間隔をもって配置されているようにしたので、高精度の高価な特殊プローブカードや、高位置合わせ精度の高価な特殊プロービング装置ではなく、既存のプローブカードやプロービング装置を用いても、内部セル用電源パッドに対応するプローブ針と内部セル用グランドパッドに対応するプローブ針間の電気的短絡を防止して、安定したウェハテストを実施することができる。
【００４６】
請求項４に記載された半導体集積回路装置では、内部セル用電源ライン及び内部セル用電源パッド並びに内部セル用グランドライン及び内部セル用グランドパッドを、内部領域で使用される電源電圧ごとに備えているようにしたので、内部セル領域で異なる２種類以上の電源電圧を使用する場合、各電源電圧において内部セル用電源パッド及び内部セル用グランドパッドの数を増やすことができる。
【００４７】
請求項５に記載された半導体集積回路装置では、内部セル領域とＩ／Ｏセル領域との間に形成されたＩ／Ｏセル用電源ライン及びＩ／Ｏセル用グランドラインと、Ｉ／Ｏセル用電源ライン上に形成されたウェハテスト用のＩ／Ｏセル用電源パッドと、Ｉ／Ｏセル用グランドライン上に形成されたウェハテスト用のＩ／Ｏセル用グランドパッドをさらに備えているようにしたので、スクライブ領域にウェハテスト用パッドを形成することなく、かつ半導体集積回路装置のレイアウト面積を増大させることなく、ウェハテスト用のＩ／Ｏセル用電源パッド及びウェハテスト用のＩ／Ｏセル用グランドパッドの数を増やすことができる。これにより、Ｉ／Ｏセル領域についても、ウェハテスト時のインダクタンス成分の影響によるノイズ電圧の発生や、プローブ針の酸化によるコンタクト不良の発生を抑制することができ、さらに安定したウェハテストを実施できる半導体集積回路装置を実現できる。
【００４８】
請求項６に記載された半導体集積回路装置では、Ｉ／Ｏセル用電源ライン上に複数のＩ／Ｏセル用電源パッドを備え、Ｉ／Ｏセル用グランドライン上に複数のＩ／Ｏセル用グランドパッドを備えているようにしたので、Ｉ／Ｏセル領域について、ウェハテスト時のインダクタンス成分の影響によるノイズ電圧の発生や、プローブ針の酸化によるコンタクト不良の発生をさらに抑制することができる。
【図面の簡単な説明】
【図１】一実施例を示す上面図であり、（Ａ）はウェハ全体を示し、（Ｂ）は一つの半導体チップを示し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示す。
【図２】同実施例のウェハテスト時の状態を示す断面図である。
【図３】従来の半導体集積回路装置を示す上面図であり、（Ａ）はウェハ全体を示し、（Ｂ）は一つの半導体チップを示し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示す。
【図４】従来の半導体集積回路装置のウェハテスト時の状態を示す断面図である。
【図５】従来の半導体集積回路装置の他の例を示す上面図である。
【図６】従来の多電源の半導体集積回路装置を示す上面図であり、（Ａ）はウェハ全体を示し、（Ｂ）は一つの半導体チップを示し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示す。
【符号の説明】
１ウェハ
３半導体チップ
５スクライブ領域
７内部セル領域
９，９ａ，９ｂ，９ｃ，９ｄボンディングパッド
１１Ｉ／Ｏセル領域
１３Ｉ／Ｏセル用電源ライン
１３ａＩ／Ｏセル用電源パッド
１３ｂ配線
１５Ｉ／Ｏセル用グランドライン
１５ａＩ／Ｏセル用グランドパッド
１５ｂ配線
１７内部セル用電源ライン
１７ａ内部セル用電源パッド
１９内部セル用グランドライン
１９ｂ内部セル用グランドパッド

Claims

半導体チップ上で中央部に配置された内部セル領域と、周辺部に配置された外部接続用のボンディングパッドを備えたＩ／Ｏセル領域と、内部セル領域の少なくとも一部にＩ／Ｏセル領域とは異なる電源電圧を供給するための内部セル用電源ライン及び内部セル用グランドラインを備えた多電源の半導体集積回路装置において、
前記内部セル用電源ライン上に形成されたウェハテスト用の内部セル用電源パッドと、前記内部セル用グランドライン上に形成されたウェハテスト用の内部セル用グランドパッドを少なくとも１組備えていることを特徴とする半導体集積回路装置。
前記内部セル用電源ライン上に複数の前記内部セル用電源パッドを備え、前記内部セル用グランドライン上に複数の前記内部セル用グランドパッドを備えている請求項１に記載の半導体集積回路装置。
前記内部セル用電源パッド及び前記内部セル用グランドパッドは５０μｍ以上の間隔をもって配置されている請求項１又は２に記載の半導体集積回路装置。
前記内部セル用電源ライン及び前記内部セル用電源パッド並びに前記内部セル用グランドライン及び前記内部セル用グランドパッドを、前記内部領域で使用される電源電圧ごとに備えている請求項１、２又は３のいずれかに記載の半導体集積回路装置。
前記内部セル領域と前記Ｉ／Ｏセル領域との間に形成されたＩ／Ｏセル用電源ライン及びＩ／Ｏセル用グランドラインと、前記Ｉ／Ｏセル用電源ライン上に形成されたウェハテスト用のＩ／Ｏセル用電源パッドと、前記Ｉ／Ｏセル用グランドライン上に形成されたウェハテスト用のＩ／Ｏセル用グランドパッドをさらに備えている請求項１から４のいずれかに記載の半導体集積回路装置。
前記Ｉ／Ｏセル用電源ライン上に複数の前記Ｉ／Ｏセル用電源パッドを備え、前記Ｉ／Ｏセル用グランドライン上に複数の前記Ｉ／Ｏセル用グランドパッドを備えている請求項５に記載の半導体集積回路装置。