KR20010002486A

KR20010002486A - 테스트용 패드를 구비하는 반도체 집적 회로

Info

Publication number: KR20010002486A
Application number: KR1019990022306A
Authority: KR
Inventors: 이종석; 김명준
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-06-15
Filing date: 1999-06-15
Publication date: 2001-01-15

Abstract

테스트용 패드를 구비하는 반도체 집적 회로가 개시된다. 본 발명에 따른 테스트용 패드를 구비하는 반도체 집적 회로는, 웨이퍼 테스트를 위한 다수의 테스트용 패드들, 다수의 테스트용 패드들이 형성되어진 절삭 영역, 내부 회로들로 이루어진 코아 로직부, 및 코아 로직부에 형성되어 내부 회로들과 전기적으로 연결되며, 다수의 테스트용 패드들과 일대일 대응되어 소정의 메탈 라인에 의해 전기적으로 연결되고, 웨이퍼 테스트가 완료되면 외부의 리드 프레임과 와이어 본딩되는 다수의 패드들을 구비하는 것을 특징으로 하고, 테스트용 패드를 별도로 구비하여 테스트로 인해 패드가 함몰되는 것을 방지함으로써 패키지 수율을 높일 수 있다는 효과가 있다.

Description

테스트용 패드를 구비하는 반도체 집적 회로{Semiconductor Integrated Circuit having Test Pad}

본 발명은 반도체 집적 회로에 관한 것으로서, 테스트용 패드를 구비하는 반도체 집적 회로에 관한 것이다.

현재 알파 칩(alpha chip)과 같은 프로세서 및 이를 포함한 다수의 집적 회로는 웨이퍼 테스트 시에 칩 내부에 구비되는 패드를 이용하여 테스트가 이루어진다.

도 1은 종래의 집적 회로 구조를 설명하기 위한 도면으로서, 코아 로직부 (10), 절삭 영역(SCRIBE LANE)(12) 및 다수의 패드들(14)로 구성된다. 여기에서, 절삭 영역(12)는 테스트 소자(16)를 포함한다.

코아 로직부(10)는 집적 회로를 구성하는 실제 회로들을 포함한다. 또한, 절삭 영역(12)은 웨이퍼 상태에서 다수의 칩들을 보호하기 위해 칩과 칩 사이를 구분하고 있는 영역이다. 테스트 소자(16)는 소정의 테스트 로직 회로들이 내부에 형성되어 있어서 웨이퍼 테스트에 이용된다.

다수의 패드들(14)은 웨이퍼 테스트 시에 외부의 테스트 프로브에 의해 테스트되고, 웨이퍼 테스트가 완료된 후 리드 프레임과 와이어 본딩된다.

그러나, 도 1에 도시된 종래의 집적 회로는 웨이퍼 테스트 과정에서 테스트 프로브 팁(tip)의 충격으로 인해 패드(14)의 함몰이 발생될 수 있다. 이로 인해, 리드 프레임과의 와이어 본딩(wire bonding) 수행 시에 접촉면의 불량이 발생되어 패키지의 수율을 떨어뜨린다는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 반도체 칩의 절삭 영역에 테스트용 패드를 별도로 형성하여 웨이퍼 테스트 시에 패드의 함몰이 생기는 것을 방지함으로써 패키지 수율을 높일 수 있는 테스트용 패드를 구비하는 반도체 집적 회로를 제공하는데 있다.

도 1은 종래의 반도체 집적 회로를 설명하기 위한 도면이다.

도 2는 본 발명에 따른 테스트용 패드를 구비하는 반도체 집적 회로를 설명하기 위한 도면이다.

도 3은 도 2에 도시된 집적 회로의 패드 구조를 설명하기 위한 상세한 도면이다.

상기 과제를 이루기위해, 본 발명에 따른 테스트용 패드를 구비하는 반도체 집적 회로는, 웨이퍼 테스트를 위한 다수의 테스트용 패드들, 다수의 테스트용 패드들이 형성되어진 절삭 영역, 내부 회로들로 이루어진 코아 로직부, 및 코아 로직부에 형성되어 내부 회로들과 전기적으로 연결되며, 다수의 테스트용 패드들과 일대일 대응되어 소정의 메탈 라인에 의해 전기적으로 연결되고, 웨이퍼 테스트가 완료되면 외부의 리드 프레임과 와이어 본딩되는 다수의 패드들로 구성되는 것이 바람직하다.

이하, 본 발명에 따른 테스트용 패드를 구비하는 반도체 집적 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.

도 2는 본 발명에 테스트용 패드를 구비하는 반도체 집적 회로를 설명하기 위한 바람직한 실시예의 도면으로서, 코아 로직부(20), 절삭 영역(22), 다수의 테스트용 패드(28) 및 다수의 패드들(24)을 포함한다. 여기에서, 다수의 테스트용 패드(28)는 절삭 영역(22)에 형성되며, 절삭 영역(22) 내부에는 테스트 소자(26)가 구비된다.

다수의 테스트용 패드들(28)은 절삭 영역(22) 내부에 형성되어 웨이퍼 테스트 시에만 이용된다. 즉, 웨이퍼 테스트 시에 테스트 프로브에 의해 외부 테스터(미도시)에서 생성된 신호들이 테스트용 패드(28)에 전달되고, 상기 테스트용 패드(28)에 전달된 신호들은 다수의 패드들(24)을 통하여 코아 로직부(20)의 각 회로들로 전달된다. 또한, 웨이퍼 테스트가 완료되면 절삭 영역(22)은 제거되므로 상기 테스트용 패드들(28)도 제거된다.

절삭 영역(22)은 웨이퍼 상태에서 각 칩과 칩 사이를 구분하고 있는 영역으로서, 상기 다수의 테스트용 패드들(28) 및 테스트 소자(26)가 형성되어져 있으며, 웨이퍼 테스트가 완료되면 제거된다.

코아 로직부(20)는 서로 다른 기능을 수행하기 위한 다수의 내부 회로들로 이루어진다.

다수의 패드들(24)은 코아 로직부(20) 내부에 구비되며, 다수의 테스트용 패드들과 일대일 대응되어 전기적으로 연결되고, 웨이퍼 테스트가 완료되면 외부의 리드 프레임과 와이어 본딩된다.

도 3은 도 2에 도시된 집적 회로의 패드 구조를 설명하기 위한 상세 도면으로서, 절삭 영역(22)위에는 테스트용 패드(28)가 형성되어 있고, 테스트용 패드(28)는 메탈 라인(27)을 통하여 실제 패드(24)와 전기적으로 연결된다. 또한, 실제 패드(24)는 메탈 라인(25)을 통하여 코아 로직부(20)의 회로들과 전기적으로 연결된다.

즉, 도 2와 도 3을 참조하면, 웨이퍼 테스트 시에 외부의 테스트 프로브(미도시)의 팁(tip)과 테스트용 패드(28)가 접촉되어 전기적으로 연결된다. 따라서, 외부의 테스터(미도시)로부터 생성된 테스트 신호들이 테스트용 패드(28)에 전달되고, 테스트용 패드(28)에 전달된 신호들은 다수의 패드들(24)을 통하여 코아 로직부(20)의 각 회로들로 전달된다. 이와 같은 과정을 통하여 웨이퍼 테스트가 이루어지고, 그 결과 칩에 결함이 있는지 없는지가 판단된다.

또한, 도 3에 도시된 바와 같이, 테스트용 패드(28)의 크기는 실제 패드(24)의 사이즈와 같도록 구현될 수 있다. 또한, 테스트용 패드(28)의 사이즈는 테스트 프로브의 팁 사이즈에 맞도록 크기를 변화시켜 구현할 수 있다.

상술한 바와 같이, 본 발명에서는 여분의 절삭 영역(22)을 이용하여 테스트용 패드(28)를 구현하고, 테스트가 완료된 후에는 제거함으로써 실제의 패드(24)가 테스트로 인해 함몰되는 현상을 방지할 수 있다.

본 발명에 따르면, 테스트용 패드를 별도로 구비하여 테스트로 인해 패드가 함몰되는 것을 방지함으로써 패키지 수율을 높일 수 있다는 효과가 있다.

Claims

웨이퍼 테스트를 위한 다수의 테스트용 패드들;

상기 다수의 테스트용 패드들이 형성되어진 절삭 영역(SCRIBE LANE);

내부 회로들로 이루어진 코아 로직부; 및

상기 코아 로직부에 형성되어 내부 회로들과 전기적으로 연결되며, 상기 다수의 테스트용 패드들과 일대일 대응되어 소정의 메탈 라인에 의해 전기적으로 연결되고, 웨이퍼 테스트가 완료되면 외부의 리드 프레임과 와이어 본딩되는 다수의 패드들을 구비하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 테스트용 패드가 형성되는 절삭 영역은 웨이퍼 테스트 시에만 이용되고, 상기 웨이퍼 테스트가 완료되면 제거되는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 테스트용 패드는 테스트 프로브의 팁 사이즈에 따라서 결정되는 것을 특징으로 하는 반도체 집적 회로.