JPH11251531A - 半導体装置レイアウト構造 - Google Patents
半導体装置レイアウト構造Info
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- JPH11251531A JPH11251531A JP10349136A JP34913698A JPH11251531A JP H11251531 A JPH11251531 A JP H11251531A JP 10349136 A JP10349136 A JP 10349136A JP 34913698 A JP34913698 A JP 34913698A JP H11251531 A JPH11251531 A JP H11251531A
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- 238000004519 manufacturing process Methods 0.000 description 2
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Abstract
(57)【要約】
【課題】 チップ内で配列されるパッドの数を減少させ
ることができる半導体装置のレイアウト構造を提供す
る。 【解決手段】 半導体装置のレイアウト構造において、
ウェーハ１８上に形成される複数のチップ領域１２と、
ウェーハ１８上に形成される複数のスクライブライン領
域１００と、チップ領域１２の各々に形成されるボンデ
ィングパッド２６及び、チップ領域１２に各々対応し
て、スクライブライン領域１００に形成されるダミーパ
ッド２０，２８を含む。
ることができる半導体装置のレイアウト構造を提供す
る。 【解決手段】 半導体装置のレイアウト構造において、
ウェーハ１８上に形成される複数のチップ領域１２と、
ウェーハ１８上に形成される複数のスクライブライン領
域１００と、チップ領域１２の各々に形成されるボンデ
ィングパッド２６及び、チップ領域１２に各々対応し
て、スクライブライン領域１００に形成されるダミーパ
ッド２０，２８を含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、より詳しくはチップ内に配列されるパッド
数を減少させるための半導体装置とレイアウトに関する
ものである。
ものであり、より詳しくはチップ内に配列されるパッド
数を減少させるための半導体装置とレイアウトに関する
ものである。
【０００２】
【従来の技術】最近、システムの高速化、低電力化及び
小型化の趨勢によりシステム内部に実状される部品も小
型化されている。半導体集積回路において、高速動作、
電力節減及び生産性増大が可能なようにチップサイズを
最大限に縮小しようとする研究が続けて進行されている
し、又、継続的な研究が進行されなければならない分野
である。
小型化の趨勢によりシステム内部に実状される部品も小
型化されている。半導体集積回路において、高速動作、
電力節減及び生産性増大が可能なようにチップサイズを
最大限に縮小しようとする研究が続けて進行されている
し、又、継続的な研究が進行されなければならない分野
である。
【０００３】チップサイズを減少させるための方法はメ
モリ装置のセルサイズを最小化させたり、半導体装置及
びメモリ装置の制御回路の数を最適に減少させることで
ある。
モリ装置のセルサイズを最小化させたり、半導体装置及
びメモリ装置の制御回路の数を最適に減少させることで
ある。
【０００４】メモリ装置を含んだ半導体装置は、よく知
られているように、複数のパッド（ｐａｄ）を持つ。パ
ッドは二つの種類で分離される。一つはパッケージレベ
ルからパッケージ（ｐａｃｋａｇｅ）のピンと導線（ｗ
ｉｒｅ）を通じて連結され、ボンディングパッド（ｂｏ
ｎｄｉｎｇ ｐａｄ）あるいはボンドパッド（ｂｏｎｄ
ｐａｄ）と称される。他の一つは、パッケージレベル
でパッケージのピンと連結されず、ダミーパッド（ｄｕ
ｍｍｙ ｐａｄ）と称される。ダミーセルは、通常、チ
ップ内のＤＣレベルを測定し、かつ、テスト動作する
時、テスト信号を直接に提供するために使われる。
られているように、複数のパッド（ｐａｄ）を持つ。パ
ッドは二つの種類で分離される。一つはパッケージレベ
ルからパッケージ（ｐａｃｋａｇｅ）のピンと導線（ｗ
ｉｒｅ）を通じて連結され、ボンディングパッド（ｂｏ
ｎｄｉｎｇ ｐａｄ）あるいはボンドパッド（ｂｏｎｄ
ｐａｄ）と称される。他の一つは、パッケージレベル
でパッケージのピンと連結されず、ダミーパッド（ｄｕ
ｍｍｙ ｐａｄ）と称される。ダミーセルは、通常、チ
ップ内のＤＣレベルを測定し、かつ、テスト動作する
時、テスト信号を直接に提供するために使われる。
【０００５】図１はチップサイズの縮小によるダミーパ
ッド及びボンディングパッドの配列を示す図面である。
そして、図２はダミーパッド及びボンディングパッドが
チップの中央部分に配列される時の、チップサイズの縮
小によるパッドの配列を示す図面である。
ッド及びボンディングパッドの配列を示す図面である。
そして、図２はダミーパッド及びボンディングパッドが
チップの中央部分に配列される時の、チップサイズの縮
小によるパッドの配列を示す図面である。
【０００６】一つのチップ内に提供されるパッド（ボン
ディングパッド及びダミーパッド）間のピッチ（例え
ば、約２０μｍ）及びそれの大きさ（例えば、約１５０
μｍ×１５０μｍ）は、それ以上減少されることができ
ない。一方、メモリ装置の入出力構造及びそれの容量増
加によりパッドの数は増加する傾向にある。
ディングパッド及びダミーパッド）間のピッチ（例え
ば、約２０μｍ）及びそれの大きさ（例えば、約１５０
μｍ×１５０μｍ）は、それ以上減少されることができ
ない。一方、メモリ装置の入出力構造及びそれの容量増
加によりパッドの数は増加する傾向にある。
【０００７】前に説明した方法によりチップサイズが縮
小されることができる反面、パッド（ボンディングパッ
ド及びダミーパッド）の数は定められているので、図１
及び図２に示されるように、実質的にチップサイズを減
少させることができない。それで、パッドは、チップサ
イズの縮小に対する制限要因として作用することがわか
る。
小されることができる反面、パッド（ボンディングパッ
ド及びダミーパッド）の数は定められているので、図１
及び図２に示されるように、実質的にチップサイズを減
少させることができない。それで、パッドは、チップサ
イズの縮小に対する制限要因として作用することがわか
る。
【０００８】
【発明が解決しようとする課題】本発明の目的はチップ
内で配列されるパッドの数を減少させることができる半
導体装置のレイアウト構造を提供することである。
内で配列されるパッドの数を減少させることができる半
導体装置のレイアウト構造を提供することである。
【０００９】
【課題を解決するための手段】上述したような目的を達
成するための本発明の一つの特徴によると、半導体装置
のレイアウト構造において、ウェーハ上に形成される複
数のチップ領域と、ウェーハ上に形成される複数のスク
ライブライン領域と、チップ領域各々に形成されるボン
ディングパッド及び、チップ領域に各々対応して、スク
ライブライン領域に形成されるダミーパッドを含むこと
を特徴とする。
成するための本発明の一つの特徴によると、半導体装置
のレイアウト構造において、ウェーハ上に形成される複
数のチップ領域と、ウェーハ上に形成される複数のスク
ライブライン領域と、チップ領域各々に形成されるボン
ディングパッド及び、チップ領域に各々対応して、スク
ライブライン領域に形成されるダミーパッドを含むこと
を特徴とする。
【００１０】本発明の他の特徴によると、半導体装置の
レイアウト構造において、ウェーハ上に所定の間隔をお
いて、複数のチップが形成されるチップ領域と、チップ
各々は複数の他の内部電圧を発生する回路を具備し、チ
ップ領域各々に形成される複数のボンディングパッド
と、チップ各々に対応してチップ各々の他の内部電圧を
測定するための複数のダミーパッド及び、チップ各々に
対応するパッドと他の内部電圧を発生する回路を電気的
に連結する複数の導電線を含むが、パッドはチップ領域
の間のウェーハ上に形成されることを特徴とする。
レイアウト構造において、ウェーハ上に所定の間隔をお
いて、複数のチップが形成されるチップ領域と、チップ
各々は複数の他の内部電圧を発生する回路を具備し、チ
ップ領域各々に形成される複数のボンディングパッド
と、チップ各々に対応してチップ各々の他の内部電圧を
測定するための複数のダミーパッド及び、チップ各々に
対応するパッドと他の内部電圧を発生する回路を電気的
に連結する複数の導電線を含むが、パッドはチップ領域
の間のウェーハ上に形成されることを特徴とする。
【００１１】この実施の形態において、チップ領域が各
々分離された後、導電線が各チップ領域のエッジで相互
電気的に連結される時、連結された導電線を電気的に分
離するための分離手段を付加的に含むことを特徴とす
る。
々分離された後、導電線が各チップ領域のエッジで相互
電気的に連結される時、連結された導電線を電気的に分
離するための分離手段を付加的に含むことを特徴とす
る。
【００１２】この実施の形態において、分離手段は複数
のヒューズを含むが、ヒューズは各々対応するダミーパ
ッド及び回路の間の対応するチップ領域に配列されるこ
とを特徴とする。
のヒューズを含むが、ヒューズは各々対応するダミーパ
ッド及び回路の間の対応するチップ領域に配列されるこ
とを特徴とする。
【００１３】この実施の形態において、ダミーパッドは
チップ領域が分離される時、切られることを特徴とす
る。
チップ領域が分離される時、切られることを特徴とす
る。
【００１４】本発明の他の特徴によると、半導体装置の
レイアウト構造において、ウェーハ上に所定の間隔をお
いて、複数のチップが形成されるチップ領域と、チップ
領域各々に形成される複数のボンディングパッドと、ウ
ェーハ上に形成される複数のスクライブライン領域と、
チップのテスト動作する時、テスト信号を提供してもら
う複数のダミーパッド及び、チップとそれに対応するダ
ミーパッドを電気的に連結する複数の導電線を含むが、
ダミーパッドはスクライブライン領域で形成されること
を特徴とする。
レイアウト構造において、ウェーハ上に所定の間隔をお
いて、複数のチップが形成されるチップ領域と、チップ
領域各々に形成される複数のボンディングパッドと、ウ
ェーハ上に形成される複数のスクライブライン領域と、
チップのテスト動作する時、テスト信号を提供してもら
う複数のダミーパッド及び、チップとそれに対応するダ
ミーパッドを電気的に連結する複数の導電線を含むが、
ダミーパッドはスクライブライン領域で形成されること
を特徴とする。
【００１５】この実施の形態において、チップ領域が各
々分離された後、導電線が各チップ領域のエッジで相互
電気的に連結される時、連結された導電線を電気的に分
離するための分離手段を付加的に含むが、分離手段は各
々対応するダミーパッド及び回路間の対応するチップ領
域に配列される複数のヒューズから構成されることを特
徴とする。
々分離された後、導電線が各チップ領域のエッジで相互
電気的に連結される時、連結された導電線を電気的に分
離するための分離手段を付加的に含むが、分離手段は各
々対応するダミーパッド及び回路間の対応するチップ領
域に配列される複数のヒューズから構成されることを特
徴とする。
【００１６】この実施の形態において、テスト動作する
時、テスト信号中、チップに共通で提供される少なくと
も一つのテスト信号はダミーパッド中、一つのパッドを
通じて隣接するチップに共通で提供されることを特徴と
する。
時、テスト信号中、チップに共通で提供される少なくと
も一つのテスト信号はダミーパッド中、一つのパッドを
通じて隣接するチップに共通で提供されることを特徴と
する。
【００１７】本発明の他の特徴によると、半導体装置の
レイアウト構造において、ウェーハ上に複数のチップが
形成されるチップ領域と、チップ各々は複数の他の内部
電圧を発生する回路を具備し、ウェーハ上に形成される
複数のスクライブライン領域と、スクライブライン領域
に各々形成され、チップ各々の他の内部電圧を測定する
ための第１のダミーパッドと、スクライブライン領域に
各々形成され、チップのテスト動作する時、テスト信号
を提供してもらう第２のダミーパッド及び、チップ各々
に対応する第１のダミーパッドと他の内部電圧を発生す
る回路を電気的に連結するそして、チップとそれに対応
する第２のダミーパッドを電気的に連結する複数の導電
線を含むことを特徴とする。
レイアウト構造において、ウェーハ上に複数のチップが
形成されるチップ領域と、チップ各々は複数の他の内部
電圧を発生する回路を具備し、ウェーハ上に形成される
複数のスクライブライン領域と、スクライブライン領域
に各々形成され、チップ各々の他の内部電圧を測定する
ための第１のダミーパッドと、スクライブライン領域に
各々形成され、チップのテスト動作する時、テスト信号
を提供してもらう第２のダミーパッド及び、チップ各々
に対応する第１のダミーパッドと他の内部電圧を発生す
る回路を電気的に連結するそして、チップとそれに対応
する第２のダミーパッドを電気的に連結する複数の導電
線を含むことを特徴とする。
【００１８】この実施の形態において、チップ領域が各
々分離された後、導電線が各チップ領域のエッジで相互
電気的に連結される時、連結された導電線を電気的に分
離するための分離手段を付加的に含み、分離手段は各々
対応するダミーパッド及び回路の間の対応するチップ領
域に配列される複数のヒューズから構成されることを特
徴とする。
々分離された後、導電線が各チップ領域のエッジで相互
電気的に連結される時、連結された導電線を電気的に分
離するための分離手段を付加的に含み、分離手段は各々
対応するダミーパッド及び回路の間の対応するチップ領
域に配列される複数のヒューズから構成されることを特
徴とする。
【００１９】この実施の形態において、テスト動作する
時、テスト信号中、チップに共通で提供される少なくと
も一つのテスト信号は第２のダミーパッド中、一つのパ
ッドを通じて隣接するチップに共通で提供されることを
特徴とする。
時、テスト信号中、チップに共通で提供される少なくと
も一つのテスト信号は第２のダミーパッド中、一つのパ
ッドを通じて隣接するチップに共通で提供されることを
特徴とする。
【００２０】このような構造により、パッケージー段階
で切られるスクライブライン領域にチップ各々に対応す
るダミーパッドを形成するにより、チップ内に配列され
るパッドの数を減少させることができる。
で切られるスクライブライン領域にチップ各々に対応す
るダミーパッドを形成するにより、チップ内に配列され
るパッドの数を減少させることができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図３ないし図４に基づいて詳細に説明する。
て図３ないし図４に基づいて詳細に説明する。
【００２２】以下の説明では、本発明の理解を容易にす
るために、特定の例を示て詳細に説明される。しかしな
がら、当該技術分野で通常の知識を持つ者であれば、本
発明の実施の形態に示したように詳細に限定しなくて
も、前記した構成のみにより実施できることは理解でき
るであろう。
るために、特定の例を示て詳細に説明される。しかしな
がら、当該技術分野で通常の知識を持つ者であれば、本
発明の実施の形態に示したように詳細に限定しなくて
も、前記した構成のみにより実施できることは理解でき
るであろう。
【００２３】図４を参照すると、本発明の新規な半導体
装置のレイアウト構造において、各チップ内に提供され
るダミーパッド２０及びボンディングパッド２６のう
ち、ダミーパッド２０はスクライブライン領域（ｓｃｒ
ｉｂｅ ｌｉｎｅ ａｒｅａ）１００上に形成されてい
る。チップサイズ減少の制限要因として作用するパッド
のうち、ダミーパッド２０がウェーハレベルで本来の機
能を遂行し、パッケージレベルで除去されることによ
り、チップ内に形成されるパッドの数を減少させること
ができる。
装置のレイアウト構造において、各チップ内に提供され
るダミーパッド２０及びボンディングパッド２６のう
ち、ダミーパッド２０はスクライブライン領域（ｓｃｒ
ｉｂｅ ｌｉｎｅ ａｒｅａ）１００上に形成されてい
る。チップサイズ減少の制限要因として作用するパッド
のうち、ダミーパッド２０がウェーハレベルで本来の機
能を遂行し、パッケージレベルで除去されることによ
り、チップ内に形成されるパッドの数を減少させること
ができる。
【００２４】図３はチップ領域及びスクライブライン領
域が定義されたウェーハ（ｗａｆｅｒ）を示す図面であ
る。
域が定義されたウェーハ（ｗａｆｅｒ）を示す図面であ
る。
【００２５】図３を参照すると、ウェーハは、周知のよ
うに複数のチップが形成されるチップ領域（ｃｈｉｐ
ａｒｅａ）とスクライブライン領域（ｓｃｒｉｂｅ ｌ
ｉｎｅ ａｒｅａ）で定義される。ここで、スクライブ
ライン領域はパッケージーレベルで各チップを分離する
ためによく知られる領域である。図３で、本発明による
レイアウト構造によるスクライブライン領域及びチップ
領域を含んだ点線部分が図４に詳細に図示されている。
以下、本発明による半導体装置のレイアウト構造は半導
体メモリ装置を一例として説明される。
うに複数のチップが形成されるチップ領域（ｃｈｉｐ
ａｒｅａ）とスクライブライン領域（ｓｃｒｉｂｅ ｌ
ｉｎｅ ａｒｅａ）で定義される。ここで、スクライブ
ライン領域はパッケージーレベルで各チップを分離する
ためによく知られる領域である。図３で、本発明による
レイアウト構造によるスクライブライン領域及びチップ
領域を含んだ点線部分が図４に詳細に図示されている。
以下、本発明による半導体装置のレイアウト構造は半導
体メモリ装置を一例として説明される。
【００２６】半導体メモリ装置の概略的な生産過程は生
産ウェーハ加工及び工程段階、ウェーハテスト段階、リ
フェア段階、パッケージー段階、パッケージテスト段階
及び出荷段階で区分される。ウェーハ加工及び工程段階
で、設計が完了された回路パターンがウェーハ上に加工
される。
産ウェーハ加工及び工程段階、ウェーハテスト段階、リ
フェア段階、パッケージー段階、パッケージテスト段階
及び出荷段階で区分される。ウェーハ加工及び工程段階
で、設計が完了された回路パターンがウェーハ上に加工
される。
【００２７】続いて、ウェーハテスト段階で、加工が完
了されたウェーハの各チップをテストして正常的なチッ
プ（ｐａｓｓ）と不良チップ（ｆａｉｌ）を選り分ける
と共に、リフェアが要求されるセルをリダンダンシセル
で代替するための情報を発生する。そして、チップを駆
動するための他のレベルを持つＤＣ電圧を測定した情報
を発生する。ここで、ＤＣ電圧は工程する時、トランジ
スター特性により所定の基準レベルより高くなったり低
くなることができるので、ＤＣ電圧のレベルを測定して
次の段階のリフェア段階する時、適正レベルで再調整さ
れなければならない。
了されたウェーハの各チップをテストして正常的なチッ
プ（ｐａｓｓ）と不良チップ（ｆａｉｌ）を選り分ける
と共に、リフェアが要求されるセルをリダンダンシセル
で代替するための情報を発生する。そして、チップを駆
動するための他のレベルを持つＤＣ電圧を測定した情報
を発生する。ここで、ＤＣ電圧は工程する時、トランジ
スター特性により所定の基準レベルより高くなったり低
くなることができるので、ＤＣ電圧のレベルを測定して
次の段階のリフェア段階する時、適正レベルで再調整さ
れなければならない。
【００２８】通常的に、ＤＣ電圧は内部電源電圧ＶＩＮ
Ｔ、ビットラインプリチャージ電圧ＶＢＬ、ディラムセ
ルのプレート電圧ＶＰ、内部電源電圧より高いレベルの
高電圧ＶＰＰ、バックバイアス（ｂａｃｋ ｂｉａｓ）
電圧ＶＢＢ等である。
Ｔ、ビットラインプリチャージ電圧ＶＢＬ、ディラムセ
ルのプレート電圧ＶＰ、内部電源電圧より高いレベルの
高電圧ＶＰＰ、バックバイアス（ｂａｃｋ ｂｉａｓ）
電圧ＶＢＢ等である。
【００２９】リフェア（要すると、リダンダンシセル代
替）段階で、以前段階で、提供されるリフェア情報によ
り欠陥セルをリダンダンシセルに代替し、ＤＣ電圧を要
求されるレベルで再調整する。この時、通常的に、レー
ザーヒューズカッティング（ｌａｓｅｒ ｆｕｓｅｔｒ
ｉｍｍｉｎｇ）により再調整される。以後、パッケージ
段階及びパッケージテスト段階を通じて通過されること
だけが出荷される。
替）段階で、以前段階で、提供されるリフェア情報によ
り欠陥セルをリダンダンシセルに代替し、ＤＣ電圧を要
求されるレベルで再調整する。この時、通常的に、レー
ザーヒューズカッティング（ｌａｓｅｒ ｆｕｓｅｔｒ
ｉｍｍｉｎｇ）により再調整される。以後、パッケージ
段階及びパッケージテスト段階を通じて通過されること
だけが出荷される。
【００３０】ウェーハレベルでＤＣ電圧をテストし、そ
して、テスト信号を提供してもらうダミーパッド２０
は、図４に図示されたように、スクライブライン領域１
００上に形成されている。スクライブライン領域１００
上に形成されるダミーパッド２０は対応する導電線２２
を通じて関連された回路（要すると、ＤＣ電圧を発生す
るための電圧発生回路）に電気的に連結されている。
して、テスト信号を提供してもらうダミーパッド２０
は、図４に図示されたように、スクライブライン領域１
００上に形成されている。スクライブライン領域１００
上に形成されるダミーパッド２０は対応する導電線２２
を通じて関連された回路（要すると、ＤＣ電圧を発生す
るための電圧発生回路）に電気的に連結されている。
【００３１】ダミーパッド２０と対応する関連された回
路を電気的に連結する導電線２２はチップを分離する
時、すなわち、スクライブライン領域１００を従って、
ウェーハをカッティングする時、電気的に連結されるこ
とができる。これを防止するために、各導電線２２には
ダミーパッド２０と対応する関連された回路の間のチッ
プ領域に分離手段として各々対応するヒューズ２４が直
列で連結されている。
路を電気的に連結する導電線２２はチップを分離する
時、すなわち、スクライブライン領域１００を従って、
ウェーハをカッティングする時、電気的に連結されるこ
とができる。これを防止するために、各導電線２２には
ダミーパッド２０と対応する関連された回路の間のチッ
プ領域に分離手段として各々対応するヒューズ２４が直
列で連結されている。
【００３２】スクライブライン領域１００上に形成され
るダミーパッド２０のうち、ＤＣ電圧を測定するための
ダミーパッドは各チップごとに提供されなければならな
い。しかし、テストする時、共通で提供される少なくと
も一つのテスト信号を受け入れるための少なくとも一つ
のダミーパッド２８は各チップごとに提供される必要は
ない。すなわち、図４に図示されたように、隣接したチ
ップ同士で共通のテスト信号を提供するため、ダミーパ
ッド２８が隣接したチップ同士で使用することができ
る。本実施の形態で、便宜上一つのダミーパッド２８が
四つの隣接したチップに共通に使われたが、より多くの
チップに対して共通に使用できることも自明である。
るダミーパッド２０のうち、ＤＣ電圧を測定するための
ダミーパッドは各チップごとに提供されなければならな
い。しかし、テストする時、共通で提供される少なくと
も一つのテスト信号を受け入れるための少なくとも一つ
のダミーパッド２８は各チップごとに提供される必要は
ない。すなわち、図４に図示されたように、隣接したチ
ップ同士で共通のテスト信号を提供するため、ダミーパ
ッド２８が隣接したチップ同士で使用することができ
る。本実施の形態で、便宜上一つのダミーパッド２８が
四つの隣接したチップに共通に使われたが、より多くの
チップに対して共通に使用できることも自明である。
【００３３】以上、本発明による回路の構成及び動作を
前記した説明及び図面により図示したが、これは例で説
明したことですぎない、本発明の技術的思想及び範囲を
外さない範囲内で多様な変化及び変更ができることは勿
論である。
前記した説明及び図面により図示したが、これは例で説
明したことですぎない、本発明の技術的思想及び範囲を
外さない範囲内で多様な変化及び変更ができることは勿
論である。
【００３４】
【発明の効果】前記したように、パッケージーのピンに
ボンディングされなく、但しテスト段階で使われるダミ
ーパッドをスクライブライン領域に形成するにより、チ
ップサイズ減少の制限要因として作用するダミーパッド
の数を減少させることができる。
ボンディングされなく、但しテスト段階で使われるダミ
ーパッドをスクライブライン領域に形成するにより、チ
ップサイズ減少の制限要因として作用するダミーパッド
の数を減少させることができる。
【図１】 ダミー及びボンディングパッドがチップがエ
ッジ部分に配列される時、チップサイズの縮小によるパ
ッドの配列を示す図面である。
ッジ部分に配列される時、チップサイズの縮小によるパ
ッドの配列を示す図面である。
【図２】 ダミー及びボンディングパッドがチップの中
央部分に配列される時、チップサイズの縮小によるパッ
ドの配列を示す図面である。
央部分に配列される時、チップサイズの縮小によるパッ
ドの配列を示す図面である。
【図３】 チップ領域及びスクライブライン領域が定義
されたウェーハ（ｗａｆｅｒ）を示す図面である。
されたウェーハ（ｗａｆｅｒ）を示す図面である。
【図４】 本発明による半導体装置のレイアウト構造を
示す図面である。
示す図面である。
１０：パッケージ １２：チップ １４：セル領域 １６：回路領域 １８：ウェーハ ２０，２８：ダミーパッド ２２：導電線 ２４：ヒューズ ２６：ボンディングパッド １００：スクライブライン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 21/8242
Claims (11)
- 【請求項１】 半導体装置のレイアウト構造において、 ウェーハ上に形成される複数のチップ領域と、 前記ウェーハ上に形成される複数のスクライブライン領
域と、 前記チップ領域各々に形成されるボンディングパッド及
び、 前記チップ領域に各々対応して、前記スクライブライン
領域に形成されるダミーパッドを含むことを特徴とする
半導体装置のレイアウト構造。 - 【請求項２】 半導体装置のレイアウト構造において、 ウェーハ上に所定の間隔をおいて、複数のチップが形成
されるチップ領域と、 前記チップ各々は複数の他の内部電圧を発生する回路を
具備し、 前記チップ領域各々に形成される複数のボンディングパ
ッドと、 前記チップ各々に対応して前記チップ各々の他の内部電
圧を測定するための複数のダミーパッド及び、 前記チップ各々に対応する前記パッドと前記他の内部電
圧を発生する回路を電気的に連結する複数の導電線を含
み、 前記パッドは前記チップ領域の間の前記ウェーハ上に形
成されることを特徴とする半導体装置のレイアウト構
造。 - 【請求項３】 前記チップ領域が各々分離された後、前
記導電線が前記各チップ領域のエッジで相互電気的に連
結される時、前記連結された導電線を電気的に分離する
ための分離手段をさらに含むことを特徴とする請求項２
に記載の半導体装置のレイアウト構造。 - 【請求項４】 前記分離手段は複数のヒューズを含む
が、前記ヒューズは各々対応する前記ダミーパッド及び
前記回路の間の対応するチップ領域に配列されることを
特徴とする請求項３に記載の半導体装置のレイアウト構
造。 - 【請求項５】 前記ダミーパッドは前記チップ領域が分
離される時、切られることを特徴とする請求項２に記載
の半導体装置のレイアウト構造。 - 【請求項６】 半導体装置のレイアウト構造において、 ウェーハ上に所定の間隔をおいて、複数のチップが形成
されるチップ領域と、 前記チップ領域各々に形成される複数のボンディングパ
ッドと、 前記ウェーハ上に形成される複数のスクライブライン領
域と、 前記チップのテスト動作する時、テスト信号を提供する
ための複数のダミーパッド及び、 前記チップとそれに対応するダミーパッドを電気的に連
結する複数の導電線を含み、 前記ダミーパッドは前記スクライブライン領域で形成さ
れることを特徴とする半導体装置のレイアウト構造。 - 【請求項７】 前記チップ領域が各々分離された後、前
記導電線が前記各チップ領域のエッジで相互電気的に連
結される時、前記連結された導電線を電気的に分離する
ための分離手段を付加的に含むが、前記分離手段は各々
対応する前記ダミーパッド及び前記回路間の対応するチ
ップ領域に配列される複数のヒューズから構成されるこ
とを特徴とする請求項６に記載の半導体装置のレイアウ
ト構造。 - 【請求項８】 前記テスト動作する時、前記テスト信号
のうち、前記チップに共通に提供される少なくとも一つ
のテスト信号は前記ダミーパッドのうち、一つのパッド
を通じて隣接するチップに共通で提供されることを特徴
とする請求項６に記載の半導体装置のレイアウト構造。 - 【請求項９】 半導体装置のレイアウト構造において、 ウェーハ上に複数のチップが形成されるチップ領域と、 前記チップ各々は複数の他の内部電圧を発生する回路と
を具備し、 前記ウェーハ上に形成される複数のスクライブライン領
域と、 前記スクライブライン領域に各々形成され、前記チップ
各々の他の内部電圧を測定するための第１のダミーパッ
ドと、 前記スクライブライン領域に各々形成され、前記チップ
のテスト動作する時、テスト信号を提供するための第２
のダミーパッド及び、 前記チップ各々に対応する第１のダミーパッドと前記他
の内部電圧を発生する回路を電気的に連結し、かつ、前
記チップとそれに対応する第２のダミーパッドを電気的
に連結する複数の導電線を含むことを特徴とする半導体
装置のレイアウト構造。 - 【請求項１０】 前記チップ領域が各々分離された後、
前記導電線が前記各チップ領域のエッジで相互電気的に
連結される時、前記連結された導電線を電気的に分離す
るための分離手段を付加的に含み、前記分離手段は各々
対応するダミーパッド及び前記回路の間の対応するチッ
プ領域に配列される複数のヒューズから構成されること
を特徴とする請求項９に記載の半導体装置のレイアウト
構造。 - 【請求項１１】 前記テスト動作する時、前記テスト信
号中、前記チップに共通で提供される少なくとも一つの
テスト信号は前記第２のダミーパッド中、一つのパッド
を通じて引接するチップに共通で提供されることを特徴
とする請求項９に記載の半導体装置のレイアウト構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199781004 | 1997-12-31 | ||
| KR1019970081004A KR100283030B1 (ko) | 1997-12-31 | 1997-12-31 | 반도체 장치의 레이 아웃 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251531A true JPH11251531A (ja) | 1999-09-17 |
Family
ID=19530477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349136A Pending JPH11251531A (ja) | 1997-12-31 | 1998-12-08 | 半導体装置レイアウト構造 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6121677A (ja) |
| JP (1) | JPH11251531A (ja) |
| KR (1) | KR100283030B1 (ja) |
| DE (1) | DE19844990A1 (ja) |
| FR (1) | FR2773263A1 (ja) |
| GB (1) | GB2332981A (ja) |
| TW (1) | TW408445B (ja) |
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| JP2002280521A (ja) * | 2001-03-21 | 2002-09-27 | Samsung Electronics Co Ltd | 集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法 |
| US6486066B2 (en) | 2001-02-02 | 2002-11-26 | Matrix Semiconductor, Inc. | Method of generating integrated circuit feature layout for improved chemical mechanical polishing |
| JP4731790B2 (ja) * | 2000-06-07 | 2011-07-27 | 株式会社トクヤマ | 半導体搭載基板用小チップの製造方法 |
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-
1998
- 1998-09-09 TW TW087114970A patent/TW408445B/zh active
- 1998-09-30 DE DE19844990A patent/DE19844990A1/de not_active Ceased
- 1998-10-20 GB GB9822941A patent/GB2332981A/en not_active Withdrawn
- 1998-11-30 US US09/201,613 patent/US6121677A/en not_active Expired - Fee Related
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- 1998-12-29 FR FR9816531A patent/FR2773263A1/fr not_active Withdrawn
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