DE102008026212B4

DE102008026212B4 - Halbleiterbauelement mit einer chipinternen elektrischen Teststruktur und Verfahren zur Herstellung der Teststruktur

Info

Publication number: DE102008026212B4
Application number: DE200810026212
Authority: DE
Inventors: Michael Grillberger; Matthias Lehr
Original assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries Inc
Current assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries Inc
Priority date: 2008-05-30
Filing date: 2008-05-30
Publication date: 2013-04-04
Anticipated expiration: 2028-05-31
Also published as: DE102008026212A1

Abstract

Halbleiterbauelement mit: einer SOI-Konfiguration mit einem Substrat (201), einer vergrabenen isolierenden Schicht (204) und einem darüberliegenden Halbleitergebiet (202); einem Chipgebiet mit einem Metallisierungssystem; mehreren Schaltungselementen, die in und über dem Halbleitergebiet gebildet sind; einem Chipversiegelungsgebiet, das in dem Metallisierungssystem gebildet ist und das Chipgebiet von einem Rahmengebiet trennt; und einem leitenden Pfad, der mit den mehreren Schaltungselementen verbunden ist und einen vergrabenen Bereich aufweist, der unter einem Teil des Chipversiegelungsgebiets ausgebildet ist, wobei der vergrabene Bereich zumindest teilweise in dem Substrat (201) gebildet ist.

Description

Gebiet der vorliegenden Erfindung
Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der Herstellung integrierter Schaltungen und betrifft insbesondere die Überwachung elektrischer Messdaten von Halbleiterbauelementen auf der Grundlage entsprechender elektrischer Teststrukturen.
Beschreibung des Stands der Technik
Der heutige globale Markt zwingt Hersteller von Massenprodukten, diese bei hoher Qualität und geringem Preis anzubieten. Es ist daher wichtig, die Ausbeute und die Prozesseffizienz zu verbessern, um die Herstellungskosten zu minimieren. Dies gilt insbesondere auf dem Gebiet der Halbleiterherstellung, da es hier entscheidend ist, modernste Technologie mit Massenproduktionstechniken zu kombinieren. Es ist daher das Ziel der Halbleiterhersteller, den Verbrauch von Rohmaterialien und Verbrauchsmaterialien zu verringern, und gleichzeitig die Prozessanlagenauslastung zu verbessern, da in modernen Halbleiterfertigungsstätten Anlagen erforderlich sind, die äußerst kostenintensiv sind und den wesentlichen Anteil der gesamten Produktionskosten repräsentieren. Folglich führt eine hohe Anlagenauslastung in Verbindung mit einer hohen Produktausbeute, d. h. mit einem hohen Verhältnis von qualitätiv guten Bauelementen zu fehlerhaften Bauelementen zu einem erhöhten Profit.
Integrierte Schaltungen werden typischerweise in automatisierten oder halbautomatisierten Fertigungsstätten hergestellt, wobei sie eine große Anzahl an Prozess- und Messschritten bis zur Fertigstellung durchlaufen. Die Anzahl und die Art der Prozessschritte und Messschritte, die ein Halbleiterbauelement durchlaufen muss, hängt von den Gegebenheiten des herzustellenden Halbleiterbauelements ab. Ein typischer Prozessablauf für eine integrierte Schaltung enthält eine Vielzahl von Photolithographieschritten, um ein Schaltungsmuster für eine spezielle Bauteilschicht in eine Lackschicht abzubilden, die nachfolgend strukturiert wird, um eine Lackmaske zu bilden, die in weiteren Prozessen zur Herstellung von Bauteilstrukturelementen in der betrachteten Bauteilschicht verwendet wird, indem beispielsweise Ätz-, Implantations-, Abscheide-, Polier- und Ausheizprozesse und dergleichen angewendet werden. Somit wird Schicht auf Schicht eine Vielzahl von Prozessschritten auf der Grundlage eines speziellen Lithographiemaskensatzes für die diversen Schichten des spezifizierten Bauelements ausgeführt. Beispielsweise erfordert eine moderne CPU mehrere 100 Prozessschritte, wovon jeder innerhalb spezifizierter Prozessgrenzen auszuführen ist, um die Spezifikationen für das betrachtete Bauelement zu erfüllen. Da viele dieser Prozesse sehr kritisch sind, muss eine Vielzahl von Messschritten ausgeführt werden, um effizient den Prozessablauf zu überwachen und zu steuern. Typische Messprozesse enthalten das Messen der Schichtdicke, das Bestimmen von Abmessungen kritischer Strukturelemente, etwa die Gatelänge von Transistoren, das Messen von Dotierstoffprofilen, die Anzahl, die Größe und die Art von Defekten, elektrische Eigenschaften, etwa den Transistordurchlassstrom, dessen Schwellwertspannung, d. h. die Spannung bei der sich ein leitender Kanal in dem Kanalgebiet eines Feldeffekttransistors ausbildet, die Steilheit, d. h. die Änderung des Durchlassstromes in Abhängigkeit der Gatespannung, und dergleichen. Da die Vielzahl der Prozessgrenzen bauteilspezifisch sind, sind viele Messprozesse und viele der eigentlichen Fertigungsprozesse speziell für das betrachtete Bauelement gestaltet und erfordern spezielle Parametereinstellungen an den entsprechenden Mess- und Prozessanlagen.
In einer Halbleiterfertigungsstätte werden typischerweise eine Vielzahl von Produktarten gleichzeitig hergestellt, etwa Speicherchips mit unterschiedlicher Gestaltung und Speicherkapazität, CPUs mit unterschiedlicher Gestaltung und Arbeitsgeschwindigkeit und dergleichen, wobei die Anzahl unterschiedlicher Produktarten 100 oder mehr in Produktionslinien für die Herstellung von ASICs (anwendungsspezifische ICs) erreichen kann. Da jede unterschiedliche Produktart einen speziellen Prozessablauf erfordert, sind unterschiedliche Maskensätze für die Lithographie, spezielle Einstellungen in den diversen Prozessanlagen, etwa Abscheideanlagen, Ätzanlagen, Implantationsanlagen, CMP(chemisch-mechanische Polier-)Anlagen, Messanlagen, und dergleichen erforderlich. Folglich werden eine Vielzahl unterschiedlicher Anlagenparametereinstellungen und Produktarten gleichzeitig in einer Fertigungsumgebung angetroffen, wodurch auch eine riesige Menge an Messdaten erzeugt wird, da typischerweise die Messdaten gemäß den Produktarten, den Prozessablaufgegebenheiten und dergleichen kategorisiert werden.
Somit sind eine große Anzahl unterschiedlicher Prozessrezepte selbst für die gleiche Art an Prozessanlagen erforderlich, die den Prozessanlagen zum Zeitpunkt zugeführt werden müssen, an denen die entsprechenden Produktarten in den jeweiligen Anlagen zu bearbeiten sind. Jedoch müssen gegebenenfalls die Sequenz aus Prozessrezepten, die in den Prozess- und Messanlagen oder in funktionell kombinierten Anlagengruppen ausgeführt werden, sowie die Rezepte selbst auf Grund der schnellen Produktänderungen und der sehr variablen beteiligten Prozesse geändert werden. Somit ist das Anlagenleistungsverhalten im Hinblick auf den Durchsatz und die Ausbeute ein sehr wichtiger Fertigungsparameter, da dieser deutlich die Gesamtproduktionskosten der einzelnen Bauelemente beeinflusst. Daher werden große Anstrengungen unternommen, um den Prozessablauf in der Halbleiterfertigungsstätte im Hinblick auf die Ausbeute beeinflussende Prozesse oder Prozesssequenzen zu überwachen, um damit eine unerwünschte Bearbeitung fehlerhafter Bauelemente zu vermeiden und Fehler in den Prozessabläufen und Prozessanlagen zu erkennen. Beispielsweise werden an vielen Punkten des Produktionsprozesses Inspektionsschritte eingerichtet, um den Status der Bauelemente zu überwachen. Des weiteren werden auch andere Messdaten zum Steuern der diversen Prozesse erzeugt, wobei die Messdaten als Vorwärtskopplungsdaten und/oder Rückkopplungsdaten verwendet werden.
Die Messdaten zum Steuern der Produktionsprozesse, etwa von Lithographieprozessen und dergleichen, werden mittels spezieller Strukturen erhalten, die innerhalb des Chipgebiets positioniert sind, wenn ein entsprechender Flächenverbrauch dieser Strukturen mit den Gesamtentwurfskriterien des betrachteten Schaltungsaufbaus verträglich ist. In anderen Fällen werden die Teststrukturen typischerweise in einem Bereich außerhalb des eigentlichen Chipgebiets angeordnet, wobei dieser Bereich auch als Rahmen bezeichnet wird, der zum Schneiden des Substrats verwendet wird, wenn die einzelnen Chipgebiete vereinzelt werden. Während der komplexen Fertigungssequenz zur Fertigstellung der Halbleiterbauelemente, etwa von CPUs und dergleichen, wird eine sehr große Menge an Messdaten erzeugt, beispielsweise durch Inspektionsanlagen und dergleichen auf Grund der großen Anzahl komplexer Fertigungsprozesse, deren gegenseitige Abhängigkeit nur schwer zu bewerten ist, so dass für gewöhnlich Zielsetzungen für gewisse Prozesse oder Sequenzen eingerichtet werden, von denen angenommen wird, dass diese Prozessfenster bieten, um ein gewünschtes Maß an abschließenden elektrischen Verhalten des fertiggestellten Bauelements zu erhalten. D. h., die komplexen individuellen Prozesse oder damit in Beziehung stehende Sequenzen werden überwacht und gesteuert auf der Grundlage entsprechender linieninterner Messdaten, so dass die entsprechenden Prozessergebnisse innerhalb spezifizierter Prozessgrenzen gehalten werden, die wiederum auf der Grundlage des endgültigen elektrischen Leistungsverhaltens des betrachteten Produkts bestimmt werden. Folglich werden im Hinblick auf eine verbesserte Gesamtprozesssteuerung und auf ein geeignetes Festlegen von Sollwerten für die diversen Prozesse auf der Grundlage des endgültigen elektrischen Leistungsverhaltens elektrische Messdaten auf der Grundlage spezieller Teststrukturen erzeugt, die in dem Rahmengebiet in Verbindung mit geeigneten Sondierungsanschlussflächen vorgesehen sind, die in dem Metallisierungssystem während einer sehr fortgeschrittenen Fertigungsphase gebildet werden. Diese elektrischen Teststrukturen enthalten geeignete Schaltungselemente, etwa Transistoren, Leitungen, Kondensatoren und dergleichen, die in geeigneter Weise mit den Sondierungsanschlussflächen verbunden sind, um damit spezielle Messstrategien zum Bewerten des elektrischen Leistungsverhaltens der diversen Schaltungselemente in der Teststruktur zu ermöglichen, die dann mit dem Leistungsverhalten der Schaltungselemente in dem eigentlichen Chipgebiet in Beziehung gesetzt werden. Diese elektrischen Messdaten enthalten Widerstandswerte leitender Strukturen, Schwellwertspannungen von Transistoren, Durchlassströme der Transistoren, Leckströme und dergleichen, wobei diese elektrischen Eigenschaften von der großen Anzahl der beteiligten Fertigungsprozesse beeinflusst sind. Da diese elektrischen Messdaten während einer späten Stufe des Gesamtfertigungsprozesses gewonnen werden, besteht eine deutliche Verzögerung im Hinblick auf die eigentlichen Fertigungsprozesse, in denen die jeweiligen Teststrukturen gebildet werden, wodurch anspruchsvolle Vorhersagen der Prozesssteuerungsstrategien erforderlich sind, diese signifikante Verzögerung zu berücksichtigen, die sogar im Bereich von einigen Wochen für typische Halbleiterfertigungsstätten liegen kann. Ferner kann die signifikante Verzögerung bei der Bereitstellung der entsprechenden elektrischen Messdaten auch zu einer hohen Wahrscheinlichkeit für das Erzeugen einer großen Anzahl von Produkten beitragen, die wenig wünschenswerte Leistungseigenschaften aufweisen, da eine Fabrikstörung in der Zeitdauer zwischen den kritischen Fertigungsprozessen und der Bereitstellung der zugehörigen elektrischen Messdaten auftreten kann.
Mit Bezug zu den 1a und 1b wird nunmehr ein Halbleiterbauelement mit einer elektrischen Teststruktur beschrieben, um detaillierter gewisse Probleme zu erläutern, die mit konventionellen Fertigungs- und Prozesssteuerungsstrategien auf der Grundlage konventionell hergestellter elektrischer Teststrukturen einhergehen.
1a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100, das ein Chipgebiet 110 aufweist, das als ein Bereich des Halbleiterbauelements 100 zu verstehen ist, in welchem Schaltungselemente und ein zugehöriges Metallisierungssystem entsprechend den Entwurfskriterien zu bilden sind, um damit eine funktionelle integrierte Schaltung mit einem spezialisierten elektrischen Verhalten herzustellen. Folglich ist der Begriff Chipgebiet so zu verstehen, dass dieser beliebige Materialien mit einschließt, etwa Substratmaterialien, Halbleitergebiete, isolierende Materialien und Metalle und dergleichen, wie sie zum Vorsehen eines gewünschten Funktionsverhaltens innerhalb einer spezifizierten Fläche erforderlich sind. Es sollte beachtet werden, dass während des Hauptanteils der Fertigungssequenz zur Herstellung des Halbleiterbauelements 100 eine Vielzahl von Chipgebieten 110 in einem geeigneten Substrat definiert sind, etwa einer Halbleiterscheibe und dergleichen, wobei die Anzahl der einzelnen Chipgebiete 110 von der Größe des betrachteten Chipgebiets und der Größe des Substrats abhängt. Das Chipgebiet wird typischerweise auf der Grundlage einer Grenze definiert, die zwischen zwei benachbarten Chipgebieten vorgesehen ist, wobei die entsprechende Grenze typischerweise einen Rahmen oder ein Rahmengebiet 130 umfasst, das ein Gebiet repräsentiert, in welchem das Schneiden des Trägermaterials in einer sehr fortgeschrittenen Fertigungsphase vor dem Einbringen der einzelnen Chipgebiete 110 in ein Gehäuse ausgeführt wird. Folglich wird eine laterale Größe des Rahmengebiets 130 typischerweise so gewählt, dass die entsprechenden Prozessgrenzen während des Schneidens des Trägermaterials eingehalten werden, wobei andererseits nicht unerwünscht wertvolle Fläche auf dem Trägermaterial verbraucht wird. Des weiteren ist in komplexen Halbleiterbauelementen ein Chipversiegelungsbereich 120 vorgesehen, der das eigentliche Chipgebiet 110 von dem Rahmen 120 trennt und für die elektrische und mechanische Integrität des Chipgebiets 110 sorgt. D. h., der Chipversiegelungsbereich 120 wird typischerweise in dem Metallisierungssystem des Halbleiterbauelements 100 so gebildet, dass dieses zusammenhängend das Chipgebiet 110 umschließt, wodurch eine „Wand” aus Metall, etwa aus Kupfer, gebildet wird, die daher eine Barriere im Hinblick auf mechanische Defekte bildet, die beispielsweise in den empfindlichen dielektrischen Materialien des Metallisierungssystems, etwa während des Handhabens des Bauelements 100 und insbesondere während des Schneidens der Halbleiterbauelemente 100 in dem Rahmengebiet 130 beim Vereinzeln der einzelnen Chipgebiete 110 hervorgerufen werden.
Wie zuvor erläutert ist, müssen ggf. elektrische Messdaten von dem Halbleiterbauelement 100 gewonnen werden, um ein erwartetes elektrisches Leistungsverhalten der Schaltung, die innerhalb des Chipgebiets 110 angeordnet ist, zu bewerten. Zu diesem Zweck werden eine oder mehrere elektrische Teststrukturen 140 in dem Rahmengebiet 130 in Verbindung mit entsprechenden Sondierungsanschlussflächen 141a, 141b angeordnet, die in geeigneter Weise dimensioniert sind, um den Zugriff durch externe elektrische Sonden zu ermöglichen, um damit die gewünschten elektrischen Messdaten zu gewinnen. D. h., die Sondierungsanschlussflächen 141a, 141b erfordern eine geeignete Größe für das Kontaktieren durch externe Sonden, während die Anzahl der jeweiligen Sondierungsanschlussflächen von der Konfiguration entsprechender Strukturelemente der Struktur 146 abhängt. Wenn beispielsweise eine einfache Zweipunktmessung auf Grundlage der Teststruktur 140 auszuführen ist, reichen zwei Sondierungsanschlussflächen 141a, 141b aus, während in anderen Fällen drei oder mehr Sondierungsanschlussflächen vorzusehen sind, um die gewünschte Information zu erhalten. Es sollte auch beachtet werden, dass eine Vielzahl elektrischer Teststrukturen 140 in Verbindung mit zugeordneten Sondierungsanschlussflächen innerhalb des Gebiets 120 vorzusehen ist. Es sollte ferner beachtet werden, dass eine Fläche 142 mit entsprechenden Teststrukturelementen bezüglich der Größe der Sondierungsanschlussflächen 141a, 141b nicht maßstabsgerecht gezeigt sind, da typischerweise die erforderliche Fläche für die Teststrukturen 142 deutlich kleiner ist im Vergleich zur Fläche, die von den Sondierungsanschlussflächen 141a, 141b eingenommen wird. Durch das Positionieren der Teststruktur 140 in dem Rahmengebiet 130 wird wertvolle Chipfläche innerhalb des Chipgebiets 110 nicht vergeudet.
1b zeigt schematisch eine Querschnittsansicht eines Teils des Halbleiterbauelements 100 entlang des Schnitts Ib, der in 1a gezeigt ist. Wie dargestellt, umfasst das Halbleiterbauelement 100 ein Substrat 101, das ein beliebiges geeignetes Trägermaterial repräsentiert, etwa ein Halbleitermaterial, ein dielektrisches Material und dergleichen, über welchem eine Halbleiterschicht 102 beispielsweise in Form einer siliziumbasierten Schicht und dergleichen ausgebildet ist. In und über der Halbleiterschicht 102 sind eine Vielzahl von Schaltungselementen 151 in dem Chipgebiet 110 vorgesehen, wobei die Schaltungselemente 151 somit die Halbleiterelemente repräsentieren, die für das Einrichten der gewünschten funktionellen Schaltung innerhalb des Chipgebiets 110 erforderlich sind. Des weiteren sind Teststrukturelemente 142 etwa in Form von Schaltungselementen, die den gleichen oder einen ähnlichen Aufbau wie die Schaltungselemente 151 aufweisen, in dem Rahmen 130 in und über der Halbleiterschicht 102 vorgesehen. Beispielsweise umfasst die Teststruktur 140 ein oder mehrere Transistorelemente, deren Eigenschaften zu bewerten sind, um das elektrische Leistungsverhalten der Schaltungselemente 151 in dem Chipgebiet 110 zu bewerten. Die Halbleiterschicht 102 in Verbindung mit einer beliebigen über der Schicht 102 gebildeten Komponente, etwa den Gateelektrodenstrukturen für die Schaltungselemente 151, wenn diese in Form von Transistorelementen vorgesehen sind, definieren eine Bauteilebene 150 in dem Chipgebiet 110 und auch in dem Rahmengebiet 130. Die Schaltungselemente in der Bauteilebene 150 und in ähnlicher Weise die Teststrukturelemente 142 sind von einer Kontaktschicht 170 eingeschlossen und passiviert, die ein beliebiges geeignetes dielektrisches Material, etwa Siliziumnitrid, Siliziumdioxid und dergleichen aufweist, in welcher entsprechende Kontaktelemente 171a, 171b und 171c ausgebildet sind, um eine elektrische Verbindung von der Bauteilebene 150 zu einem Metallisierungssystem 160 herzustellen, in welchem die gesamte elektrische „Verdrahtung” für die Schaltungselemente 151 in der Bauteilebene 150 und für die Teststrukturelemente 142 eingerichtet wird, da typischerweise die erforderlichen elektrischen Verbindungen für die betrachtete Schaltungsarchitektur nicht innerhalb der Bauteilebene 150 eingerichtet werden kann. Beispielsweise repräsentieren die Kontaktelemente 171a entsprechende Kontaktelemente innerhalb des Chipgebiets 110, während Kontaktelemente 171b die Kontaktelemente repräsentieren, die den Chipversiegelungsbereich 120 mit der Bauteilebene verbinden, wo bei das Kontaktelement 171b in Form eines im Wesentlichen zusammenhängenden metallenthaltenden Gebiets vorgesehen ist. In ähnlicher Weise bilden die Kontaktelemente 171c die elektrische Verbindung zwischen den Teststrukturelementen 142 und dem Metallisierungssystem 160 in dem Rahmengebiet 130.
Das Metallisierungssystem 160 kann eine Vielzahl von Metallisierungsschichten 160a, 160b, 160c in Abhängigkeit von der Gesamtkomplexität des Halbleiterbauelements 100 aufweisen. Jede der Metallisierungsschichten 160a, ..., 160c in dem Chipgebiet 110 und dem Rahmengebiet 130 umfasst Metallleitungen 161 und/oder Kontaktdurchführungen 162, die elektrisch zwei benachbarte Metallisierungsschichten verbinden. Andererseits umfasst der Chipversiegelungsbereich 120 „Metallleitungen” 161 anstatt der Kontaktdurchführungen 162, wodurch für eine im Wesentlichen zusammenhängende Metallwand gesorgt ist, die das Chipgebiet 110 umgibt. Des weiteren umfasst, wie die in 1b gezeigt ist, die letzte Metallisierungsschicht 160c die Sondierungsanschlussflächen 141a, 141b, die elektrisch die Teststrukturelemente 142 über die Metallisierungsschichten in dem Rahmengebiet 130 anschließen.
Typischerweise wird das in den 1a und 1b gezeigte Halbleiterbauelement 100 auf der Grundlage der vorliegenden Prozesse hergestellt. Zunächst werden die Schaltungselemente 151 und die Teststrukturelemente 142 in der Bauteilebene 150 auf der Grundlage entsprechender Fertigungssequenzen hergestellt, wie sie zuvor beschrieben sind, die komplexe Lithographieschritte, Abscheideprozesse, Implantationsprozesse, Ausheiztechniken, Ätzprozesse, CMP-(chemisch-mechanische Polier-)Prozesse und dergleichen enthalten können. Beispielsweise werden Gatedielektrikumsmaterialien und Gateelektrodenmaterialien durch aufwendige Oxidations- und/oder Abscheidetechniken hergestellt, woran sich moderne Lithographie- und Strukturierungsprozesse anschließen, wodurch die entsprechenden kritischen Abmessungen, etwa eine Gatelänge von Transistorelementen und dergleichen bestimmt werden. Im Prinzip können die gleichen Prozesse auch in dem Rahmengebiet 130 angewendet werden, um die Teststrukturelemente 142 zu bilden, deren Eigenschaften für das Bewerten der Eigenschaften der eigentlichen Schaltungselemente 151 in dem Chipgebiet 110 genutzt werden. Auf Grund der zunehmenden Reduzierung der Bauteilabmessungen sind jedoch unter Umständen die beteiligten Fertigungsprozesse sehr sensitiv im Hinblick auf die Musterdichte und dergleichen. Beispielsweise besitzen Ätzprozesse eine unterschiedliche Ätzrate in einem Bereich, in welchem mehrere dichtliegende Strukturelemente zu bilden sind, im Vergleich zu anderen Bereichen, in denen entsprechende Strukturelemente mit moderat großem Abstand vorgesehen sind. In ähnlicher Weise unterliegt auch das Abscheiden von Materialschichten einer moderat großen Abhängigkeit im Hinblick auf die Musterdichte. Folglich wird eine gewisse Ungleichmäßigkeit in Bezug auf die Schichtdicke und damit die resultierende Oberflächentopographie an diversen Bauteilgebieten beobachtet, die auch einen deutlichen Einfluss auf kritische Lithographieschritte, beispielsweise Schritte zur Herstellung von Gateelektroden und dergleichen, ausüben kann. Selbst nach einer regelmäßigen Einebnung der resultierenden Oberflächentopographie können somit unterschiedliche Höhenniveaus erzeugt werden, insbesondere in dem Chipgebiet 110 im Vergleich zu dem Rahmengebiet 130, in welchem die globale und lokale Nachbarschaft der Teststrukturelemente 142 sehr unterschiedlich im Vergleich zum Chipgebiet 110 sein kann. Somit kann das endgültige elektrische Verhalten der Teststrukturelemente 142 sich von dem elektrischen Leistungsverhalten der Schaltungselemente 151 insbesondere für modernste Halbleiterbauelemente, die Schaltungselemente mit kleinsten Abmessungen aufweisen, unterscheiden. Beispielsweise liegt eine Gatelänge von Transistorelementen im Bereich von 50 nm und darunter, so dass selbst sehr geringe Unterschiede in der Oberflächentopographie zwischen dem Gebiet 110 und dem Rahmengebiet 130 zu einem deutlichen Unterschied der elektrischen Eigenschaften führen können. Folglich ist es zunehmend schwierig, die Eigenschaften der Schaltungselemente 151 auf der Grundlage der Teststrukturelemente 142 tatsächlich zu bewerten.
Nach der Fertigstellung der Bauteilebene wird die Kontaktschicht 170 gebildet, woran sich geeignete Fertigungssequenzen zur Bildung des Metallisierungssystems 160 anschließen, beispielsweise unter Anwendung gut etablierter Einlegetechniken auf der Grundlage von Kupfer, dielektrischer Materialien mit kleinem ε und dergleichen. Es sollte beachtet werden, dass auch in diesen Bauteilebenen Diskrepanzen zwischen dem Chipgebiet 110 und dem Rahmengebiet 130 auftreten, beispielsweise auf Grund kritischer Lithographieschritte in Verbindung mit einer unterschiedlichen Oberflächentopographie, die durch Ätzen, Abscheiden, Einebnen und dergleichen hervorgerufen werden kann, wie dies zuvor erläutert ist. Somit können auch entsprechende Teststrukturen, die Metallstrukturelemente enthalten, die auf der Grundlage der entsprechenden Teststruktur zu bewerten sind, ebenfalls ein unterschiedliches Leistungsverhalten im Vergleich zu den tatsächlichen Metallstrukturelementen in dem Chipgebiet 110 aufweisen. Wenn somit elektrische Messdaten von dem Halbleiterbauelement 100 gewonnen werden, um die aktive Schaltung in dem Chipgebiet 110 zu bewerten, wird auf die Sondierungsanschlussflächen 141a, 141b durch entsprechende Sonden eines externen Messgerätes zugegriffen, um den entsprechenden Stromfluss durch die Teststrukturelemente 142 zu erzeugen, dessen elektrische Reaktion dann erfasst und bewertet wird. Auf Grund der zuvor beschriebenen Unterschiede von beispielsweise kritischen Abmessungen und dergleichen, die durch eine unterschiedliche Oberflächentopographie und dergleichen hervorgerufen werden können, repräsentieren die elektrischen Messdaten jedoch ggf. nicht in geeigneter Weise das tatsächliche elektrische Leistungsverhalten der Schaltungselemente 151, was zu einer ungeeigneten Sollwertgebung komplexer Fertigungsprozesse führen kann, etwa von Lithographieschritten und dergleichen, was letztlich wiederum zu einer beeinträchtigten Ausbeuteverteilung führt, da zunehmend Produkte mit schlechterer Qualität erzeugt werden.
Die DE 103 45 470 A1 offenbart eine Testkontaktfläche, die in einem Sägerahmen angeordnet und mit einer zu testenden Schaltung im Chip verbunden ist.
Die US 6 121 677 A offenbart Testkontaktflächen, die vom Chipgebiet ins Sägerahmengebiet verlegt wurden.
Die US 2007/0013071 A1 offenbart Testkontaktflächen, die im Sägerahmengebiet angeordnet sind und mit Anschlussflächen auf dem Chip mittels Leitungen, die unter einer Versiegelungsstruktur geführt werden, verbunden sind. Die Leitungen werden z. B. in der Bauteilebene ausgeführt.
Die US 2006/0202831 A1 offenbart eine RFID Antenne, die auf einem Chip gebildet ist.
Die US 2005/0149777 A1 offenbart Testschaltungen, die auf einem Chipgebiet angeordnet sind.
Die US 2006/0220250 A1 offenbart ein Chip mit einer Rissstoppstruktur und einer Feuchtigkeitsbarriere.
Angesichts der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden Erfindung Verfahren und Halbleiterbauelemente bereitzustellen, in denen verbesserte Prozessüberwachung auf der Grundlage elektrischer Messdaten erreicht wird, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest reduziert wird.
Überblick über die Erfindung
Im Allgemeinen betrifft die vorliegende Erfindung Halbleiterbauelemente und Verfahren, in denen elektrische Messdaten mit einer besseren Korrelation im Hinblick auf das elektrische Leistungsverhalten von Schaltungselementen der aktiven Schaltung gewonnen werden, indem die entsprechende Teststruktur in dem Chipgebiet des Halbleiterbauelements angeordnet wird. Andererseits wird ein merklicher Verbrauch der Chipfläche vermieden, indem entsprechende Sondierungsanschlussflächen im Rahmengebiet positioniert und die Teststruktur mit Sondierungsanschlussflächen auf der Grundlage einer geeignet gestalteten Anschlussleitung verbunden wird. Der Leitungsweg wird zumindest teilweise unter einem Metallisierungssystem des Halbleiterbauelements vorgesehen, wodurch das „Überqueren” des Chipversiegelungsbereichs, der in dem Metallisierungssystem des Halbleiterbauelements ausgebildet ist, ermöglicht wird, ohne dass unerwünscht dessen mechanische Eigenschaften beeinflusst werden. Folglich wird ein hohes Maß an Flexibilität bei der Auswahl einer geeigneten Position für die Teststruktur erreicht, so dass sehr ähnliche Bedingungen während der Herstellung der Teststrukturelemente erzeugt werden können, wodurch sich eine hohe Korrelation zwischen dem elektrischen Leistungsverhalten der Teststrukturelemente und den eigentlichen Schaltungselementen ergibt. In anderen Fällen repräsentiert zumindest ein Teil der Teststrukturelemente tatsächliche Schaltungselemente, die zumindest temporär als Teststrukturelemente dienen, die den Fertigungsprozess über den leitenden Pfad und die Sondierungsanschlussflächen kontaktierbar sind, wobei diese in einer beliebigen geeigneten Fertigungsphase erzeugt werden, beispielsweise in der Bauteilebene und/oder in einer der noch zu bildenden Metallisierungsschichten. Folglich sind elektrische Messdaten während einer beliebigen Phase des Fertigungsprozesses mit einem hohen Maß an Signifikanz im Hinblick auf das eigentliche elektrische Leistungsverhalten der betrachteten aktiven Schaltung verfügbar. Der vergrabene Anteil des Leitungspfades wird unter dem Metallisierungssystem in dem Substrat erzeugt, ohne im Wesentlichen die Integrität des Chipversiegelungsbereichs innerhalb des Metallisierungssystems negativ zu beeinflussen.
Die Aufgabe der vorliegenden Erfindung wird durch die Vorrichtung nach Anspruch 1 und durch das Verfahren nach Anspruch 9 gelöst.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a und 1b schematisch eine Draufsicht bzw. eine Querschnittsansicht eines Halbleiterbauelements mit einer elektrischen Teststruktur zeigen, die in einem Rahmen des Halbleiterbauelements angeordnet ist, um elektrische Messdaten auf der Grundlage einer konventionellen Vorgehensweise zu gewinnen;
2a schematisch eine Draufsicht eines Halbleiterbauelements mit mehreren Schaltungselementen innerhalb eines Chipgebiets zeigen, wovon mindestens eines als ein Teststrukturelement verwendet wird, das mit in dem Rahmengebiet angeordneten Sondierungsanschlussflächen über einen leitenden Pfad verbunden ist, der einen vergrabenen Bereich gemäß anschaulicher Ausführungsformen aufweist;
2b schematisch eine Querschnittsansicht des Halbleiterbauelements gemäß 2a entsprechend erläuternder Beispiele zeigt, in welchem ein vergrabener leitender Pfad unter einem Chipversiegelungsgebiet in der Halbleiterschicht des Bauelements ausgebildet ist;
2c schematisch eine Querschnittsansicht des Halbleiterbauelements aus 2a, wobei der vergrabene Bereich in Form einer „Gateelektrodenstruktur” gemäß noch weiterer erläuternder Beispiele vorgesehen ist;
2d schematisch eine Querschnittsansicht des Halbleiterbauelements aus 2a, in welchem der vergrabene Bereich in der Kontaktebene gemäß erläuternder Beispiele eingerichtet ist;
2e schematisch eine Draufsicht eines aktiven Gebiets eines Transistors und eines vergrabenen Bereichs des leitenden Pfads zum Anschluss an Sondierungsanschlussflächen, die außerhalb des Chipgebiets gemäß erläuternder Beispiele angeordnet sind;
2f und 2g schematisch Querschnittsansichten des Bauelements aus 2e während diverser Fertigungsphasen beim Vorsehen eines vergrabenen Bereichs als ein niederohmiger Pfad auf der Grundlage einer Sequenz zur Herstellung von Drain- und Sourcegebieten von Transistoren gemäß erläuternder Beispiele zeigen; und
2h und 2i schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen beim Vorsehen des vergrabenen Bereichs in einem Substratmaterial einer SOI-Konfiguration gemäß anschaulicher Ausführungsformen zeigen.
Detaillierte Beschreibung
Im Allgemeinen stellt die vorliegende Erfindung Halbleiterbauelemente und Verfahren bereit, um sie herzustellen und zu betreiben, wobei die Korrelation zwischen den elektrischen Messdaten und dem elektrischen Verhalten von Schaltungselementen der aktiven Schaltung innerhalb eines Chipgebiets verbessert ist. Zu diesem Zweck werden elektrische Messdaten während einer beliebigen geeigneten Fertigungsphase von innerhalb des Chipgebiets gewonnen, beispielsweise durch reguläre Schaltungselemente, die temporär als Teststrukturelemente verwendet werden, und/oder durch spezielle Teststrukturen, wobei der elektrische Zugriff über einen leitenden Pfad bewerkstelligt wird, der einen vergrabenen Bereich aufweist, so dass die mechanische Integrität eines Chipversiegelungsgebiets nicht unerwünscht beeinflusst wird. Folglich kann eine minimale Chipfläche für Teststrukturelemente oder zum Einrichten einer geeigneten Verbindungsstruktur vorgesehen werden, um temporär eigentliche Schaltungselemente als Teststrukturelemente zu verwenden, während geeignet dimensionierte Sondierungsanschlussflächen im Rahmengebiet vorgesehen sind. Folglich kann abhängig von dem Verbindungsschema zum Anschluss der Schaltungselemente, die als Teststrukturelemente vorhanden sind, an die Sondierungsanschlussflächen der internen Messdaten während relativ früher Fertigungsphasen im Vergleich zu konventionellen Strategien genutzt werden, da der vergrabene Bereich des leitenden Pfades die Möglichkeit schafft, auf die Bauteilebene innerhalb des Chipgebiets zuzugreifen, sobald entsprechende Sondierungsanschlussflächen gebildet sind und damit im Rahmengebiet verfügbar sind, wodurch selbst die Erzeugung elektrischer Messdaten vor dem eigentlichen Herstellen entsprechender Metallisierungsschichten möglich ist. Andererseits können während der Fertigungssequenz zur Herstellung der Chipversiegelung in Metallisierungssystem gut etablierte Konzepte eingesetzt werden, wodurch ein hohes Maß an Kompatibilität beibehalten wird, wobei auch für die gewünschte mechanische Integrität des Metallisierungssystems gesorgt ist, beispielsweise im Hinblick auf das Erzeugen von Wissen während der Handhabung der empfindlichen Metallisierungssysteme und des Schneidens des Trägermaterials. In einigen anschaulichen Ausführungsformen wird die elektrische Verbindung des Chipversiegelungsgebiets mit der aktiven Halbleiterschicht oder dem Substrat beibehalten, da lediglich ein entsprechender Teil der Chipversiegelung, der dem vergrabenen leitenden Pfad entspricht, elektrisch von der Bauteilebene isoliert ist, um damit die elektrische Isolation zwischen den Sondierungsanschlussflächen und dem Chipversiegelungsgebiet zu bewahren. Folglich können im Wesentlichen identische elektrische und mechanische Eigenschaften für das Chipversiegelungsgebiet im Vergleich zu konventionellen Strategien erreicht werden, wobei dennoch zuverlässiger elektrische Messdaten bereitgestellt werden, die auch während einer geeigneten Fertigungsphase gewonnen werden können.
Mit Bezug zu den 2a bis 2i werden nunmehr anschauliche Ausführungsformen detaillierter beschrieben.
2a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 200 mit einem Chipgebiet 210, einem Chipversiegelungsgebiet 220, das das Chipgebiet 210 lateral umschließt, und einem Rahmengebiet 230. Des weiteren umfasst das Chipgebiet 210 eine funktionale Schaltung 211, die die gewünschten elektrischen Funktionen gemäß dem gesamten Schaltungsaufbau bietet. Beispielsweise umfasst die funktionale Schaltung 211 eine Digitalschaltung, eine Analogschaltung und dergleichen, eine Schaltung mit geringer Leistung, eine Schaltung mit hoher Leistung, möglicherweise in Verbindung, wenn komplexe Systeme auf einem einzelnen Chip betrachtet werden. Beispielsweise können CPUs mit Speicherbereichen, ASICs mit einer Kombination komplexer digitaler und analoger Schaltungen und dergleichen innerhalb des Chipgebiets 210 vorgesehen sein. Des weiteren ist ein Schaltungsbereich 240 vorgesehen innerhalb des Chipgebiets 210, der in einigen anschaulichen Ausführungsformen eine spezielle Teststruktur repräsentiert, die zur Bereitstellung von elektrischen Messdaten in Bezug auf mindestens eine elektrische Eigenschaft, etwa Transistoreigenschaften in Form der Schwellwertspannung, des Durchlassstromes, der Schaltgeschwindigkeit und dergleichen ausgebildet ist. In diesem Falle repräsentiert der Schaltungsbereich 240 in Form einer Teststruktur zumindest ein Schaltungselement, das elektrisch von der funktionalen Schaltung 211 isoliert ist und daher betrieben werden kann, ohne die Schaltung 211 zu beeinflussen. In anderen anschaulichen Ausführungsformen umfasst der Schaltungsbereich 240 mindestens ein oder mehrere Schaltungselemente, die einen der funktionalen Schaltung 211 repräsentieren, beispielsweise indem ein geeignetes Verbindungssystem zwischen dem Schaltungsbereich 240 und einem oder mehreren Teilen der funktionalen Schaltung 211 vorgesehen wird. In diesem Falle wird zusätzlich zu der Verbindungsstruktur 212 auch eine Verbindungsstruktur vorgesehen, die die gezielte Anwendung des mindestens einen oder mehreren Schaltungselemente als Teststrukturelemente ermöglicht, um damit die chipinternen elektrischen Messdaten zu gewinnen. Zu diesem Zweck sind ein oder mehrere leitende Pfade 245, 246 vorgesehen, um eine Verbindung zu dem Schaltungsbereich 240 vorzusehen, unabhängig davon, ob dieser eine spezielle Teststruktur oder einen Teil der Schaltung 211 repräsentiert, der temporär als Teststruktur verwendet wird. Die leitenden Pfade 245, 246 können zumindest teilweise innerhalb einer Bauteilebene, einer Kontaktebene und eines Metallisierungssystems in Abhängigkeit der gesamten Schaltungskonfiguration eingerichtet werden. Des weiteren enthalten die leitenden Pfade 245, 246 jeweils einen „vergrabenen” Bereich oder Abschnitt 245a, 246a. Die Bereiche 245, 246a werden als vergrabene Abschnitte in dem Sinne bezeichnet, dass die Bereiche 245a, 246a sich von dem Chipgebiet 210 zu dem Rahmengebiet 230 unter dem Chipversiegelungsgebiet 220 erstrecken, d. h. unter dem Metallisierungssystem des Bauelements 200, wie dies nachfolgend detaillierter erläutert ist. Folglich kann mittels der leitenden Pfade 245, 246 der Schaltungsbereich, der zumindest zeitweilig eine Teststruktur repräsentiert, mit mehreren Sondierungsanschlussflächen 241a, 241b verbunden werden, die geeignet dimensioniert sind, um damit einen externen Zugriff durch Testinstrumente zu ermöglichen, beispielsweise ein beliebiges Testgerät, das im Stand der Technik bekannt ist.
Folglich können auf Grund des Aufbaus des Halbleiterbauelements 200 elektrische Messdaten durch chipinterne Bauelemente, etwa den Schaltungsbereich 240, gewonnen werden, ohne dass unerwünscht wertvolle Chipfläche verbraucht wird, da die flächenkonsumierenden Sondierungsanschlussflächen 241a, 241b in dem Rahmengebiet 230 angeordnet sind. Des weiteren bleibt die mechanische Integrität des Chipversiegelungsgebiets 220, das durch miteinander verbundene Metallleitungen in dem Metallisierungssystem des Bauelements 200 gebildet ist, erhalten, wobei dennoch ein elektrischer Zugriff auf den Schaltungsbereich 240 über die Sondierungsanschlussflächen 241a, 241b und die leitenden Pfade 245, 246 möglich ist. Somit können während der Fertigungsphase des Halbleiterbauelements 200 elektrische Messdaten von dem Schaltungsbereich 240 ermittelt werden, sobald die Sondierungsanschlussflächen 241a, 241b ausgebildet sind. Wenn beispielsweise die leitenden Pfade 245, 246 im Wesentlichen innerhalb einer oder mehrerer tieferliegender Metallisierungsebenen eingerichtet werden, können die Sondierungsanschlussflächen 241a, 241b in einer frühen Fertigungsphase eingerichtet werden und ermöglichen damit einen elektrischen Zugriff auf den Schaltungsbereich 240, um damit die gewünschten chipinternen Messdaten zu erhalten. In einigen anschaulichen Ausführungsformen werden die leitenden Pfade 245, 246 sogar innerhalb der Bauteilebene eingerichtet, möglicherweise in Verbindung mit der Kontaktebene des Bauelements 200, ohne dass im Wesentlichen eine darüber liegende Metallisierungsschicht erforderlich ist, so dass wertvolle elektrische Messdaten bei oder vor der Fertigstellung der grundlegenden Transistorstrukturen gewonnen werden können. Da der Schaltungsbereich 240 auf der Grundlage einer ähnlichen Nachbarschaft aufgebaut ist, wie sie auch für tatsächliche Schaltungselemente der funktionalen Schaltung 211 angetroffen wird, oder wenn der Schaltungsbereich 240 einen Teil der Schaltung 211 repräsentiert, besitzen die entsprechenden elektrischen Messdaten ein hohes Maß an Authentizität, um damit das elektrische Leistungsverhalten der funktionalen Schaltung 211 zu bewerten, woraus sich auch eine bessere Steuerungsstrategie etwa im Hinblick auf ein geeignetes Festlegen von Sollwerten für kritische Prozesse ergibt, wie dies zuvor erläutert ist.
2b zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 entlang des Schnittes IIb gemäß erläuternder Beispiele. Wie gezeigt, umfasst das Halbleiterbauelement 200 ein Substrat 201, über welchem eine Halbleiterschicht 202 ausgebildet ist. In Bezug auf das Substrat 201 und die Halbleiterschicht 202 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind. Des weiteren sind in und über der Halbleiterschicht 202 Schaltungselemente ausgebildet wie sie für die funktionale Schaltung 211 und den Schaltungsbereich 240 erforderlich sind. Der Einfachheit halber sind mehrere Schaltungselemente 242 in 2b gezeigt, die Schaltungselemente des Schaltungsbereichs 240 repräsentieren, wovon zumindest eines zumindest zeitweilig als Teststrukturelement verwendet wird, um elektrische Messdaten von innerhalb des Chipgebiets 210 zu erhalten. Die Halbleiterschicht 202 und die darin und darüber ausgebildeten Schaltungselemente bilden eine Bauteilebene des Halbleiterbauelements 200, wie dies zuvor erläutert ist. Des weiteren ist ein Metallisierungssystem 260 vorgesehen, das mehrere Metallisierungsschichten 260a, ..., 260c aufweisen kann, wie dies für das Verdrahtungsschema der funktionalen Schaltung 211 erforderlich ist. Es sollte beachtet werden, dass in der gezeigten Fertigungsphase das Metallisierungssystem 260 noch nicht vollständig sein muss, wenn sehr komplexe Halbleiterbauelemente betrachtet werden. Somit umfasst das Metallisierungssystem 260, wenn es fertiggestellt ist, mehrere Metallisierungsschichten, wie sie in 2b gezeigt sind. In anderen Fällen umfasst, wie zuvor erläutert ist, das Metallisierungssystem 260 eine geringere Anzahl an Metallisierungsschichten, wenn die entsprechenden leitenden Pfade 246, 245 mit einer geringeren Anzahl an Metallisierungsschichten eingerichtet werden können, so dass entsprechende elektrische Messdaten in einer früheren Stufe des gesamten Fertigungsablaufs ermittelt werden können. In dem erläuternden Beispiel wird der leitende Pfad 246 durch die Metallisierungsschicht 260 unter Anwendung einer Metallleitung 261, die mit einer weiteren Metallleitung 261 in der Metallisierungsschicht 260 mittels einer Kontaktdurchführung 262 verbunden ist, eingerichtet. Des weiteren ist der leitende Pfad 246 mit einem oder mehreren der Schaltungselemente 242 über eine Kontaktebene 270 verbunden, die ein geeignetes dielektrisches Material und entsprechende Kontaktelemente 271a innerhalb des Chipgebiets 210 und Kontaktelemente 271c in dem Rahmengebiet 230 aufweist. Es sollte beachtet werden, dass das Chipversiegelungsgebiet 220 mit der Bauteilebene 250 mittels der Kontaktebene 270 innerhalb eines Bereichs verbunden ist, der zumindest dem vergrabenen leitenden Pfad 246a entspricht, während in anderen Bereichen, in denen die vergrabenen Bereiche 246a, 245a nicht vorgesehen sind, ein entsprechendes Kontaktelement oder Gebiet vorgesehen ist, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist, wenn auf die Kontaktbereiche 171b (siehe 1b) Bezug genommen wird. Folglich ist der vergrabene leitende Pfad 246a mit dem Schaltungsbereich 240, d. h. einem oder mehreren der Schaltungselemente 242, durch die Kontaktelemente 271 und die Metallleitungen 261 und Kontaktdurchführungen 262 innerhalb des Chipgebiets 210 verbunden und ist mit der Sondierungsanschlussfläche 241b mittels des Kontaktelements 271c und der Metallleitung 261 und den Kontaktdurchführungen 262, die in dem Rahmengebiet 230 angeordnet sind, verbunden. Folglich wird eine elektrische Verbindung des Schaltungsbereichs 210 mit der Sondierungsanschlussfläche 241b mittels des leitenden Pfads 246 eingerichtet, wobei der vergrabene Bereich 246a für die mechanische Integrität des Chipversiegelungsgebiets 220 sorgt, während gleichzeitig eine elektrische Isolierung zu dem Chipversiegelungsgebiet 220 geschaffen wird, indem das dielektrische Material der Kontaktebene 270, zumindest über dem vergrabenen Bereich 245, ohne Kontaktelemente, die eine Verbindung zu dem Chipversiegelungsgebiet 220 besitzen, vorgesehen wird.
Das in 2b gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die Schaltungselemente für die funktionale Schaltung 211 in Verbindung mit den Schaltungselementen 242 des Schaltungsbereichs 240 werden gemäß einer gewünschten Fertigungstechnik hergestellt, wobei ein hohes Maß an Ähnlichkeit von Prozessbedingungen erreicht wird, da der Schaltungsbereich 240 an einer geeigneten Stelle innerhalb des Chipgebietes 216 angeordnet werden kann, so dass ähnliche Prozessbedingungen und damit ein ähnliches elektrisches Verhalten der Schaltungselemente 242 im Vergleich zu anderen kritischen Bereichen innerhalb des Chipgebiets 210 erhalten werden. Wenn beispielsweise bekannt ist, dass gewisse kritische Prozesse, etwa Lithographieprozesse, Planarisierungstechniken und dergleichen sehr empfindlich sind im Hinblick auf die Musterdichte, werden die Schaltungselemente 242 an Bauteilgebieten vorgesehen, in denen eine ähnliche lokale Nachbarschaft für die Schaltungselemente 242 steht, so dass vergleich bare Prozessergebnisse für kritische Bauteilbereiche und für die Schaltungselemente 242 erhalten werden. Während der Fertigungssequenz zur Bildung der Schaltungselemente 242 wird auch der vergrabene Bereich 242a gebildet, beispielsweise durch eine beliebige geeignete Fertigungstechnik, etwa Implantieren einer Dotierstoffsorte, um einen Pfad mit geringem Widerstand und dergleichen vorzusehen. Entsprechende Fertigungsprozesse, in denen der vergrabene Bereich 246a auf der Grundlage einer Sequenz zur Bildung eines transistoraktiven Gebiets gebildet wird, werden nachfolgend detaillierter beschrieben. Somit kann bei Bedarf ein hohes Maß an Kompatibilität mit konventionellen Prozesstechniken beibehalten werden, wodurch nicht in unerwünschter Weise zusätzliche Prozesskomplexität geschaffen wird. Anschließend wird die Kontaktebene 270 gebildet, beispielsweise durch Abscheiden geeigneter dielektrischer Materialien, woran sich ein Strukturierungsprozess zum Bilden von Kontaktlöchern für die Kontaktelemente 271a, 271c und entsprechende Kontaktelemente oder Bereiche für den Chipversiegelungsbereich 220 lateral außerhalb des vergrabenen leitenden Pfads 246a anschließt. Folglich wird eine geeignete Lithographiemaske bereitgestellt, um einen elektrischen Kontakt zwischen dem Chipversiegelungsgebiet 220 und dem vergrabenen Bereich 246a zu vermeiden. Danach wird Metall in die Kontaktöffnungen gemäß gut etablierter Prozesstechniken eingefüllt. Als nächstes wird das Metallisierungssystem 260 oder zumindest ein für die Fertigstellung des leitenden Pfads 246 und zum Bereitstellen der Sondierungsanschlussflächen 241a, 241b erforderlicher Bereich gebildet unter Anwendung gut etablierter Prozesstechniken, wobei jedoch im Gegensatz zu konventionellen Strategien eine geeignete Gestaltung zum Bereitstellen der Metallleitungen 261 und der Kontaktdurchführungen 262 angewendet wird, um damit eine Verbindung zu dem vergrabenen Bereich 246a und den Sondierungsanschlussflächen 241a, 241b herzustellen. Somit können nach dem Fertigstellen des leitenden Pfads 246 elektrische Messdaten gewonnen werden, indem die Sondierungsanschlussflächen 241a, 241b mit einer elektrischen externen Testanlage verbunden werden. Danach können weitere Metallisierungsebenen bei Bedarf vorgesehen werden.
Es sollte beachtet werden, dass auch entsprechende Teststrukturelemente innerhalb des Metallisierungssystems 260 in dem Chipgebiet 210 bereitgestellt werden können, die ebenfalls mit einem geeigneten leitenden Pfad mit einem vergrabenen Bereich, etwa den Bereichen 246a, 245a angeschlossen werden können, wenn das Testen von Metallstrukturelementen gewünscht ist. Wenn ferner elektrische Messdaten von den Schaltungsbereich 240 während einer späteren Fertigungsphase zu gewinnen sind, werden entsprechende Sondierungsflächen vorgesehen, die über den zuvor gebildeten Flächen 241a, 241b liegen, wodurch ein externer Zugriff während einer fortgeschrittenen Fertigungsphase bei der Herstellung des Metallisierungssystems 260 möglich ist.
2c zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 gemäß weiterer erläuternder Beispiele, in denen die vergrabenen Bereiche 245a, 246a über der Halbleiterschicht 202 beispielsweise in Form eines Gateelektrodenmaterials vorgesehen sind. Wie gezeigt, ist der vergrabene Bereich 246a auf oder über der Halbleiterschicht 200 gebildet oder kann auf oder über einem Isolationsgebiet, das in der Halbleiterschicht 202 vorgesehen ist, gebildet sein, wobei dies von der gesamten Prozessstrategie abhängt. Zu diesem Zweck wird in einigen erläuternden Beispielen der vergrabene Bereich 246a zusammen mit Gateelektrodenstrukturen von Transistoren in einer gemeinsamen Fertigungssequenz hergestellt. Beispielsweise wird beim Bilden eines Gatedielektrikummaterials und eines Gateelektrodenmaterials auf der Halbleiterschicht 202 in transistoraktiven Gebieten und auch über Isolationsgebieten, etwa Grabenisolationen, und dergleichen, ein nachfolgender Strukturierungsprozess auf der Grundlage einer geeignet gestalteten Lithographiemaske so ausgeführt, dass auch der vergrabene Bereich 246a strukturiert wird. Typischerweise werden Gateelektrodenstrukturen mit einem moderat geringen Widerstand vorgesehen, beispielsweise durch Einbau einer moderat hohen Dotierstoffkonzentration und/oder durch Vorsehen eines metallenthaltenden Materials, etwa in Form von Metallsilizid, so dass der vergrabene Bereich 246a auch einen moderat geringen Widerstand aufweist, um damit als Verbindungsstruktur zwischen dem Schaltungsbereich 240 und den Sondierungsanschlussflächen 241a, 241b zu dienen. In anderen Fällen werden anspruchsvolle Gateelektrodenmaterialien in Form von metallenthaltenden Materialien eingesetzt, möglicherweise in Prozessstrategien unter Anwendung von dielektrischen Gatematerialien mit großem ε, und es kann auch eine entsprechende Prozesssequenz für den vergrabenen Bereich 246a genutzt werden. Folglich kann der leitende Pfad 246 ohne zusätzliche Prozessschritte eingerichtet werden, so dass ein hohes Maß an Kompatibilität mit konventionellen Prozessstrategien beibehalten wird.
2d zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer erläuternder Beispiele, in denen der vergrabene Bereich 246a, 245a in der Kontaktebene 270 vorgesehen wird. In dem in 2d gezeigten Fertigungsstadium wird die erste Metallisierungsschicht 260a über der Kontaktebene 270 gebildet und enthält entsprechende Metallleitungen 262, um eine Verbindung zu dem vergrabenen Bereich 246a herzustellen, der in Form eines „Kontaktelements” innerhalb der Kontaktebene 270 vorgesehen ist. In ähnlicher Weise ist in den Chipversiegelungsgebiet 220 eine entsprechende Metallleitung 262 vorgesehen, die jedoch elektrisch von dem vergrabenen Bereich 246 mittels einer zusätzlichen Ätzstoppschicht 263, beispielsweise in Form von Siliziumnitrid und dergleichen, isoliert ist, die zusätzlich zumindest über dem vergrabenen Bereich 246a vorgesehen wird, um damit die elektrische Integrität des leitenden Pfads 246 beizubehalten, der noch durch die nachfolgende Metallisierungsschicht 260b einzurichten ist, wie dies auch zuvor mit Bezug zu den 2d und 2c erläutert ist. Folglich kann die Kontaktebene 270 auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei jedoch eine unterschiedliche Kontaktmaske verwendet wird, um ein entsprechendes Kontaktloch, das dem vergrabenen Bereich 246a entspricht, in dem dielektrischen Material der Kontaktebene 270 zu bilden. Danach wird das Kontaktelement 271a in dem Chipgebiet 210 gemeinsam mit dem vergrabenen Bereich 246a und möglicherweise mit anderen Kontaktbereichen, die mit dem Chipversiegelungsgebiet, d. h. der Metallleitung 262 in Bereichen außerhalb des vergrabenen Bereichs 246a verbunden sind, gebildet. Anschließend wird die Schicht 263 abgeschieden, beispielsweise in Form von Siliziumdioxid, Siliziumnitrid und dergleichen, wobei dies von der Art des für die Metallisierungsschicht 260a abzuscheidenden Materials abhängt. Als nächstes wird das Ätzstoppmaterial strukturiert, um den Bereich 263 zu erhalten, wie er in 2d gezeigt ist, und anschließend wird die gewöhnliche Abscheidesequenz zum Vorsehen eines geeigneten dielektrischen Materials für die Metallisierungsschicht 260a ausgeführt. Im Anschluss daran wird die weitere Bearbeitung fortgesetzt gemäß gut etablierter Strategien, wobei jedoch während der Strukturierung des dielektrischen Materials der Metallisierungsschicht 260a die zusätzliche Ätzstoppschicht 263 zuverlässig einen Kontakt zu den vergrabenen Bereich 246a unterbindet. Folglich kann auch in diesem Falle eine gut leitende Verbindung erstellt werden, wobei ein hohes Maß an Prozesskompatibilität beibehalten wird, wobei lediglich ein zusätzlicher Abscheide- und Strukturierungsschritt erforderlich ist.
Mit Bezug zu den 2e bis 2g werden weitere erläuternde Beispiele nunmehr beschrieben, in denen ein gut leitender vergrabener Bereich während einer standardmäßigen Herstellungssequenz zur Bildung von Drain- und Sourcegebieten von Transistoren einer speziellen Leitfähigkeitsart gebildet wird.
2e zeigt schematisch eine Draufsicht von Bereichen des Halbleiterbauelements 200, wobei der Einfachheit halber eines der Schaltungselemente 242 in Form eines Transistorelements gezeigt ist und ein Teil des vergrabenen Bereichs 246, der innerhalb des Chipgebiets 210 angeordnet ist, dargestellt ist. In der gezeigten Fertigungsphase ist ein aktives Gebiet 242d für den Transistor 242 auf der Grundlage einer Isolationsstruktur 203 gebildet, die in Form einer flachen Grabenisolation vorgesehen ist. Eine Gateelektrode 242g, die gestrichelt gezeigt ist, ist über dem aktiven Gebiet 242d und einem Teil der Isolationsstruktur 203 zu bilden. In der gezeigten Fertigungsphase weist der vergrabene Bereich 246b ein aktives Gebiet 246d, das lateral von der Isolationsstruktur 203 umschlossen ist. Es sollte beachtet werden, dass ein aktives Gebiet als ein Halbleitergebiet zu verstehen ist, in welchem eine geeignete Dotierstoffkonzentration möglicherweise in Verbindung mit metallenthaltendem Material einzurichten ist, um damit eine gewünschte Leitfähigkeit zu erhalten.
2f zeigt schematisch das Bauelement 200 gemäß dem Schnitt IIf aus 2e. In dem gezeigten Beispiel repräsentiert das Bauelement 200 eine SOI-Konfiguration, in der eine vergrabene isolierende Schicht 204 zwischen der Halbleiterschicht 202 mit den Isolationsstrukturen 203 und dem Substrat 201 vorgesehen ist. Es sollte jedoch beachtet werden, das die hierin offenbarten Prinzipien auch auf eine Vollsubstratkonfiguration anwendbar sind, d. h. eine Konfiguration, in der die vergrabene isolierende Schicht 204 weggelassen wird, zumindest in gewissen Bauteilgebieten des Bauelements 200. Somit kann, wie gezeigt ist, die Gateelektrodenstruktur 242g über dem aktiven Gebiet 242 gebildet werden, das lateral von der Isolationsstruktur 203 umschlossen ist. Des weiteren ist ein Implantationsgebiet 242a in dem aktiven Gebiet 242d so gebildet, dass dieses eine gewünschte Dotierstoffkonzentration für Drain- und Sourceerweiterungsgebiete des Transistors 242 bereitstellt. In ähnlicher Weise ist in dem vergrabenen Bereich 246b das Implantationsgebiet 242a in einem oberen Bereich des aktiven Gebiets 246d gebildet. Das in 2f gezeigte Bauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wozu die Herstellung eines Gatedielektrikumsmaterials mit anschließender Abscheidung eines geeigneten Gateelektrodenmaterials, etwa Polysilizium und dergleichen, gehört, die dann strukturiert werden, um die Gateelektrodenstruktur 242g zu erhalten. Danach wird eine geeignete Implantationssequenz ausgeführt, um das dotierte Gebiet 242a in dem aktiven Gebiet 242d zu bilden, wobei die Gateelektrodenstruktur 242g als Implantationsmaske verwendet wird. In ähnlicher Weise wird ein dotiertes Gebiet 242 in dem aktiven Gebiet 246d des vergrabenen Bereichs 246b gebildet. Danach wird eine Abstandshalterstruktur 242s an Seitenwänden der Gateelektrodenstruktur 242g gemäß gut etablierter Prozesstechniken gebildet. Es sollte beachtet werden, dass während des Implantationsprozesses zur Bildung der Gebiete 242a andere Transistorarten gemäß gut etablierter CMOS-Verfahren maskiert sind.
2g zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind tiefe Drain- und Sourcegebiete 242d in dem Transistor 242 gebildet und eine ähnliche Dotierstoffkonzentration 242b ist auch in dem vergrabenen Bereich 246b vorgesehen. Metallsilizidgebiete 242c sind auf den Drain- und Sourcegebieten sowie in der Gateelektrode des Transistors 242 ausgebildet und ein entsprechendes Metallsilizidgebiet 242c ist auch in einem oberen Bereich des vergrabenen leitenden Pfads 246b gebildet. Folglich bietet der vergrabene Bereich 246b einen Pfad mit geringem Widerstand auf Grund der hohen Dotierstoffkonzentration 242b und des Metallsilizidgebiets 242c, die zusammen mit einer entsprechenden Transistorstruktur, etwa dem Transistor 242 hergestellt werden, wodurch im Wesentlichen keine zusätzliche Prozesskomplexität entsteht. Des weiteren bietet in der in 2g gezeigten SOI-Konfiguration die Isolationsstruktur 203 eine laterale Isolation des vergrabenen Bereichs 246b, während die vergrabene isolierende Schicht 204 auch für die vertikale Isolierung sorgt, so dass in Kombination mit dem dielektrischen Material auf der Kontaktebene 270 (in 2g nicht gezeigt) eine im Wesentlichen vollständige elektrische Isolierung des vergrabenen Bereichs 246 mit Ausnahme von Kontaktelementen 271a, 271c zum Anschluss an das Metallisierungssystem, wie dies zuvor erläutert ist, erreicht wird.
Mit Bezug zu den 2h und 2i werden nunmehr anschauliche Ausführungsformen beschrieben, in denen der vergrabene Bereich 246a bzw. 246b zusätzlich oder alternativ zur Bauteilebene 250 und/oder der Kontaktebene 270 auch innerhalb des Substrats 201 gebildet wird.
2h zeigt schematisch das Bauelement 200 in einer frühen Fertigungsphase. Wie gezeigt, ist die Halbleiterschicht 202 auf der vergrabenen isolierenden Schicht 204 gebildet, wodurch eine SOI-Konfiguration hergestellt ist. Bekanntlich werden in vielen komplexen integrierten Schaltungen, die eine SOI-Konfiguration aufweisen, zumindest in einigen Bauteilbereichen Schaltungselemente in das Substrat 201 eingebaut, beispielsweise in Form von Substratdioden und dergleichen, die häufig als thermische Fühler und dergleichen Verwendung finden. Zu diesem Zweck wird eine Öffnung durch die Halbleiterschicht 202 und die vergrabene isolierende Schicht 204 hindurch gebildet, um einen Teil des Substrats 201 freizulegen. Während einer entsprechenden Prozesssequenz oder während eines separaten Prozesses kann auch eine geeignete Öffnung in einem Bereich gebildet werden, der dem Chipversiegelungsgebiet 220 entspricht, um damit einen vergrabenen Bereich in dem Substrat 201 zu schaffen. Zu diesem Zweck wird in Verbindung mit einer entsprechenden Fertigungssequenz zur Herstellung von Substratdioden oder in einer separaten Sequenz eine geeignete Ätzmaske vorgesehen, um einen gewünschten Bereich der Halbleiterschicht 202 freizulegen, während andere Bauteilbereiche abgedeckt sind. Danach wird eine Ätzsequenz auf der Grundlage gut etablierter Ätzrezepte ausgeführt, um durch die Halbleiterschicht 202 und die vergrabene isolierende Schicht 204 zu ätzen.
2i zeigt schematisch das Bauelement 200 nach dem Ende der zuvor beschriebenen Prozesssequenz. Des weiteren ist der vergrabene Bereich 246b in dem Substrat 201, beispielsweise auf Basis einer geeigneten Technik, ausgebildet, etwa das Vorsehen einer hohen Dotierstoffkonzentration, möglicherweise in Verbindung mit einem Metallsilizidgebiet, wenn der Bereich 246b gemäß einer Transistorfertigungssequenz hergestellt wird, wie dies zuvor mit Bezug zu den 2f und 2g erläutert ist, wobei dies jedoch in dem Substratmaterial 201 stattfindet. Beispielsweise können während einer entsprechenden Prozesssequenz auch jeweils Substratdiodenstrukturen gebildet werden, wodurch ebenfalls für ein hohes Maß an Prozesskompatibilität mit konventionellen Strategien gesorgt ist. Danach wird die weitere Bearbeitung in ähnlicher Weise fortgesetzt, wie dies zuvor beschrieben ist, d. h. die Kontaktebene 270 und das Metallisierungssystem 260 werden in der zuvor beschriebenen Weise hergestellt, um damit den leitenden Pfad 246 einschließlich des vergrabenen Bereichs 246b fertig zu stellen.
Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und Verfahren zur Herstellung und zum Betreiben derselben bereit, wobei chipinterne Messdaten beispielsweise über spezielle Teststrukturen oder über Schaltungselemente gewonnen werden, die temporär als Teststrukturelemente verwendet werden, was auf der Grundlage einer geeignet gestalteten Verbindungsstruktur in Form eines oder mehrerer leitender Pfade bewerkstelligt werden kann, wovon jeder einen vergrabenen Bereich aufweist, der eine Verbindung von dem Chipgebiet zu dem Rahmengebiet herstellt, ohne dass die mechanische Integrität des Chipversiegelungsgebiets beeinflusst wird. D. h., der vergrabene Bereich erstreckt sich von dem Chipgebiet in das Rahmengebiet unterhalb der Chipversiegelung, wodurch die mechanische Stabilität des Halbleiterbauelements beibehalten wird, während dennoch ein Pfad mit geringem Widerstand zum Verbinden der chipinternen Schaltungselemente mit Sondierungsanschlussflächen, die in dem Rahmengebiet angeordnet sind, gelingt. Die Chipversiegelung bleibt dennoch in elektrischen Kontakt mit dem Substrat oder Bereichen außerhalb des vergrabenen leitenden Pfades, wodurch ebenfalls im Wesentlichen das gleiche elektrische Verhalten der Chipversiegelung im Vergleich zu konventionellen Bauelementen erreicht wird. Folglich können die Schaltungsstrukturelemente, die zum Gewinnen der elektrischen Messdaten verwendet werden, mit einem hohen Maß an Authentizität im Hinblick auf kritische Bauteilstrukturelemente in dem Chipgebiet hergestellt werden, wodurch die Bewertung des elektrischen Verhaltens der aktiven Schaltung in dem Chipgebiet verbessert wird. Da ferner zuminderst die leitende Brücke zwischen dem Chipgebiet und dem Rahmengebiet in einer frühen Fertigungsphase eingerichtet wird, bietet die vorliegende Erfindung die Möglichkeit, elektrische Messdaten in einer frühen Fertigungsphase zu erhalten, d. h. sobald der leitende Pfad zwischen den Schaltungselementen, die als Teststrukturelemente dienen, und den Sondierungsanschlussflächen hergestellt ist. Folglich können elektrische Messdaten mit zulässiger Signifikanz während der Fertigungssequenz gewonnen werden, d. h. beispielsweise vor der Fertigstellung des Metallisierungssystems, ohne dass die elektrischen und mechanischen Funktionen der Chipversiegelung beeinträchtigt werden.

Claims

Halbleiterbauelement mit: einer SOI-Konfiguration mit einem Substrat (201), einer vergrabenen isolierenden Schicht (204) und einem darüberliegenden Halbleitergebiet (202); einem Chipgebiet mit einem Metallisierungssystem; mehreren Schaltungselementen, die in und über dem Halbleitergebiet gebildet sind; einem Chipversiegelungsgebiet, das in dem Metallisierungssystem gebildet ist und das Chipgebiet von einem Rahmengebiet trennt; und einem leitenden Pfad, der mit den mehreren Schaltungselementen verbunden ist und einen vergrabenen Bereich aufweist, der unter einem Teil des Chipversiegelungsgebiets ausgebildet ist, wobei der vergrabene Bereich zumindest teilweise in dem Substrat (201) gebildet ist.
Halbleiterbauelement nach Anspruch 1, wobei die mehreren Schaltungselemente eine Teststruktur bilden und ausgebildet sind, elektrische Messdaten unabhängig von einer funktionalen Schaltung, die in dem Chipgebiet gebildet ist, zu liefern.
Halbleiterbauelement nach Anspruch 1, wobei mindestens einige der mehreren Schaltungselemente einen Teil einer funktionalen Schaltung, die in dem Chipgebiet gebildet ist, repräsentieren.
Halbleiterbauelement nach Anspruch 1, wobei das Rahmengebiet das Chipversiegelungsgebiet umschließt, und wobei das Rahmengebiet mindestens eine Sondierungsanschlussfläche aufweist, die elektrisch mit dem vergrabenen Bereich des leitenden Pfads verbunden ist.
Halbleiterbauelement nach Anspruch 1 oder 4, wobei der vergrabene Bereich zumindest teilweise in dem Rahmengebiet gebildet ist.
Halbleiterbauelement nach Anspruch 1, wobei das Chipversiegelungsgebiet in jeder Metallisierungsschicht des Metallisierungssystems ausgebildet ist.
Halbleiterbauelement nach Anspruch 6, wobei das Chipversiegelungsgebiet elektrisch mit dem Halbleitergebiet und/oder dem Substrat über eine Kontaktebene des Halbleiterbauelements verbunden ist.
Halbleiterbauelement nach Anspruch 7, wobei das Chipversiegelungsgebiet elektrisch von dem leitenden Pfad isoliert ist.
Verfahren mit: Bilden mehrerer Schaltungselemente innerhalb eines Chipgebiets eines Halbleiterbauelements in und über einem Halbleitergebiet einer SOI-Konfiguration mit einem Substrat (201), einer vergrabenen isolierenden Schicht (204) und dem darüberliegenden Halbleitergebiet (202); Bilden eines vergrabenen leitenden Pfads, der mit mindestens einem der mehreren Schaltungselemente verbunden ist in dem Substrat (201); und Bilden eines Metallisierungssystems über den mehreren Schaltungselementen und dem vergrabenen leitenden Pfad, wobei das Metallisierungssystem ein Chipversiegelungsgebiet, das das Chipgebiet von einem Rahmengebiet trennt, aufweist, und wobei ein Bereich des Chipversiegelungsgebiets über dem vergrabenen leitenden Pfad ausgebildet ist.
Verfahren nach Anspruch 9, das ferner umfasst: Bilden einer Teststruktur in und über dem Halbleitergebiet innerhalb des Chipgebiets, wobei die Teststruktur das mindestens eine Schaltungselement aufweist.
Verfahren nach Anspruch 9, wobei Bilden des Metallisierungssystems ferner umfasst: Bilden mindestens einer Sondierungsanschlussfläche in dem Rahmengebiet, die elektrisch mit dem vergrabenen leitenden Pfad verbunden ist.
Verfahren nach Anspruch 11, wobei Bilden des Metallisierungssystems ferner umfasst: Bilden einer ersten Verbindungsstruktur in dem Metallisierungssystem innerhalb des Chipgebiets, wobei die erste Verbindungsstruktur mit dem Teststruktur und dem vergrabenen leitenden Pfad verbunden ist; wobei Bilden des Metallisierungssystems ferner umfasst: Bilden einer zweiten Verbindungsstruktur in dem Metallisierungssystems innerhalb des Rahmengebiets, wobei die zweite Verbindungsstruktur mit dem vergrabenen leitenden Pfad und der mindestens einen Sondierungsanschlussfläche verbunden ist.
Verfahren nach Anspruch 9, wobei der vergrabene leitende Pfad in einer Prozesssequenz zur Herstellung von Drain- und Sourcegebieten einer Transistorart gebildet wird.
Verfahren nach Anspruch 9, wobei der vergrabene leitende Pfad in einer Prozesssequenz zur Herstellung von Schaltungselementen in dem Substrat gebildet wird.
Verfahren nach Anspruch 11, das ferner umfasst: Verbinden der mindestens einen Sondierungsanschlussfläche mit einer externen Messsonde und Gewinnen von elektrischen Messdaten von der Teststruktur.