CN102105982A - 具有允许在制造工艺期间进行电性测量的包括芯片内部电性测试结构的半导体装置 - Google Patents

Abstract

精密半导体装置的管芯区域(210)内可设置测试结构或者暂时作为测试结构的电路元件，同时为了避免过度消耗昂贵的管芯面积，探针垫片(241A、241B)可位在框架(230)中。可通过包含经埋藏部分(245A、246A)的导电路径(245、246)建立该测试结构与该探针垫片(241A、241B)之间的电性连接，该电性连接在管芯密封(220)的下方自该管芯区域(210)延伸进入该框架，藉此维持该管芯密封(220)的电性与力学特性。

Description

具有允许在制造工艺期间进行电性测量的包括芯片内部电性测试结构的半导体装置

技术领域

一般而言，本发明关于集成电路制造的领域，更详而言之，关于基于相应的电性测试结构监控半导体装置的电性测量数据。

背景技术

今日的全球性市场迫使量产(mass product)制造商以低价提供高品质的产品。对于降低产品成本而言，改善产率(yield)与工艺效率是相当重要的。在此，因为必须结合切边技术(cutting-edge technology)与量产技术，所以这对于半导体制造领域而言特别有效。由于在现代半导体设施中，成本极度集中在所需的设备并且主导总产品成本，因此半导体制造商的目标是降低消耗原料与消耗品，同时改善工艺工具利用。因此，高度工具利用结合高生产产率(亦即，良好装置与具缺陷装置(faulty device)的高比例)造成利益率(profitability)的增加。

集成电路典型上以自动化或半自动化设施，藉此通过大量的工艺与计量(metrology)步骤以完成所述装置。半导体装置必须通过的工艺步骤与计量步骤的数量与类型取决于欲制造的半导体装置的特性。常见用于集成电路的工艺流程可包含多个光刻(photolithography)步骤，以将特性装置层的电路图案投影进入光阻层(resist layer)，接着将电路图案进行图案化以形成光阻掩模(resist mask)，使用在进一步工艺中，用于通过例如蚀刻、植入、沉积、抛光及退火工艺等而在装置层中形成装置特征。因此，一层接着一层，基于用于特定装置的各个不同层的特定光刻掩模组实施多个工艺步骤。举例而言，精密的CPU需要数百个工艺步骤，各个工艺步骤皆必须在特定的工艺容限(process margin)内实施，以便达到所欲的装置规格。因为这些工艺中许多皆非常关键，因此必须实施多个计量步骤以有效率地监控并控制该工艺流程。典型的计量工艺可包含层厚度的测量、关键特征(如晶体管栅极长度、掺杂物分布测量、缺陷数量、缺陷尺寸与缺陷类型、电性特性(如晶体管驱动电流)、晶体管栅极电压(亦即，在场效应晶体管的沟道区域中形成导电沟道的电压)、电导(transconductance)(亦即，驱动电流随栅极电压的变化)以及类似特征)的尺寸判断。如同大多数工艺容限是依特定装置而定，许多计量工艺与实际制造工艺针对所欲的装置而特别设计，并且对于适当的计量与工艺工具需要特定的参数设定。

在半导体设施中，通常同时制造多种不同的产品类型，如不同设计与存储容量的存储器芯片、不同设计与运作速度的CPU等，其中，在制造ASIC(专用集成电路)的生产线中可能有数百或更多种不同的产品类型。由于各种不同类型的产品可能需要特定的工艺流程、用于光刻的不同掩模组，因此各种工艺工具(如沉积工具、蚀刻工具、植入工具、化学机械抛光(CMP)工具、计量工具等)可能需要经过特殊设定。因此，由于典型上测试数据是依据产品类型、工艺流程等进行分类，亦产生大量的测量数据，因此多种不同工具参数设定与产品类型在制造环境下可能同时遭遇到困难。

因此，在个别工具中处理相应的产品类型时，即使是相同类型的工艺工具亦可能需要施加大量不同的工艺配方在所述工艺工具。然而，由于快速的产品变化与相关的高度工艺变化性，工艺与计量工具中所实施的工艺配方序列(或功能性结合设备群组)以及配方本身可能必须经常变更。因此，当工具性能显著地影响着个别装置的整体生产成本时，工具性能就生产能力与产率而论是非常关键的制造参数。因此，为了降低过度处理有缺陷的装置并识别出工艺流程与工艺工具中的瑕疵，对于影响产率的工艺或工艺序列付出相当大的努力以监控该半导体设施中的工艺流程。举例而言，在该生产工艺的许多阶段，实施检查步骤以监控所述装置的状态。此外，可产生其他测量数据，用于控制各种工艺，其中，该测量数据可用以作为前馈及/或反馈数据(feed forward and/or feedback data)。

可通过专用结构得到用于控制生产工艺(如光刻工艺等)的测量数据，若这接专用结构所消耗的相应面积可相容于所欲的电路布局的整体设计准则，则所述专用结构可置在该管芯区域(chip region)内。在其他情况下，所述测试结构典型上可设置在实际管芯区域外部的范围，该范围亦可称作为框架(frame)，当分离所述个别管芯区域时，可用于将该衬底切块(dice)。在完成半导体装置(如CPU与类似装置)的复杂制造序列期间，可(例如通过检查工具及类似工具)产生大量的测试数据，由于大量复杂的制造工艺，因此难以评估制造工艺彼此间的互相依附，可对于某些工艺或序列建立工厂目标，假设成用以提供工艺视窗，以得到所欲程度的经完成装置最终电性行为。也就是说，可基于个别的在线测量数据(inline measurement data)监控并控制复杂的个别工艺或相关序列，使得相应的工艺结果可维持在特定的工艺容限之内。该特定工艺容限可基于所欲的产品的最终电性性能而定。因此，鉴于先进的整体工艺控制并且基于最终电性性能适当地锁定各种工艺，可在非常早期的制造阶段基于设置在该框架区域中的专用测试结构结合形成在该金属化系统中的适当探针垫片(probe pad)来产生电性测量数据。这些电性测试结构可包括适当的电路元件(如晶体管、导线、电容器及类似元件)，所述电路元件可适当地连接至所述探针垫片，以便让允许专用测量策略评估该测试结构中各种电路元件的电性性能，该测试结构中各种电路元件的电性性能可能接着与该实际管芯区域中的电路元件的性能有关。这些电性测量数据可包含导电结构的电阻值、晶体管的栅极电压、晶体管的驱动电流能力、漏电流(leakage current)等，其中，相关的大量制造工艺可能影响这些电性特性。由于这些电性测量数据可在整体制造工艺中非常晚期的阶段得到，因此典型上其中已形成有相应的测试结构的实际制造工艺存在有显著的延迟，因此为了考量该显著的延迟，需要精密的预测性工艺控制策略，对于典型的半导体生产环境而言，该显著的延迟甚至可能达到数周。此外，若在关键制造工艺与相关电性测量数据传递之间的时间周期内发生工厂干扰，则提供相应的电性测量数据所出现的显著的延迟可能因而造成大量产品具有低于所欲的性能特性的可能性。

参照图1a至图1b，将于伴随基于经习知方法所形成的电性测试结构的习知制造与工艺控制策略的某些问题上更进一步地描述包含电性测试结构的半导体装置。

图1a示意地描绘半导体装置100的顶面图式，包括管芯区域110，该管芯区域110被理解为该半导体装置100中依据设计准则形成有电路元件与相关金属化系统的范围，以便建立具有特定电性行为的功能性集成电路。因此，名词管芯区域应被理解为包含在特定范围内提供所欲的功能性行为所需的任何材料(如衬底材料、半导体区域、绝缘材料与金属等)。应体认到，在大部分用于形成该半导体装置100的制造序列期间，可在适当衬底(如半导体晶片(wafer)与类似衬底)上定义有多个管芯区域110，其中，个别管芯区域110的数量取决于所考量的管芯区域与该衬底的尺寸。该管芯区域典型上基于设置在两个邻近的管芯区域之间的边缘(border)所定义，其中，该相应的边缘典型上可包括框架或框架区域130，该框架或框架区域130可代表在封装所述个别管芯区域110之前在非常早期的制造阶段中于其中将载体材料实施切块的区域。因此，该框架区域130的侧向尺寸典型上可经选择，以便于将该载体材料切块的期间提供个别的工艺容限，同时相反地避免过度消耗昂贵的载体材料空间。此外，在复杂的半导体装置，设置有管芯密封(die seal)120，该管芯密封120可将该实际管芯区域110自该框架130分离并且可提供该管芯区域110的电性及力学完整性。也就是说，该管芯密封120典型上可形成在该半导体装置100的金属化系统中，以便实质地连续地包围该管芯区域110，藉此提供金属“墙”(如铜)，该金属墙因而代表有关于力学缺陷的阻障(barrier)，当分离所述个别管芯区域110时，例如在处理该装置100期间该金属化系统的敏感介电材料中可能造成力学缺陷，尤其是在切块该框架区域130中半导体装置100的期间。

如先前所述，为了评估位在该管芯区域110内的电路系统的所期望的电性性能，可能必须自该半导体装置100得到电性测量数据。因此，为了得到所欲的电性测量数据，可在该框架区域130中放置一个或多个电性测试结构140结合具有适当尺寸的个别探针垫片141A、141B，以便由外部电性探针(electrical probe)进行存取。也就是说，所述探针垫片141A、141B可能需要有适当的尺寸以接触外部探针，同时所述个别探针垫片141A、141B的数量可取决于该结构140的相应特征的配置。举例而言，若必须基于该测试结构140实施简单的两点测量(two-point measurement)，则两个探针垫片141A、141B可能足够，同时，在其他情况下，为了得到所欲的资讯可能必须设置三个或更多探针垫片。也应该体认到，可在该区域130内设置有多个电性测试结构140结合多个相关的探针垫片。应进一步留意到，由于所述测试特征所需要的面积142可能明显小于所述探针垫片141A、141B所消耗的面积，面积142并未按比例描绘，该面积142包括关于所述探针垫片141A、141B的尺寸的个别测试特征。因此，通过将该测试结构放置在该框架区域130内，可避免浪费该管芯区域110内昂贵的芯片面积。

图1b沿着如图1a所示的截面Ib示意地描绘部分该半导体装置100的剖面图。如图所示，该半导体装置100包括衬底101，该衬底101可代表任何适当的载体材料(如半导体材料、介电材料等)，在该衬底101上方形成有半导体层102(例如：以硅为基础的层的形式与类似形式)。在该半导体层102中与上方，可在该管芯区域110内形成有多个电路元件151，其中，所述电路元件151因此可代表用于得到欲建立在该管芯区域110内的所欲功能性电路所需的半导体元件。再者，所述测试特征142可(以例如具有与所述电路元件151相同或类似配置的电路元件的形式)设置在该半导体层102中与上方的框架130中。举例而言，该测试结构140可包括一个或多个晶体管元件，为了判断该管芯区域110中该电路元件151的电性性能，可评估该测试结构的特性。该半导体层102结合任何形成在该层102上方的零件(如用于电路元件151的栅极电极结构)，当以晶体管元件的形式设置时，可在该管芯区域110以及该框架区域130中定义装置水平(device level)150。该装置水平150中的电路元件以及所述测试特征142可由接点层(contact layer)170所包围与钝化，该接点层170可由任何适当的介电材料(如氮化硅、二氧化硅等)所组成，其中，由于典型上无法在该装置水平150内建立所欲的电路架构所需的电性连接，因此为了自该装置水平150提供电性连接至金属化系统160，可形成有个别的接点元件171A、171B及171C，其中，可建立用于该装置水平150中电路元件151以及用于该测试特征142的整体电性“导线连接(wiring)”。举例而言，所述接点元件171A可代表该管芯区域110内个别的接点元件，同时接点元件171B可代表连接该管芯密封120与该装置水平的接点元件，其中，该接点元件171B可设置为实质上连续的含金属区域的形式。同样地，所述接点元件171C可建立该框架区域130中所述测试特征142与该金属化系统160之间的电性连接。

取决于该半导体装置100的整体复杂度，该金属化系统160可包括多个金属化层160A、160B、160C。该管芯区域110与该框架区域130内的各个金属化层160A、160B、160C可包括金属线161及/或通孔(via)162，该金属线161及/或通孔162可电性连接两个邻近的金属化层。相反地，该管芯密封120可包括“金属线”161而不包括所述通孔162，藉此在该管芯区域110周围提供实质上连续的金属墙(metal wall)。再者，如图1b所示，最上层的金属化层160C可包括经由该框架区域130中金属化层电性连接至该测试特征142的探针垫片141A、141B。

典型上，如图1a与图1b所示的半导体装置100可基于以下工艺所形成。首先，所述电路元件151与所述测试特征142可基于个别的制造序列形成在该装置水平150中，如先前所述，所述个别制造序列可能牵涉复杂的光刻步骤、沉积工艺、植入工艺、退火技术、蚀刻工艺、CMP工艺及类似工艺等。举例而言，在早期的光刻与图案化(patterning)工艺之前，可通过精密的氧化及/或沉积技术形成栅极介电材料与栅极电极材料，藉此判断个别的关键尺寸(如晶体管元件的栅极长度等)。原则上，为了形成所述测试特征142，亦可在该框架区域130中施加相同的工艺，所述测试特征142的特性可用于评估该管芯区域110中实施电路元件151的特性。然而，随着装置尺寸的持续缩减，相关的制造工艺可能对于图案化密度及类似特性高度敏感。举例而言，蚀刻工艺在形成有多个密集间隔的特征的范围中相较于可设置有具适度距离的相应特征的其他范围而言可具有不同的蚀刻速率。同样地，材料层的沉积亦可能适度取决于图案化密度。因此，可在各种不同的装置区域观察到有关于层厚度的某些非均匀度以及所造成的表面形貌(topography)，亦可能对关键的光刻步骤(例如：用于形成栅极电极的步骤及类似步骤)具有显著的影响。因此，即使在正常平坦化该所造成的表面形貌之后，仍可能产生不同的高度水平(height level)，尤其是在相对于该框架区域130的管芯区域110中，在该框架区域130中该测试特征142的总体与局部邻近区域可能相当不同于该管芯区域110。如此一来，所述测试特征142的最终电性行为可能不同于所述电路元件151的电性性能，尤其是对于包括经高度微缩的电路元件的精密半导体装置而言。举例而言，晶体管元件的栅极长度可能为50纳米或更小，使得即便是该区域110与该框架区域130之间的表面形貌中非常细微的差异，仍可能造成电性特性的显著差异。因此，基于测试特征142实际地评估所述电路元件151的特性可能渐趋困难。

在完成该装置水平之后，可在用于形成该金属化系统160的适当工艺序列(例如：利用基于铜、低k介电材料及类似材料的经良好建立的镶嵌技术(inlaid technique))之前形成该接点层170。应体认到，在这些装置水平中，例如由于关键的光刻步骤，该管芯区域110与该框架区域130之间可能发生不一致，结合由如先前所述的蚀刻、沉积、平坦化等所造成的不同表面形貌。因此，包含欲基于相应的测试结构进行评估的金属特征的个别测试结构亦可提供不同于该管芯区域110中实际金属特征的性能特性。因此，当可自该半导体装置100得到电性测量数据以便实际地处理该管芯区域110中主动电路系统时，为了建立流经所述测试特征142的个别电流，可通过外部测量装置的个别探针存取所述探针垫片141A、141B，接着感测并评估所述探针垫片141A、141B的电性回应。因此，由于上述可能由不同的表面形貌等所造成的例如关键尺寸及类似特性的差异，该电性测量数据可能无法适当地代表所述电路元件151的实际电性性能，可能因此导致复杂制造工艺的不当指标，最终可能因为较差品质的产品增加而造成产率分布的恶化。

本发明所揭露的内容关于可避免或至少降低上述内容所提及的一种或多种问题的影响的各种方法与装置。

发明内容

为了提供对于本发明一些态样的基本理解，以下提出本发明的发明内容。此发明内容并非本发明的完整概要。此发明内容并非意图识别本发明的重要或关键元件或者描述本发明的范围。此发明内容的唯一目的是以简化的形式呈现一些概念，作为稍后所讨论的详细说明内容的序言。

一般而言，本发明所揭露的内容关于半导体装置及方法，其中，可通过在该半导体装置的管芯区域中放置相应的测试结构利用有关于该主动电路系统的电路元件的电性性能的相关性增加来得到电性测量数据。相反地，通过在该框架区域中放置个别的探针垫片以及基于经适当设计的导电路径连接该测试结构与所述探针垫片，可避免管芯面积的显著消耗。在本说明书中所揭露的一些说明态样中，可至少局部地将该导电路径设置在该半导体装置的金属化系统下方，藉此使得管芯密封“横越(crossing)”形成在该半导体装置的金属化系统中，而不致过度地影响其力学特性。因此，可提供选择该测试结构的适当位置的高度弹性，使得该测试结构的制造期间的类似条件得以建立，藉此导致该测试特征与该实际电路元件之间的高度相关性。在其他情况下，至少部分所述测试特征代表实际电路元件，可至少暂时地作为可于制造工艺中经由该导电路径与该探针垫片进行存取的测试特征，可在任何适当的制造阶段建立在例如该装置水平中及/或任何欲形成的金属化层中。因此，可在任何所欲的制造工艺阶段(对于所考量的主动电路系统的实际电性性能具有高度重要性)获得电性测量数据。在本说明书中所揭露的一些说明态样中，该导电路径的经埋藏部分(buried portion)可建立在该金属化系统下方的任何适当的装置水平内，例如，该主动半导体层、该衬底中、该半导体层或该接点水平(contact level)上方，实质上并未对该金属化系统内的管芯密封产生负面影响。

在本说明书中所揭露的一个说明半导体装置包括管芯区域，该管芯区域包括金属化系统以及形成在衬底上方的半导体区域。该半导体装置进一步包括多个形成在该半导体区域中及上方的电路元件。再者，管芯密封区域是形成在该金属化系统中，而连接至该多个电路元件的导电路径是设置并包括形成在部分该管芯密封区域下方的经埋藏部分。

本说明书中所揭露的一个说明方法包括在半导体区域中及上方形成多个电路元件，其中，该多个电路元件形成在半导体装置的管芯区域内。该方法进一步包括形成连接至该多个电路元件的至少其中之一的经埋藏的导电路径。最后，该方法包括在该多个电路元件及该经埋藏的导电路径上方形成金属化系统，其中，该金属化系统包括管芯密封区域，该管芯密封区域将该管芯区域自框架区域分离且其中，部分该管芯密封区域形成在该经埋藏的导电路径上方。

本说明书中所揭露的进一步说明方法包括在半导体装置的管芯区域中设置至少一个电路元件，其中，该管芯区域通过管芯密封区域而自框架区域分离。该方法额外包括设置导电路径，该导电路径连接该至少一个电路元件与一个或多个形成在该框架区域中的探针垫片。最后，该方法包括通过连接该一个或多个探针垫片与测量装置而自该至少一个电路元件得到电性测量数据。

附图说明

通过参考说明书内容结合附加图式，可了解本发明的内容，其中，类似的参考编号识别出类似的元件，且其中：

图1a至图1b个别地示意地描绘包括电性测试结构的半导体装置的顶面图式及剖面图，该电性测试结构位在该半导体装置的框架中以基于习知策略得到电性测量数据；

图2a根据说明实施例示意地描绘在管芯区域内包含多个电路元件的半导体装置的顶面图式，该多个电路元件的至少其中之一可用以作为测试特征，经由包括经埋藏部分的导电路径连接至位在该框架区域中的探针垫片；

图2b根据说明实施例示意地描绘图2a的半导体装置的剖面图，其中，经埋藏的导电路径形成在该装置的半导体层的管芯密封区域下方；

图2c根据进一步的说明实施例示意地描绘图2a的半导体装置的剖面图，其中，该经埋藏部分可设置为“栅极电极结构”的形式；

图2d根据说明实施例示意地描绘图2a的半导体装置的剖面图，其中，该经埋藏部分可建立在该接点水平中；

图2e根据说明实施例示意地描绘晶体管主动区域以及该导电路径的经埋藏部分的顶面图式，该导电路径用于连接至该管芯区域外部的探针垫片；

图2f至图2g根据说明实施例示意地描绘图2e的装置在各个不同的制造阶段期间的剖面图，基于用于形成晶体管漏极与源极区域的序列设置经埋藏部分作为低电阻路径；以及

图2h至图2i根据进一步的说明实施例示意地描绘该半导体装置在各个不同的制造阶段期间的剖面图，在SOI配置的衬底材料中设置经埋藏部分。

尽管容许本说明书中所揭露的内容有各种不同的变更与替代形式，但是其特定实施例已通过图式的方式进行例示并且在本说明书中进行详细说明。然而，应了解到，本说明书中的特定实施例并非意图将本发明限定在所揭露的形式，反之，意图涵盖所有落在由随附权利要求所定义的本发明精神与范围内的变更、等效、以及替代态样。

具体实施方式

以下描述本发明的各种说明实施例。为了清楚起见，在此说明书中并未描述实际实现的所有特征。将当然体认到，在任何此类实际实施例的研发中，必须做出许多依实现方式而定的决定，以达到研发人员的特定目标，如依循系统相关及商业相关的限制条件，这些限制条件将依实施方式不同而有所变化。此外，将体认到此类研发的努力可能相当复杂且耗时，但透过本发明所揭露的内容与优点，在本技术领域具有通常知识者可将此类研发视为例行性工作。

现在将参考附加图式对本发明的内容进行描述。仅为了说明的目的以及避免以熟习本领域者所熟知的细节混淆本发明的内容，而将各种结构、系统、及装置系示意地描绘在所述图式中。然而，所包含的附加图式是用以描述并说明本发明内容的说明范例。本说明书中所示用的名词与措辞应理解并解释为具有与熟习本领域者所了解的名词与措辞一致的意义。没有特别定义的名词或措辞(亦即，不同于熟习本领域者所理解的常见或惯用意义)暗示与本说明书中名词或措辞一致。当名词或措辞意图具有特别意义时(亦即，不同于熟习本领域者所理解的意义)，此类特别定义将在说明书中以定义方式明确提出，直接且明确地提供该名词或措辞的特别定义。

一般而言，本发明的内容提供半导体装置以及用于形成并操作该半导体装置的方法，其中，可加强电性测量数据与管芯区域内主动电路系统的电路元件的相关性(correlation)。因此，可在任何适当的制造阶段自该管芯区域内得到电性测量数据(例如：通过可暂时作为测试特征的正常电路元件及/或通过专用测试结构)，其中，可经由包含经埋藏部分的导电路径实现电性存取，以免过度影响管芯密封区域的力学完整性。因此，可设置最小化的管芯面积，用于提供测试特征或者用于建立适当的互连体制，该互连体制用于暂时利用实际电路元件作为测试特征，同时可在该框架区域中设置具适当尺寸的探针垫片。因此，取决于用于连接作为测试特征的电路元件以及所述探针垫片的互连体制，由于该导电路径的经埋藏部分可提供存取该管芯区域内装置水平的可能性，因此相较于习知策略，可在相对较早的制造阶段得到管芯内部测量数据，一旦可在该框架区域中形成并得到个别的探针垫片，则甚至可允许在实际形成个别的金属化层之前产生电性测量数据。相反地，在用于将管芯密封设置在该金属化系统中的制造序列期间，可使用经良好建立的概念，藉此维持高度的相容性，同时亦提供该金属化系统所欲的力学完整性，例如，关于在该敏感金属化系统处理以及该载体材料切块期间产生破裂。在一些说明实施例中，由于仅有该管芯密封符合该经埋藏的导电路径的个别部分可与该装置水平电性绝缘以便维持所述探针垫片与该管芯密封区域之间的电性绝缘，因此可维持该管芯密封区域与该主动半导体层或该衬底的电性连接。因此，相对于习知策略，对于该管芯密封区域而言可达到实质上相同的电性与力学特性，但同时提供较优异的电性测量数据，该电性测量数据亦可在任何适当的制造阶段被收集。

图2a示意地描绘半导体装置200的顶面图式，该半导体装置200包括管芯区域210、管芯密封区域220(侧向地包围该管芯区域210)、以及框架区域230。再者，该管芯区域210可包括功能性电路211，该功能性电路211可根据该整体电路设计提供所欲的电性功能。举例而言，当考虑芯片上的复杂系统时，该功能性电路211可包括数字电路系统、模拟电路系统以及类似电路系统、低功率电路系统、高功率电路系统、各者的组合。举例而言，包含存储器区的CPU、包含复杂的数字与模拟电路系统等的组合的专用集成电路(ASIC)可设置在该管芯区域210内。再者，电路部分240可设置在该管芯区域210内，并且(在一些说明实施例中)可代表专用测试结构，该专用测试结构配置成用以透过栅极电压、驱动电流、切换速度等形式提供有关于至少一个电性特性(如晶体管特性)的电性测量数据。在此情况下，测试结构形式的电路部分240可代表至少一个与该功能性电路211电性隔离的电路元件，并且可因此在不影响该功能性电路211的前提下操作。在其他说明实施例中，该电路部分240可包括至少一个或多个电路元件，可代表部分该功能性电路211，例如，通过在该电路部分240与该功能性电路211的一个或多个部分之间提供适当的互连系统。在此情况下，除了互连结构212以外，可设置有能够为该至少一个或多个作为测试特征的电路元件所专用的互连结构，以得到管芯内部电性测量数据。因此，可设置一个或多个导电路径245、246以便连接至该电路部分240，不考虑是否可代表专用测试结构或部分该电路211，可暂时用以作为测试结构。取决于整体电路配置，所述导电路径245、246可至少局部地建立在装置水平、接点水平、以及金属化系统内。再者，所述导电路径245、246可分别包括“经埋藏的”部分或段落245A、246A。所述部分245A、246A可被认为是经埋藏的段落，在某种意义上，所述部分245A、246A可在该管芯密封220下方自该管芯区域210延伸至该框架区域230，亦即，该装置200的金属化系统下方，如稍后将详述者。因此，通过利用所述导电路径245、246，该电路部分240(至少暂时地代表测试结构)可连接至多个探针垫片241A、241B，所述探针垫片241A、241B具有适当的尺寸以容许由测试设备进行外部存取，例如，本领域中所熟习的任何适当的测试装置。

因此，由于该半导体装置200的配置，而可通过管芯内部装置(如该电路部分240)得到电性测量数据，而因为探针垫片241A、241B所消耗的面积可位在该框架区域230中，因此不致过度消耗昂贵的芯片面积。再者，可维持该管芯密封区域220(可由该装置200的金属化系统中经连接的金属线所形成)的力学完整性，但同时允许经由探针垫片241A、241B以及导电路径245、246电性存取该电路部分240。因此，在该半导体装置200的制造阶段期间，一旦形成所述探针垫片241A、241B，则可自该电路部分240收集电性测量数据。举例而言，若所述导电路径245、246实质建立在一个或多个置于较底层的金属化水平内，则为了得到所欲的管芯内部测量数据，可在较早的制造阶段形成所述探针垫片241A、241B并且可因此电性存取该电路部分240。在一些说明实施例中，所述导电路径245、246甚至可建立在该装置水平内，可能结合该装置200的接点水平(实质上无须任何置于上方的金属化层(overlying metallization layer))，因而可在该基本晶体管结构或在完成该基本晶体管结构之前得到有价值的电性测量数据。由于当遭遇该功能性电路211的实施电路元件时可基于类似的邻近区域而形成该电路部分240，或者若该电路部分240可代表部分该电路211，因此为了评估该功能性电路211的电性性能，该相应的电性测量数据可具有高度的可信度(authenticity)，亦可导致较优异的控制策略，例如，有关于适当地判断如先前所述的关键工艺的目标数值。

图2b根据说明实施例沿着该截面IIb示意地描绘该半导体装置200的剖面图。如图所示，该半导体装置200可包括衬底201，在该衬底201上方可形成半导体层202。对于该衬底201与该半导体层202而言，施加如同先前参考该装置100进行说明的相同准则。再者，在该半导体层202中及上方，可形成该功能性电路211与该电路部分240所需的电路元件。为了方便起见，图2b中显示有多个电路元件242，可代表该电路部分240的电路元件，所述电路元件242的至少其中之一可用以(至少暂时地)作为测试特征，以自该管芯区域210内得到电性测量数据。该半导体层202以及形成在其中与其上的电路元件可定义该半导体装置200的装置水平，亦如同先前所述。再者，可设置有该功能性电路211的导线连接体制所需的金属化系统260(该金属化系统260可包括多个金属化层260A、260B、260C)。应体认到，当考量高复杂度的半导体装置时，在所示的制造阶段中，该金属化系统260可能尚未完成。因此，当完成时，如图2b所示，该金属化系统260可包括更多金属化层。在其他情况下，如先前所述，若可利用数量经减少的金属化层来建立相应的导电路径246、245，则该金属化系统260可包括数量较少的金属化层，而使得相应的电性测量数据可在制造序列的较早阶段得到。在所示的实施例中，可由该金属化层260A利用金属线261来建立该导电路径246，该金属线261利用通孔262连接至该金属化层260B中的进一步金属线261。再者，该导电路径246可经由接点水平270连接至所述电路元件242的一者或多者，该接点水平270可包括适当的介电材料以及该管芯区域219内的个别接点元件271A以及该框架区域230中的接点元件271C。应体认到，该管芯密封区域220无法通过该接点水平270(在可至少符合该经埋藏的导电路径246A的部分内)连接至该装置水平250，同时在未设置经埋藏部分246A、245A的其他范围内，可设置相应的接点元件或区域，如同先前当提及该接点部分171B(图1b)时参考该装置100所说明者。因此，该经埋藏的导电路径246A通过该管芯区域210内的接点元件271与金属线261与通孔262连接至该电路部分240(亦即，一个或多个电路元件242)并且利用位在该框架区域230中的接点元件271C与金属线261与通孔262连接至该探针垫片241B。因此，可利用该导电路径246建立该电路部分240至该探针垫片241B的电性连接，其中，该经埋藏部分246A提供该管芯密封区域220的力学完整性，同时亦通过(至少在该经埋藏部分245的上方)设置该接点水平的介电材料而维持与该管芯密封区域220的电性隔离，而无须连接至该管芯密封区域220的接点元件。

如图2b所示的半导体200可基于以下工艺而形成。依据所欲的制造技术可形成该功能性电路211的电路元件结合该电路部分240的电路元件242，其中，由于该电路部分240可位在该管芯区域210内的任何适当位置，以便得到关于该管芯区域210内其他关键范围的类似工艺条件以及类似电路元件242的电性性能，因此可建立具有高相似度的工艺条件。举例而言，若得知某些关键工艺(如光刻、平坦化技术等)可能对于图案化密度高度敏感，可在装置区域设置所述电路元件242，在该装置区域中可为所述电路元件242设置类似的局部邻近区域，进而可在关键的装置范围以及对于电路元件242得到可比较的工艺结果。在用于形成该电路元件242的制造序列期间，为了提供低电阻路径与类似路径，亦可例如通过任何适当的制造技术(如植入掺杂物物种(dopant species))形成该经埋藏部分246A。稍后将更详细描述个别工艺程序，其中，可基于用于形成晶体管主动区域的序列形成经埋藏部分246A。因此，若想要，可维持与习知工艺技术的高度相容性，藉此避免过度增加额外的工艺复杂度。在那之后，在用于定义用于接点元件271A、271C 的接点孔(contact hole)或用于该经埋藏的导电路径246A侧向外部管芯密封区域220的部分的图案化工艺之前，可例如通过沉积适当的介电材料而形成该接点水平270。因此，可设置适当的光刻掩模，以避免该管芯密封区域220与该经埋藏部分246A之间的电性接触(electrical contact)。在那之后，可依据经良好建立的工艺技术将金属填充入该接点开口(contact opening)。接下来，可依据经良好建立的工艺技术形成用于完成该导电路径246以及设置所述探针垫片241A、241B所需的金属化系统260或其至少部分，然而，其中，与习知策略相反，适当的设计可用于设置该金属线261与通孔262，以便连接至该经埋藏部分246A以及连接至所述探针垫片241A、241B。因此，在完成该导电路径246之后，可通过连接所述探针垫片241A、241B与外部电性测试设备得到电性测量数据。在那之后，若有需要，可设置任何进一步的金属化水平。

应体认到，个别的测试特征亦可设置在该管芯区域210内的金属化系统260内，当欲测试金属特征时，亦可通过包含经埋藏部分(如部分246A、245A)的适当导电路径连接该个别的测试特征。再者，当可在稍后的制造阶段自该电路部分240得到电性测量数据时，可设置个别的探针垫片，以便覆盖先前所形成的垫片241A、241B，藉此在形成该金属化系统260的期间，能够在任何进一步的早期制造阶段进行外部存取。

图2c根据进一步说明实施例示意地描绘该半导体装置200的剖面图，其中，该经埋藏部分245A、246A可例如以栅极电极材料的形式设置在该半导体层202上方。如图所示，该经埋藏部分246A可形成在该半导体层202上或上方，或者可形成在设置于该半导体层202中的隔离区域(isolation region)上或上方，取决于该整体工艺策略而定。因此，在一些说明实施例中，该经埋藏部分246A在共同制造序列中可沿着晶体管的栅极电极结构而形成。举例而言，在晶体管主动区域中的半导体层202上以及隔离区域(如沟槽隔离(trench isolation)等)上方形成栅极介电材料与栅极电极材料之后，可基于经适当设计的光刻掩模而实施后续的图案化工艺，以便亦图案化该经埋藏部分246A。典型上，栅极电极结构可设置成具有适度的低电阻率(resistivity)，例如通过适度地加入高掺杂物浓度(dopant concentration)及/或提供含金属材料(例如，以金属硅化物的形式)，使得该经埋藏部分246A亦可包括适当的低电阻以便做为该电路部分240与该探针垫片241A、241B之间的互连结构。在其他情况下，可使用为含金属材料形式的精密栅极电极材料(在工艺策略中可能采用高k介电栅极材料)，并且亦可为该经埋藏部分246A施加相应的工艺序列。因此，可建立该导电路径246而无需额外的工艺步骤，因而可维持与习知工艺策略的高度相容性。

图2d根据进一步说明实施例示意地描绘该半导体装置200，其中，该经埋藏部分246A、245A可设置在该接点水平270中。在图2d所示的制造阶段中，该第一金属化层260A可形成在该接点水平270的上方，并且可包括个别的金属线262以便连接至该经埋藏部分246A，该经埋藏部分246A可以接触“元件”的形式设置在该接点水平270内。同样地，在该管芯密封区域220中，可设置个别的金属线262，然而，所述金属线262可通过额外的蚀刻停止层(etch stop layer)263(例如：以氮化硅及类似材料的形式)与该经埋藏部分246A电性隔离，该蚀刻停止层263可额外地至少设置在该经埋藏部分246A上方，以便维持仍欲经由后续的金属化层260B建立的导电路径246的电性完整性，亦如同先前参考图2b至图2c所描述者。因此，该接点水平270可基于经良好建立的工艺技术而形成，然而，其中，不同的接点掩模(contact mask)可用以在该接点水平270的介电材料中形成相应该经埋藏部分246A的个别接点孔。在那之后，该管芯区域210中的接点元件271A可与该经埋藏部分246A共同形成，并且可能与连接至该管芯密封区域的其他接点部分(亦即，该经埋藏部分246A外部范围的金属线262)共同形成。在那之后，可以例如二氧化硅、氮化硅等的形式沉积该层263，取决于欲为该金属化层260A沉积的材料类型而定。接下来，可图案化该蚀刻停止材料以便得到部分263(如图2d所示)，并且在那之后可实施用于对该金属化层260A提供适当介电材料的通常沉积序列(deposition sequence)。在那之后，可根据经良好建立的策略继续进一步的处理，然而，其中，在该金属化层260A的介电材料的图案化期间，该额外的蚀刻停止层263可确实地避免接触该经埋藏部分246A。因此，同样在此种情况下，当仅需要额外的沉积与图案化步骤时，可建立高导电性的连接，同时维持高度的工艺相容性。

参考图2e至图2g，现在将描述进一步的说明实施例，其中，在形成特定导电类型的晶体管的漏极与源极区域的标准制造序列期间，可形成高导电性的经埋藏部分。

图2e示意地描绘该半导体装置200的多个部分的顶面图式，其中，为了方便起见，显示晶体管元件形式的电路元件242的其中之一，并且描绘位在该管芯区域210内的部分该经埋藏部分246。在所示的制造阶段中，可基于隔离结构203定义该晶体管242的主动区域242D，该隔离结构203可设置为浅沟槽隔离(shallow trench isolation)的形式。再者，栅极电极242G(如虚线所指示者)形成在该主动区域242D与部分该隔离结构203的上方。同样地，在所示的制造阶段中，该经埋藏部分246B可包括主动区域246D(在侧向上由该隔离结构203所包围)。应体认到，主动区域被理解为半导体区域，为了提供所欲的导电率，而在其中建立适当掺杂物浓度(可能结合含金属材料)。

图2f根据图2e的截面IIf示意地描绘该装置200。在所示的实施例中，该装置200代表SOI配置，其中，可在该半导体层202(包含该隔离结构203)与该衬底201之间设置经埋藏的绝缘层204。然而，应体认到，本说明书中所揭露的原则亦可至少在该装置200的某些装置区域施加至块体配置(bulk configuration)(亦即，该配置中可省略该经埋藏的绝缘层204)。因此，如图所示，该栅极电极结构242G可形成在该主动区域242D上方，该主动区域242D在侧向上由该隔离结构203所包围。再者，可在该主动区域242D中形成植入区域242A，以便对于该晶体管242的漏极与源极延伸区域提供所欲的掺杂物浓度。同样地，在该经埋藏部分246B中，该植入区域242A可形成在该主动区域246D的上侧部分(upper portion)。

如图2f所示的装置200可基于经良好建立的工艺技术而形成，该工艺技术可包含在沉积适当的栅极电极材料(如多晶硅及类似材料)之前形成栅极介电材料，可接着图案化该栅极电极材料以得到该栅极电极结构242G。在那之后，可实施适当的植入序列以得到该主动区域242D中经掺杂的区域242A，同时利用该栅极电极结构242G作为植入掩模。同样地，可在该经埋藏部分246B的主动区域246D形成经掺杂的区域242A。在那之后，分隔件结构242S依据经良好建立的工艺技术而形成在该栅极电极结构242G的侧壁(sidewall)上。应体认到，在形成该区域242A的植入工艺期间，可依据经良好建立的CMOS技术对其他半导体类型进行掩模。

图2g示意地描绘进一步的早期制造阶段中的半导体装置200。如图所示，深漏极及源极区域242B可形成在该晶体管242中，并且亦可在该经埋藏部分246B中设置类似的掺杂物浓度242B。再者，金属硅化物区域242C可形成在该漏极与源极区域上以及该晶体管242的栅极电极中，而相应的金属硅化物区域242C亦可设置在该经埋藏的导电路径246B的上侧部分中。因此，由于该高掺杂物浓度242B与该金属硅化物区域242C，可设置该经埋藏部分246B作为低电阻路径，该经埋藏部分246B可与个别晶体管结构(如该晶体管242)一起形成，藉此实质上避免增加额外的工艺复杂度。再者，在图2g所示的SOI配置中，该隔离结构203可提供该经埋藏部分246B的侧向绝缘，同时该经埋藏的绝缘层204亦可提供垂直绝缘，结合来自该接点水平270的介电材料(未显示在图2g中)，可实质上得到该经埋藏部分246B的完全电性绝缘，除了如先前所述用于连接至该金属化系统的任何接点元件271A、271C以外。

参考图2h至图2i，现在将描述进一步的说明实施例，其中，该经埋藏部分246A、246B可额外地或替代地形成至该衬底201内的装置水平250及/或接点水平270。

图2h示意地描绘较早期制造阶段中的装置200。如图所示，该半导体层202可形成在该经埋藏的绝缘层204上，藉此定义SOI配置。如同所熟习的，在许多包括SOI配置的复杂集成电路中(至少在一些装置范围中)，电路元件亦可并入该衬底201(例如，以衬底二极管(substrate diode)及类似的形式)，可经常用于热感应应用(thermal sensing application)及类似应用。因此，可形成开口穿透该半导体层202以及该经埋藏的绝缘层204，以便曝露出部分该衬底201。因此，在个别的工艺序列期间或在不同的工艺序列期间，为了在该衬底201中设置经埋藏部分，亦可在相应该管芯密封220的范围形成适当的开口。因此，结合用于形成衬底二极管的相应制造序列或者于个别的序列中，可提供适当的蚀刻掩模以曝露出该半导体层202所欲的部分，同时掩模其他装置范围。在那之后，可基于经良好建立的蚀刻配方实施蚀刻序列，以便蚀刻穿透该半导体层202以及该经埋藏的绝缘层204。

图2i示意地描绘在完成上述工艺序列之后的装置200。此外，然而，当该经埋藏部分246B可依据晶体管制造序列(如先前参考图2f至图2g所述者)而形成在该衬底材料201中时，该经埋藏部分246B可例如基于任何适当的技术(如提供高掺杂物浓度)(可能结合金属硅化物区域)而形成在该衬底201中。举例而言，在相应的工艺序列期间，亦可形成个别的衬底二极管结构，亦藉此提供与习知策略的高度工艺相容性。在那之后，可以如先前所述的方式继续进行进一步处理，亦即，可形成该接点水平270与该金属化系统260(如先前所述)，以便完成包含该经埋藏部分246B的导电路径246。

如此一来，本发明内容提供了半导体装置以及形成与操作该半导体装置的方法，其中，可例如经由专用测试结构或经由电路元件(可暂时用作测试特征)得到管芯内部测量数据，可基于经适当设计的互连结构(以一个或多个导电路径的形式)而达到，各个导电路径皆可包括经埋藏部分(提供了自该管芯区域至该框架区域的连接)而不影响该管芯密封区域的力学完整性。也就是说，该经埋藏部分可自该管芯区域延伸进入该管芯密封下方的框架区域，藉此维持该半导体装置的力学稳定度，同时亦提供利用位在该框架区域中的探针垫片来连接管芯内部电路元件的低电阻路径。该管芯密封亦可与该衬底或该经埋藏的导电路径外部的任何部分保持电性接触，藉此亦提供该管芯密封实质上与习知装置相同的电性性能。因此，可形成具有关于该管芯区域中关键装置特征的高度可信度的电路特征，用于得到电性测量数据，藉此加强评估该管芯区域中主动电路系统的电性性能。再者，由于至少可在早期的制造阶段中建立该管芯区域与该框架区域之间的导电桥接(conductive bridge)，故本发明内容提供了在早期制造阶段得到电性测量数据的可能性，亦即，可建立作为测试特征的电路元件与所述探针垫片之间的导电路径。因此，可在制造序列中得到较优异的电性测量数据(亦即，例如，在完成该金属化系统之前)，而不影响该管芯密封的电性与力学功能。

以上所揭露的特定实施例仅作为说明，熟习本领域者透过本说明中所教示的优点可清楚了解本发明以不同但等效方式所进行的变更与实现。举例而言，上述所提及的制造步骤可以不同的顺序实施。再者，并非意图限定在本说明书中所示的构造或设计细节，而是如以下权利要求所述者。因此，明显地，以上所揭露的特定实施例可经过换置或变更，且所有此类变化皆涵盖在本发明的范围与精神内。因此，本说明书中所寻求的保护内容是提出在以下的权利要求中。

Claims (18)

1.一种半导体装置，包括：

管芯区域(210)，包括金属化系统与形成在衬底(201)上方的半导体区域(202)；

多个电路元件(242)，形成在该半导体区域(202)中及上方；

管芯密封区域(220)，形成在该金属化系统中；以及

导电路径(245、246)，连接至该多个电路元件并且包括形成在部分该管芯密封区域(220)下方的经埋藏部分(245A、246A)。

2.如权利要求1所述的半导体装置，其中，该多个电路元件(242)定义测试结构，该测试结构配置用以独立地提供来自形成在该管芯区域(210)中的功能性电路(211)的电性测量数据。

3.如权利要求1所述的半导体装置，其中，该多个电路元件(242)的至少一些电路元件代表形成在该管芯区域(210)中的功能性电路(211)的部分。

4.如权利要求1所述的半导体装置，进一步包括包围该管芯密封区域(220)的框架区域(230)，其中，该框架区域(230)包括至少一个探针垫片(241A、241B)，该探针垫片(241A、241B)电性连接至该导电路径(245、246)的该经埋藏部分(245A、246A)。

5.如权利要求1所述的半导体装置，其中，该经埋藏部分(245A、246A)至少局部地形成在该半导体区域(202)中。

6.如权利要求1所述的半导体装置，其中，该经埋藏部分(245A、246A)至少局部地形成在该衬底(201)中。

7.如权利要求1所述的半导体装置，其中，该经埋藏部分(245A、246A)至少局部地形成在由该半导体区域(202)的表面所定义的高度水平上方。

8.如权利要求7所述的半导体装置，其中，该经埋藏部分(245A、246A)至少局部地形成在该半导体装置的接点水平中。

9.如权利要求8所述的半导体装置，其中，该管芯密封区域(220)形成在该金属化系统的各个金属化层中，且该管芯密封区域(220)经由该半导体装置的接点水平电性连接至该半导体区域与该衬底的至少其中之一。

10.一种方法，包括：

在半导体装置的管芯区域(210)内的半导体区域(202)中及上方形成多个电路元件(242)；

形成连接至该多个电路元件(242)的至少其中之一的经埋藏的导电路径(245A、246A)；以及

在该多个电路元件(242)与该经埋藏的导电路径(245A、246A)上方形成金属化系统，该金属化系统包括管芯密封区域(220)将该管芯区域(210)自框架区域(230)分离，部分该管芯密封区域(210)形成在该经埋藏的导电路径(245A、246A)上方。

11.如权利要求10所述的方法，进一步包括在该管芯区域(210)内的该半导体区域(202)中及上方形成测试结构，其中，该测试结构包括该至少一个电路元件(242)。

12.如权利要求10所述的方法，其中，形成该金属化系统进一步包括在该框架区域(230)中形成至少一个电性连接至该经埋藏的导电路径(245A、246A)的探针垫片(241A、241B)。

13.如权利要求12所述的方法，其中，形成该金属化系统进一步包括在该管芯区域(210)内的该金属化系统中形成第一互连结构，其中，该第一互连结构连接至该测试结构与该经埋藏的导电路径(245A、246A)，其中，形成该金属化系统进一步包括在该框架区域(230)内的该金属化系统中形成第二互连结构，其中，该第二互连结构连接至该经埋藏的导电路径(245A、246A)与该至少一个探针垫片(241A、241B)。

14.如权利要求11所述的方法，进一步包括连接该至少一个探针垫片(241A、241B)与外部测量探针，并且自该测试结构得到电性测量数据。

15.一种方法，包括：

在半导体装置的管芯区域(210)中设置至少一个电路元件(242)，该管芯区域(210)通过管芯密封区域(220)自框架区域(230)分离；

设置导电路径(245、246)，该导电路径(245、246)连接该至少一个电路元件(242)与一个或多个形成在该框架区域(230)中的探针垫片(241A、241B)；以及

通过连接该一个或多个探针垫片(241A、241B)与测量装置而自该至少一个电路元件得到电性测量数据。

16.如权利要求15所述的方法，其中，设置该导电路径(245、246)包括在该导电路径中设置经埋藏部分(245A、246A)，该经埋藏部分(245A、246A)在该半导体装置的金属化系统下方横越该管芯密封区域(220)。

17.如权利要求15所述的方法，其中，该至少一个电路元件(242)与其他电路元件电性隔离，以便形成测试结构，该测试结构在功能性上自由所述其他电路元件所形成的功能性电路系统分离。

18.如权利要求15所述的方法，其中，得到该电性测量数据包括设置该至少一个电路元件(242)作为部分包括进一步电路元件的功能性电路(211)以及暂时利用该至少一个电路元件作为测试特征。

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