TWI663638B - 積體電路結構及其製作方法 - Google Patents

Abstract

一種積體電路結構，該積體電路結構包含有一半導體基底、至少一設置於該半導體基底上之非平面型場效電晶體元件、以及一設置於該半導體基底上之內連線結構。該非平面型場效電晶體元件包含有複數個鰭片結構與一閘極電極，而該內連線結構包含有複數個第一組金屬與複數個第二組金屬，該等第一組金屬係設置於該非平面型場效電晶體元件上，而該等第二組金屬係設置於該等第一組金屬上。該等第一組金屬包含有一第一金屬間距，該等第二組金屬包含一第二金屬間距，且該第二金屬間距係為該第一金屬間距的1.2倍至1.5倍。

Description

積體電路結構及其製作方法

本發明係有關於一種積體電路結構及其製作方法，尤指一種降低多重圖案化方法使用次數的積體電路結構及其製作方法。

在半導體積體電路之製程中，積體電路的微結構之製造，需要在如半導體基材/膜層、介電材料層、或金屬材料層等適當的基材或材料層中，利用如微影及蝕刻等製程,形成具有精確尺寸之微小圖案。為達到此一目的，在傳統的半導體技術中,係在目標材料層之上形成遮罩層(mask layer)，以便先在該遮罩層中形成/定義這些微小圖案，隨後將該等圖案轉移至目標膜層。一般而言，遮罩層可包含藉由微影製程形成之圖案化光阻層，和/或利用該圖案化光阻層形成的圖案化遮罩層。隨著積體電路的複雜化，這些微小圖案的尺寸不斷地減小，所以用來產生特徵圖案的設備就必須滿足製程解析度及疊對準確度(overlay accuracy)的嚴格要求。在這一點上，解析度被視為在預定的製造條件下用來圖案化最小尺寸的影像的能力衡量值。

然而,隨著半導體科技不斷進步至85奈米(nanometer，nm)以下，單一圖案化(single patterning)方法已無法滿足製造微小線寬圖案之解析度需求或製程需求。是以，半導體業者現在係採用多重圖案化(multiple patterning)方法，例如雙重圖案化(double patterning)製程，作為克服微影曝光裝置之解析度極限的途徑。一般而言，在多重圖案化製程中，首先係將緻密圖案(其個別圖案尺寸及/或圖案間間距低於微影裝置之解析度極限)拆解至不同的光罩。隨後將該等光罩上的圖案轉移至光阻層/遮罩層，故可使不同光罩上的圖案組合成原始的目標圖案。

由此可知，多重圖案化方法係為一精密且製程控制要求極高的製程方法，故多重圖案化方法的採用，無可避免地增加了製程複雜度與製程成本。

因此，本發明係提供一種在半導體製程中降低多重圖案化方法使用次數的製作方法。

根據本發明所提供之申請專利範圍，係提供一種積體電路結構,該積體電路結構包含有一半導體基底、至少一設置於該半導體基底上之非平面型(non-planar)場效電晶體(field effect transistor,以下簡稱為FET)元件、以及一設置於該半導體基底上之內連線結構。該非平面型FET元件包含有複數個鰭片結構與一閘極電極，而該內連線結構包含有複數個第一組金屬與複數個第二組金屬，該等第一組金屬係設置於該非平面型FET元件上，而該等第二組金屬係設置於該等第一組金屬上。該等第一組金屬包含有一第一金屬間距，該等第二組金屬包含一第二金屬間距，且該第二金屬間距係為該第一金屬間距的1.2倍至1.5倍。

根據本發明所提供之申請專利範圍，另提供一種積體電路結構之製作方法，該製作方法包含有以下步驟。首先，提供一半導體基底，且該半導體基底上形成有至少一非平面型FET元件。接下來，於該非平面型FET元件上形成複數個第一組金屬，該等第一組金屬之尺寸與位置係由一多重圖案化方法定義，且該等第一組金屬包含有一第一金屬間距。在形成該等第一組金屬之後，於該等第一組金屬上形成複數個第二組金屬，該等第二組金屬之尺寸與位置係由一單一圖案化方法定義，且該等第二組金屬包含有一第二金屬間距。該第二金屬間距係為該第一金屬間距的1.2倍至1.5倍。

根據本發明所提供之積體電路結構及其製作方法，係於非平面型FET元件上形成第一組金屬，隨後於第一組金屬上形成第二組金屬，更重要的是，第二組金屬所包含之第二金屬間距係為第一組金屬所包含之第一金屬間距的1.2倍至1.5倍。由於第二組金屬係利用單一圖案化方法定義，也就是說本發明所提供之積體電路結構的製作過程中，係以單一圖案化製程取代多重圖案化製程製作第二組金屬，故可省略至少一張光罩的使用，更因此省略了至少一次的對準動作。也就是說，本發明所提供之積體電路結構及其製作方法係享有降低製程複雜度、簡化製程流程、以及減少製作成本等優點。

當元件發展至65奈米技術世代後，使用傳統平面式的金氧半導體(metal-oxide-semiconductor，MOS)電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體（以下簡稱為FinFET）元件取代平面電晶體元件之解決途徑。因此，本較佳實施例所提供之積體電路之製作方法，主要係用以製作非平面多閘極FET元件，尤其是用以製作鰭式場效電晶體(以下簡稱為FinFET）元件，但不限於此。請參閱第1圖至第4圖，第1圖至第4圖係為本發明所提供之積體電路結構之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一半導體基底100，例如一矽基底。在本較佳實施例中，半導體基底100亦可為一絕緣層上半導體(semiconductor on insulator，以下簡稱為SOI)基底。如熟習該項技藝之人士所知，SOI基底由下而上可依序包含一矽基底、一底部氧化(bottom oxide，BOX)層、以及形成於底部氧化層上的半導體層，如一具單晶結構的矽層。另外，本較佳實施例提供之基底亦可以是一塊矽(bulk silicon)基底。或者，基底100可包含其他元素半導體(elementary semiconductor)，例如鍺(germanium)。半導體基底100也可包含複合半導體(compound semiconductor)，如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenic)、和/或銻化銦(indium antimonide)。半導體基底100亦可包含合金半導體(alloy semiconductor)，如矽鍺合金半導體(SiGe)、鎵砷磷合金半導體(GaAsP)、鋁銦砷合金半導體(AlInAs)、鋁鎵砷合金半導體(AlGaAs)、鎵銦砷合金半導體(GaInAs)、鎵銦磷合金半導體(GaInP)和/或鎵銦砷磷合金半導體(GaInAsP)的合金半導體。當然，半導體基底100亦可包含上述材料的組合。

接下來，於半導體基底100上形成一圖案化硬遮罩（圖未示），用以於半導體基底100上定義出複數個非平面FET電晶體之鰭片結構之位置與尺寸。在本較佳實施例中，由於鰭片結構之間距小於75 nm，因此單一圖案化方法已無法滿足此間距之解析度需求。是以，本較佳實施例係利用一多重圖案化製程，例如一雙重圖案化製程，於半導體基底100上形成用以定義鰭片結構之位置與尺寸的圖案化硬遮罩。在本較佳實施例中，雙重圖案化製程可包含微影-蝕刻-光微影-蝕刻(litho-etching-litho-etching，以下簡稱為LELE)方法、微影-凍結-微影-蝕刻(litho-freeze-litho-etch，以下簡稱為LFLE)方法、和自對準雙重圖案化(self-aligned double patterning，以下簡稱為SADP)方法（又稱側壁子影像轉移，(spacer image transfer，以下簡稱為SIT)方法）。在形成圖案化硬遮罩之後，即利用圖案化硬遮罩作為一蝕刻遮罩蝕刻半導體基底100，而於半導體基底100上形成複數個鰭片結構102。而在形成鰭片結構102之後，可依產品所需保留或移除圖案化硬遮罩。由於鰭片結構102係由蝕刻半導體基底100產生，因此鰭片結構102可包含矽、鍺、或三-五族半導體(III-V semiconductor)材料，或前述之半導體材料等。如第1圖所示，鰭片結構102具有一鰭片間距P1，鰭片間距P1係為鰭片結構102本身之寬度以及與其相鄰之鰭片結構102之間的距離的和。又或者，鰭片間距P1可被視為兩相鄰鰭片結構102之中心點的距離。此外，如第1圖所示，鰭片結構102係彼此平行，且沿一第一方向D1延伸。另外，在本較佳實施例中，更可選擇性地於鰭片結構102前、後端的源極/汲極區連接形成至少一連接墊(landing pad) 102p。連接墊102p係如第1圖所示電性連接各鰭片結構102，並在後續完成多閘極電晶體元件之製作後，作為源極/汲極接觸插塞的接觸場所。

在形成鰭片結構102之後，係於半導體基底100上形成一閘極電極104。閘極電極104係如第1圖所示，與鰭片結構102交錯，且閘極電極104覆蓋部份各鰭片結構102。閘極電極104可包含一閘極介電層（圖未示）與一閘極導電層（圖未示）。閘極介電層可包含習知介電材料如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)等介電材料。而在本較佳實施例中，閘極介電層更可包含高介電常數(high-K)材料，例如氧化鉿(HfO)、矽酸鉿(HfSiO)或、鋁、鋯、鑭等金屬的金屬氧化物或金屬矽酸鹽(metal silicates)等，但不限於此。另外，當本較佳實施例之閘極介電層採用high-K材料時，本發明可與金屬閘極(metal gate)製程整合，以提供足以匹配high-K閘極介電層的控制電極。據此，閘極導電層可配合金屬閘極的前閘極(gate-first)製程或後閘極(gate-last)製程採用不同的材料。舉例來說，當本較佳實施例與前閘極製程整合時，閘極導電層係可包含金屬如鉭(Ta)、鈦(Ti)、釕(Ru)、鉬(Mo)、或上述金屬之合金、金屬氮化物如氮化鉭(TaN)、氮化鈦(TiN)、氮化鉬(MoN)等、金屬碳化物如碳化鉭(TaC)等。且該等金屬之選用係以所欲獲得的多閘極電晶體元件之導電形式為原則，即以滿足N型或P型電晶體所需功函數要求的金屬為選用原則，且閘極導電層可為單一功函數金屬層或複合功函數金屬層。而當本較佳實施例與後閘極製程整合時，閘極導電層係作為一虛置閘極(dummy gate)，其可包含半導體材料如多晶矽等。

在完成閘極電極之製作後，本較佳實施例係可進行其他組成元件的製作，例如輕摻雜汲極、閘極側壁子、源極/汲極等的製作，以形成至少一FinFET電晶體元件110，即一非平面型場效電晶體元件。此外，熟習該項技藝之人士熟知之選擇性磊晶成長(selective epitaxial growth，SEG)製程、金屬矽化物製程等，皆可依需要整合於FinFET元件製程，在此並不多加贅述。另外，在後閘極製程中，係可於完成其他組成元件之製作後，移除虛置閘極，並形成所需的包含閘極介電層與功函數金屬層之金屬閘極。

請參閱第2圖。接下來，係於半導體基底100上形成一內層介電(inter-layer dielectric，以下簡稱為ILD)層（圖未示），隨後於ILD層內形成複數個接觸插塞120，且接觸插塞120係包含有一接觸插塞間距P2。在本發明之其他實施例中，接觸插塞間距P2可以是閘極接觸插塞與閘極接觸插塞（圖皆未示）之間的接觸插塞間距，或者是鰭片結構的源極/汲極接觸插塞與源極/汲極接觸插塞之間的接觸插塞間距，又或者可以是閘極接觸插塞（圖未示）與鰭片結構的源極/汲極接觸插塞間的接觸插塞間距。簡單地說，接觸插塞間距P2可以是形成於ILD層內之各種接觸插塞之間的間距。另外可參閱第3圖，其為本發明之一變化型之示意圖。在本變化型中，可省略接觸墊102p的製作，而於ILD層內形成條形接觸插塞102s，且條型接觸插塞102s亦包含有接觸插塞間距P2。另外需注意的是，為強調接觸插塞120/102s與鰭片結構102的關係，ILD層並未描繪於第2圖與第3圖中，然熟習該項技藝之人士應可輕易思及ILD層之相關位置。

請重新參閱第2圖。詳細地說，係可於ILD層表面利用微影製程形成一圖案化硬遮罩（圖未示），用以定義接觸插塞120的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩，蝕刻ILD層，而於ILD層內形成複數個接觸插塞開口（圖未示）。接下來，於ILD層上形成一金屬層（圖未示），且金屬層填滿接觸插塞開口。隨後進行一平坦化製程，用以移除多餘的金屬，而於ILD層內，即FinFET元件110上形成接觸插塞120。各接觸插塞120包含一接觸插塞間距P2，而接觸插塞間距P2係為接觸插塞本身之寬度以及與其相鄰之接觸插塞之間的距離的和。如前所述，在本發明之其他實施例中，接觸插塞間距P2可以是閘極接觸插塞（圖未示）之間的接觸插塞間距，或者是鰭片結構的源極/汲極接觸插塞之間的接觸插塞間距，又或者可以是閘極接觸插塞與鰭片結構的源極/汲極接觸插塞間的接觸插塞間距。值得注意的是，在一般製程中，接觸插塞間距P2會與鰭片間距P1相同，因此在一般先前技術的製程中，接觸插塞120必須使用與鰭片結構102相同之微影製程形成。也就是說，在一般先前技術的製程中，接觸插塞間距P2會因小於單一圖案化製程之極限（即75nm）而必須使用多重圖案化製程。然而在本較佳實施例中，不論鰭片結構102的尺寸為何，本較佳實施例所提供之接觸插塞120之接觸插塞間距P2皆大於鰭片結構102之鰭片間距P1，較佳實施例之接觸插塞間距P2為大於75nm。因此，本發明所提供之較佳實施例所提供之接觸插塞120的製作，係可採用單一圖案化製程，例如浸潤式深紫外光顯影方法(immersion DUV lithography)或電子束微影(E-beam lithography)，但不限於此。

請參閱第4圖。接下來，係可於半導體基底100上繼續進行內連線結構等元件之製作，以於FinFET元件110上形成一金屬內連線結構。舉例來說，可於接觸插塞120與ILD層上形成一介電層130d（示於第7圖），隨後於介電層130d表面利用微影製程形成一圖案化硬遮罩（圖未示），用以定義複數個金屬導線結構的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩，蝕刻介電層130d，而於介電層130d內形成複數個金屬導線結構之開口（圖未示）。接下來，於介電層130d上形成一金屬層（圖未示），且金屬層填滿金屬導線結構開口。隨後進行一平坦化製程，用以移除多餘的金屬，而於介電層130d內形成複數個彼此平行的金屬導線結構130w，且金屬導線結構130w係沿第二方向D2延伸。值得注意的是，金屬導線結構130w係作為內連線結構的最底層（即最接近半導體基底100與FinFET元件110的一層），故在本較佳實施例中，此一最底層的金屬導線結構130w又被視為內連線結構的第一金屬層M1。另外，接觸插塞120係用以電性連接FinFET元件110與內連線結構的第一金屬層M1（即金屬導線結構130w），故在本較佳實施例中，接觸插塞120係被視為第0插塞結構V0。值得注意的是，金屬導線結構130w係具有一金屬間距P3，金屬間距P3係為一金屬導線結構130w本身之寬度以及與其相鄰之金屬導線結構130w之間的距離的和。又或者，金屬間距P3可以是相鄰之金屬導線結構130w之中心點的距離。須注意的是，在本較佳實施例中，金屬間距P3特別是指在介電層130d當層中，金屬導線結構130w最小的金屬間距。另外，由於金屬導線結構130w係沿第二方向D2延伸，所以金屬間距P3係如第4圖所示，平行於第一方向D1。一般來說，第一金屬層M1的金屬間距P3與鰭片結構102的鰭片間距P1具有一比例，例如1:1。然而隨著製程的進步，金屬間距P3與鰭片間距P1的比例逐漸調整為3:4。舉例來說，在進入22nm節點製程後，金屬間距P3係小於75nm，此一間距已小於現有單一圖案化製程的極限，因此第一金屬層M1（即金屬導線結構130w）就必須使用多重圖案化方法，例如雙重圖案化方法來完成微影製程。雙重圖案化方法係可包含前述方法，故於此不再贅述。另外須注意的是，由於第一金屬層M1係利用雙重圖案化方法定義金屬導線結構，因此第一金屬層M1依需要可同時沿第一方向與第二方向D2延伸。

請繼續參閱第4圖。在完成第一金屬層M1之後，係於第一金屬層M1與介電層130d上再形成一介電層132d（示於第7圖），隨後於介電層132d表面利用微影製程形成一圖案化硬遮罩（圖未示），用以定義金屬導線結構與/或接觸插塞的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩，蝕刻介電層132d，而於介電層132d內形成複數個金屬導線結構與接觸插塞之開口（圖未示）。接下來，於介電層132d上形成一金屬層（圖未示），且金屬層填滿金屬導線結構與接觸插塞之開口。隨後進行一平坦化製程，用以移除多餘的金屬，而於介電層132d內形成複數個金屬導線結構132w與複數個插塞結構132v，且金屬導線結構132w係沿第一方向D1延伸而彼此平行。另外，金屬導線結構132w可視為內連線結構的第二金屬層M2，而插塞結構132v則作為連接第一金屬層M1與第二金屬層M2的第一介層插塞V1。首先須注意的是，第二金屬層M2（即金屬導線結構132w）與第一介層插塞V1（即插塞結構132v）係形成於同一介電層132d，因此可視為是同一層金屬結構，換句話說，這一層金屬結構係包含由第二金屬層M2與第一介層插塞V1所組成的結構對。然而，第二金屬層M2（即金屬導線結構132w與第一介層插塞V1亦可分別形成於不同的介電材料中。第二，金屬導線結構132w與插塞結構132v可採用雙鑲嵌方法製作，但由於該方法係為熟習該項技藝之人士所知，故於此不加以贅述。更重要的是，金屬導線結構132w之間亦具有一金屬間距P3。須注意的是，如前所述，金屬間距P3亦特別是指在介電層132d當層中，金屬導線結構132w最小的金屬間距。另外，由於金屬導線結構132w係沿第一方向D1延伸，故介電層132d中，金屬間距P3係如第4圖所示，平行於第二方向D2。在本較佳實施例中，這些具有相同金屬間距的金屬結構，皆被分類為第一組金屬(MG1)。另外，在本較佳實施例中，第一組金屬MG1之層數可只為一層，但不多於二層。第一組金屬MG1中至少有一層金屬結構的延伸方向係與鰭片結構102相同。舉例來說，本較佳實施例中，第一組金屬MG1中的第二金屬層M2之延伸方向即與鰭片結構102相同，皆沿第一方向D1延伸。

另外須注意的是，由於第一組金屬MG1的金屬間距P3小於單一圖案化方法的極限，故必須利用一雙重圖案化方法定義金屬導線結構132w的尺寸與位置，再利用一雙重圖案化方法定義插塞結構132v的尺寸與位置。

請參閱第5圖，第5圖為本發明所提供之內連線結構之一簡單示意圖。如第5圖所示，本發明所提供之內連線結構中任一金屬層Mn的導線延伸方向係與設置於垂直相鄰層內的金屬層Mn+1的導線延伸方向垂直。舉例來說，在本較佳實施例中，第一金屬層M1導線係沿第二方向D2延伸，而第二金屬層M2導線係沿第一方向D1延伸。另外須注意的是，由於第一組金屬MG1係利用雙重圖案化方法定義金屬導線結構，因此第一金屬層M1與第二金屬層M2的導線結構可同時的沿第一方向D1與第二方向D2延伸。

根據本較佳實施例所提供之積體電路結構及其製作方法，係在利用多重圖案化方法完成鰭片結構102的製作，以及完成FinFET元件110的製作等前段製程(front-end-of-line)之後，不論FinFET元件110的鰭片結構102之鰭片間距P1之尺寸為何，皆增加接觸插塞120的接觸插塞間距P2，使接觸插塞間距P2大於單一圖案化製程的極限值，故可利用單一圖案化方法進行製作接觸插塞120所需的微影製程。另外如前所述，接觸插塞間距P2包含閘極接觸插塞（圖未示）之間的接觸插塞間距、鰭片結構的源極/汲極接觸插塞之間的接觸插塞間距，以及閘極接觸插塞（圖未示）與鰭片結構的源極/汲極接觸插塞之間的接觸插塞間距。由此可知，本較佳實施例中接觸插塞120的接觸插塞間距P2不僅大於鰭片結構102的鰭片間距P1，亦大於第一組金屬MG1的金屬間距P3。換句話說，本較佳實施例係採用多重圖案化方法定義鰭片結構102與第一組金屬MG1的尺寸與位置，但利用單一圖案化方法定義接觸插塞120的尺寸與位置。與習知技術必須使用多重圖案化方法定義出接觸插塞120之尺寸與位置相較，本較佳實施例係可省略至少一張光罩，更因此省略了至少一次的對準動作。也就是說，本較佳實施例所提供之積體電路結構及其製作方法係享有降低製程複雜度、簡化製程流程、以及減少製作成本等優點。

請參閱第1圖至第7圖，第1圖至第7圖係為本較佳實施例所提供之積體電路結構之製作方法之一第二較佳實施例之示意圖。首先須注意的是，在第二較佳實施例中，與第一較佳實施例相同的組成元件係可包含相同的材料，故該等材料選擇係不再加以贅述。另外該等與第一較佳實施例相同的組成元件之製作步驟係可同於第一較佳實施例。如第1圖所示，本較佳實施例亦提供一半導體基底100，並於半導體基底100上利用多重圖案化方法形成一圖案化硬遮罩（圖未示），並透過該圖案化硬遮罩蝕刻半導體基底100，而形成複數個彼此平行的鰭片結構102，且鰭片結構102分別包含一鰭片間距P1。如前所述，由於鰭片間距P1小於單一圖案化方法的極限，故本較佳實施例係採用多重圖案化方法形成鰭片結構102，而多重圖案化方法可包含LELE、LFLE、SADP/SIT等方法，但不限於此。隨後，於半導體基底100上形成閘極電極104，並完成FinFET元件110的製作。

接下來，可如前述較佳實施例所教導者，於半導體基底100上形成一ILD層（圖未示），並於ILD層上利用一單一圖案化方法形成一圖案化硬遮罩，隨後透過該圖案化硬遮罩蝕刻ILD層，而形成複數個接觸插塞開口或條型接觸插塞開口（圖未示）。接下來如第2圖或第3圖所示，於接觸插塞開口內分別形成一接觸插塞120。或者，於此ILD層內先形成一條形接觸插塞102s，再於另一ILD層內形成一設置於條形接觸插塞102s上的接觸插塞102。各接觸插塞120/102s包含一接觸插塞間距P2，接觸插塞間距P2包含閘極接觸插塞（圖未示）之間的接觸插塞間距、鰭片結構的源極/汲極接觸插塞之間的接觸插塞間距，以及閘極觸插塞（圖未示）與鰭片結構的源極/汲極接觸插塞之間的接觸插塞間距。如前所述，在本較佳實施例中，不論鰭片結構102的尺寸為何，本較佳實施例所提供之接觸插塞120之接觸插塞間距P2皆大於鰭片結構102之鰭片間距P1，較佳為大於75nm。因此，本較佳實施例所提供之接觸插塞120的尺寸與位置的定義，係可採用單一圖案化製程，例如浸潤式深紫外光顯影方法或電子束微影，但不限於此。

請參閱第4圖。接下來，係可於半導體基底100上進行內連線結構等元件之製作。舉例來說，可於接觸插塞120與ILD層上形成一介電層130d（示於第7圖），隨後於介電層130d表面利用微影製程形成一圖案化硬遮罩（圖未示），用以定義複數個金屬導線結構的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩蝕刻介電層130d，而於介電層130d內形成複數個金屬導線結構之開口（圖未示）。接下來如第4圖所示，於金屬導線結構之開口內分別形成一金屬導線結構130w。如前所述，金屬導線結構130w係作為內連線結構的最底層（即最接近半導體基底100與FinFET元件110的一層），故在本較佳實施例中，此一最底層的金屬導線結構130w亦被視為第一金屬層M1。另外，接觸插塞120係用以電性連接FinFET元件110與內連線結構的第一金屬層M1，故在本較佳實施例中，接觸插塞120係被視為第0插塞結構V0。值得注意的是，金屬導線結構130w係具有一金屬間距P3。如前所述，金屬間距P3特別是指在介電層130d當層中，金屬導線結構130w最小的金屬間距。另外，由於金屬導線結構130w係沿第二方向D2延伸，故介電層130d中，金屬間距P3係如第4圖所示，平行於第一方向D1。在本較佳實施例中，金屬間距P3係小於75nm，故必須使用多重圖案化方法，例如雙重圖案化方法來完成微影製程。雙重圖案化方法係可包含前述方法，故於此不再贅述。另外須注意的是，由於第一金屬層M1係利用雙重圖案化方法定義金屬導線結構，因此第一金屬層M1的導線可同時的沿第一方向D1與第二方向D2延伸。

請繼續參閱第4圖。在完成第一金屬層M1之後，係於第一金屬層M1與介電層上再形成一介電層132d（示於第6圖），隨後於介電層132d利用微影製程形成一圖案化硬遮罩（圖未示），用以定義複數個金屬導線結構與/或複數個接觸插塞的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩，蝕刻介電層132d，而於介電層132d內形成複數個金屬導線結構與接觸插塞之開口（圖未示）。接下來，於該等金屬導線結構與接觸插塞之開口內形成金屬導線結構132w與插塞結構132v，且金屬導線結構132w係沿第一方向D1延伸而彼此平行。另外，金屬導線結構132w可視為內連線結構的第二金屬層M2，而插塞結構132v則作為連接第一金屬層M1與第二金屬層M2的第一介層插塞V1。首先須注意的是，第二金屬層M2（即金屬導線結構132w）與第一介層插塞V1（即插塞結構132v）係形成於同一介電層132d，因此可視為是同一層金屬結構，因此，換句話說，這一層金屬結構係包含由第二金屬層M2與第一介層插塞V1所組成的結構對。然而，在本發明的其他實施例中，第二金屬層M2（即金屬導線結構132w）與第一介層插塞V1亦可分別形成於不同介電材料層中。如前所述，金屬導線結構132w與插塞結構132v可採用雙鑲嵌方法，但由於該方法係為熟習該項技藝之人士所知，故於此不加以贅述。更重要的是，金屬導線結構132w之間具有一金屬間距P3，而插塞結構132v之間亦具有金屬間距P3，如前所述，金屬間距P3特別是指在介電層132d當層中，金屬導線結構132w最小的金屬間距。如前所述，由於金屬導線結構132w係沿第一方向D1延伸，故介電層132d中，金屬間距P3係如第4圖所示，平行於第二方向D2。金屬導線結構132w與插塞結構132v之金屬間距P3與第一金屬層M1之金屬間距P3相同，而在本較佳實施例中，這些具有相同金屬間距的金屬結構，皆被分類為第一組金屬MG1。另外，在本較佳實施例中，第一組金屬MG1之層數不多於二層。如第4圖所示，第一組金屬MG1中至少有一層金屬結構的延伸方向係與鰭片結構102相同。舉例來說，本較佳實施例中，第一組金屬MG1中的第二金屬層M2之延伸方向即與鰭片結構102相同，皆沿第一方向D1延伸。

如前所述，由於第一組金屬MG1的金屬間距P3小於單一圖案化方法的極限（75nm），故必須利用雙重圖案化方法定義金屬導線結構132w的尺寸與位置，再利用一雙重圖案化方法定義插塞結構132v的尺寸與位置。另外須注意的是，由於第一組金屬MG1係利用雙重圖案化方法定義金屬導線結構，因此第一金屬層M1與第二金屬層M2導線可同時的沿第一方向D1與第二方向D2延伸。

接下來請參閱第6圖。在形成第一組金屬MG1之後，係於半導體基底100上繼續進行內連線結構等元件之製作。如第6圖與第7圖所示，於第一組金屬MG1與介電層132d上再形成一介電層140d（示於第7圖），隨後於介電層140d表面利用微影製程形成一圖案化硬遮罩（圖未示），用以定義複數個金屬導線結構與/或複數個接觸插塞的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩，蝕刻介電層140d，而於介電層140d內形成複數個金屬導線結構與接觸插塞之開口（圖未示）。接下來，於介電層140d上形成一金屬層（圖未示），且金屬層填金屬導線結構與接觸插塞之開口。隨後進行一平坦化製程，用以移除多餘的金屬，而於介電層140d內形成金屬導線結構140w與插塞結構140v，且金屬導線結構140w係沿第二方向D2延伸而彼此平行。另外，金屬導線結構140w可視為內連線結構的第三金屬層M3，而插塞結構140v則作為連接第二金屬層M2與第三金屬層M3的第二介層插塞V2。如第6圖與第7圖所示，第三金屬層M3（即金屬導線結構140w）與第二介層插塞V2（即插塞結構140v）係形成於同一介電層140d內，因此可視為是同一層金屬結構。然而，在本發明之其他實施例中，第三金屬層M3（即金屬導線結構140w）與第二介層插塞V2亦可分別形成於不同介電材料層中。換句話說，這一層金屬結構係包含由第三金屬層M3與第二介層插塞V2所組成的結構對。金屬導線結構140w與插塞結構140v可採用雙鑲嵌方法，但由於該方法係為熟習該項技藝之人士所知，故於此不加以贅述。更重要的是，金屬導線結構140w之間具有一金屬間距P4，而插塞結構140v之間亦具有金屬間距P4。在本較佳實施例中，金屬間距P4特別是指在介電層140d當層中，金屬導線結構140w最小的金屬間距。另外，由於金屬導線結構140w係沿第二方向D2延伸，故介電層140d中，金屬間距P4係如第6圖所示，平行於第一方向D1。金屬導線結構140w與插塞結構140v之金屬間距P4係為第一金屬層M1之金屬間距P3的1.2倍至1.5倍。在本較佳實施例中，金屬導線結構140w與插塞結構140v之金屬間距P4係介於75nm與85nm之間，但不限於此。

請參閱第7圖。接下來，本較佳實施例係可重複進行上述形成介電層142d、利用微影製程於介電層142d上形成圖案化硬遮罩、透過圖案化硬遮罩蝕刻介電層142d而於介電層142d內形成複數個金屬導線結構與/或複數個接觸插塞之開口、以及於金屬導線結構與/或複數個接觸插塞之開口內形成金屬導線結構142w與接觸插塞142v之步驟。金屬導線結構142w可視為內連線結構的第四金屬層M4，而插塞結構142v則作為連接第三金屬層M3與第四金屬層M4的第三介層插塞V3。如第7圖所示，第四金屬層M4與第三介層插塞V3係形成於同一介電層142d內，因此可視為是同一層金屬結構。然而，在本發明的其他實施例中，第四金屬層M4（即金屬導線結構142w）與第三介層插塞V3亦可分別形成於不同介電材料層中。換句話說，這一層金屬結構係包含由第四金屬層M4與第三介層插塞V3所組成的結構對。值得注意的是，金屬導線結構142w與接觸插塞142v亦具有金屬間距P4，且金屬間距P4特別是指在介電層142d當層中，金屬導線結構142w最小的金屬間距。如前所述，由於金屬導線結構142w係沿第一方向D1延伸，故介電層142d中，金屬間距P4係如第7圖所示，平行於第二方向D2。在本較佳實施例中，這些具有相同金屬間距P4的金屬結構，皆被分類為第二組金屬MG2。更重要的是，第二組金屬MG2之金屬間距P4係為第一組金屬MG1之金屬間距P3的1.2倍～1.5倍。在本較佳實施例中，第二組金屬MG2之金屬間距P4可介於75nm與85nm之間，但不限於此。另外，在本較佳實施例中，上述步驟可依需要重複進行，使得第二組金屬MG2包含之層數不限於第6圖與第7圖所繪示的兩層，然而第二組金屬MG2之層數不多於四層。

另外須注意的是，由於第二組金屬MG2的金屬間距P4大於單一圖案化方法的極限，故可利用一次單一圖案化方法定義金屬導線結構140w/142w的尺寸與位置，再利用另一次單一圖案化方法定義插塞結構140v/142v的尺寸與位置。換句話說，同一層的金屬結構必須使用二次的單一圖案化方法來定義金屬導線結構與插塞結構。

請參閱第7圖。在形成第二組金屬MG2之後，係於半導體基底100上繼續進行內連線結構等元件之製作。如第7圖所示，於第二組金屬MG2上重複進行以下步驟：形成一介電層150d/152d/154d，且介電層150d/152d/154d可分別由多層之介電材料層形成。隨後於介電層表面利用微影製程形成一圖案化硬遮罩（圖未示），用以定義複數個金屬導線結構與/或複數個接觸插塞的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩，蝕刻介電層，而於介電層內形成複數個金屬導線結構與接觸插塞之開口（圖未示）。接下來，於介電層上形成一金屬層（圖未示），且金屬層填滿金屬導線結構與接觸插塞之開口。隨後進行一平坦化製程，用以移除多餘的金屬，而於介電層150d/152d/154d內形成金屬導線結構150w/152w/154w與插塞結構150v/152v/154v。另外，金屬導線結構150w可視為內連線結構的第五金屬層M5，而插塞結構150v則作為連接第四金屬層M4與第五金屬層M5的第四介層插塞V4。依此類推，金屬導線結構152w為第六金屬層M6，而插塞結構152v為第五介層插塞V5；金屬導線結構154w為第七金屬層M7，而插塞結構154v為第六介層插塞V6。如第7圖所示，第五金屬層M5與第四介層插塞V4係形成於同一介電層150d內，因此可視為是同一層金屬結構。依此類推，第六金屬層M6與第五介層插塞V5係形成於同一介電層152d內，因此可視為是同一層金屬結構；而第七金屬層M7與第六介層插塞V6係形成於同一介電層154d內，故可視為是同一層金屬結構。由此可知，每一層金屬結構皆包含由第n金屬層Mn與第n-1介層插塞Vn-1所組成的結構對。更重要的是，金屬導線結構150w/152w/154w具有一金屬間距P5，而插塞結構150v/152v/154v亦具有金屬間距P5，且金屬間距P5特別是指在介電層150d/152d/154d當層中，金屬導線結構150w/152w/154w最小的金屬間距。藉由上述步驟，係可完成內連線結構200以及積體電路結構300的建構。

此外，如第5圖至第7圖所示，本發明所提供之內連線結構200中任一金屬層Mn的延伸方向係與設置於垂直相鄰層內的金屬層Mn+1的延伸方向垂直。

根據本較佳實施例所提供之內連線結構及其製作方法，係在利用多重圖案化方法完成鰭片結構102的製作，以及完成FinFET元件110的製作等前段製程之後，不論FinFET元件110的鰭片結構102之鰭片間距P1之尺寸為何，不僅增加接觸插塞120的接觸插塞間距P2，使接觸插塞間距P2大於單一圖案化製程的極限值，故可利用單一圖案化方法進行製作接觸插塞120所需的微影製程。如前所述，接觸插塞間距P2包含閘極接觸插塞間的接觸插塞間距、鰭片結構的源極/汲極接觸插塞間的接觸插塞間距，以及閘極接觸插塞與鰭片結構的源極/汲極接觸插塞間的接觸插塞間距。更重要的是，本較佳實施例更限制採用多重圖案化方法定義的第一組金屬MG1的層數為不超過二層，並且於第一組金屬MG1上形成利用單一圖案化方法定義的第二組金屬MG2。詳細地說，本較佳實施例中第一組金屬MG1的金屬間距P3係小於一預定值，且該預定值可為75nm，而第二組金屬MG2的金屬間距P4則為第一組金屬MG1的金屬間距P3的1.2倍～1.5倍，例如可以是介於75nm與85nm之間。由於第二組金屬MG2的金屬間距P4大於單一圖案化製程的極限值，故可利用單一圖案化方法進行製作第二組金屬MG2所需的微影製程。換句話說，本較佳實施例係依序採用多重圖案化方法定義鰭片結構102、利用單一圖案化方法定義接觸插塞120的尺寸與位置、利用多重圖案化方法定義第一組金屬MG1的尺寸與位置、以及利用單一圖案化方法定義第二組金屬MG2的尺寸與位置。與習知技術必須使用多重圖案化方法定義出接觸插塞120與第二組金屬MG2之尺寸與位置相較，本較佳實施例係可省略至少二張光罩，更因此省略了至少二次的對準動作。另外，隨著第二組金屬MG2層數的增加，本較佳實施例所提供之後段製程(back-end-of-line)能省略的光罩張數以及對準步驟次數可更加降低。因此，本較佳實施例所提供之積體電路結構及其製作方法係享有降低製程複雜度、簡化製程流程、以及減少製作成本等優點。

請重新參閱第7圖，第7圖亦可作為本發明所提供之積體電路結構之製作方法之一第三較佳實施例之示意圖。首先須注意的是，在第三較佳實施例中，與第一較佳實施例相同的組成元件係可包含相同的材料，故該等材料選擇係不再加以贅述，且相同的製作步驟亦不再贅述。如第7圖所示，本較佳實施例係提供一半導體基底100，半導體基底100上係形成有至少一非平面型場效電晶體元件，例如一FinFET元件110。FinFET元件100包含複數個沿一第一方向D1排列的鰭片結構102，以及一覆蓋部份各鰭片結構102的閘極電極104。接下來，於半導體基底100上形成一ILD層（圖未示），隨後於ILD層內形成複數個接觸插塞120或複數個條形接觸插塞120。

在完成接觸插塞120或條形接觸插塞120之製作後，係可於半導體基底100上繼續進行內連線結構等元件之製作，以於FinFET元件110上形成一內連線結構。舉例來說，可於接觸插塞120與ILD層上形成一介電層130d，隨後於介電層130d表面利用微影製程形成一圖案化硬遮罩（圖未示），用以定義複數個金屬導線結構的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩蝕刻介電層130d，而於介電層內形成複數個金屬導線結構之開口（圖未示）。接下來如第7圖所示，於金屬導線結構之開口內分別形成一金屬導線結構130w。如前所述，金屬導線結構130被視為內連線結構的第一金屬層M1，且第一金屬層M1可藉由第0介層插塞V0（即接觸插塞120）與FinFET元件110電性連接。在完成第一金屬層M1之後，係可進行第二金屬層M2與第一介層插塞V1之製作。如前所述，由於第二金屬層M2與第一介層插塞V1係形成於同一介電層132d，因此可視為是同一層金屬結構。換句話說，這一層金屬結構係包含由第二金屬層M2與第一介層插塞V1所組成的結構對。如前所述，第二金屬層M2與第一介層插塞V1可採用雙鑲嵌方法，但由於該方法係為熟習該項技藝之人士所知，故於此不加以贅述。更重要的是，第一金屬層M1、第一介層插塞V1、第二金屬層M2係分別具有一金屬間距P3，在本較佳實施例中，這些具有相同金屬間距的金屬結構，皆被分類為第一組金屬MG1。另外，在本較佳實施例中，第一組金屬MG1之層數不多於二層。如第7圖所示，第一組金屬MG1中至少有一層金屬結構的延伸方向係與鰭片結構102相同。舉例來說，本較佳實施例中，第一組金屬MG1中的第二金屬層M2之延伸方向即與鰭片結構102相同，皆沿第一方向D1延伸。

更重要的是，在本較佳實施例中，第一組金屬MG1的金屬間距P3不僅小於單一圖案化方法的極限（75nm），更小於雙重圖案化方法的極限(50nm)，故必須利用一四倍圖案化方法(quadruple patterning)定義第一組金屬MG1。此外，由於第一組金屬MG1的一層內可包含第二金屬層M2與第一介層插塞V1，故本較佳實施例可利用一次四倍圖案化方法定義第一金屬層M1的尺寸與位置，再利用另一次圖案化方法定義第一介層插塞V1的尺寸與位置。換句話說，同一層的金屬結構必須使用二次的四倍圖案化方法來定義。

接下來請參閱第7圖。在形成第一組金屬MG1之後，係於半導體基底100上繼續進行內連線結構的元件之製作。如第7圖所示，於第一組金屬MG1上再形成一介電層140d，隨後於介電層140d表面利用微影製程形成一圖案化硬遮罩，用以定義複數個金屬導線結構與/或複數個接觸插塞的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩，蝕刻介電層140d，而於介電層內形成複數個金屬導線結構與接觸插塞之開口（圖未示）。接下來，於金屬導線結構與接觸插塞之開口內形成第三金屬層M3與第二介層插塞V2。此外，可重複進行上述步驟，而於介電層140d上再形成介電層142d與形成於介電層142d內的第四金屬層M4與第三介層插塞V3。須注意的是，第三金屬層M3、第二介層插塞V2、第四金屬層M4與第三介層插塞V3分別具有一相同的金屬間距P4，故具有相同金屬間距P4的第三金屬層M3、第二介層插塞V2、第四金屬層M4與第三介層插塞V3係被分類為第二組金屬MG2。更重要的是，第二組金屬MG2的金屬間距P4係為第一組金屬MG1之金屬間距P3的1.2倍至1.5倍。在本較佳實施例中，第二組金屬MG2的金屬間距P4係介於50nm與75nm之間，但不限於此。另外，在本較佳實施例中，上述步驟可依需要重複進行，使得第二組金屬MG2包含之膜層數不限於與第7圖所繪示的兩層，然而第二組金屬MG2之層數不多於四層。

另外須注意的是，由於第二組金屬MG2的金屬間距P4大於四倍圖案化方法的極限，但仍小於單一圖案化方法的極限，故第二組金屬MG2的每一膜層中係可利用一次雙重圖案化方法定義金屬導線結構的尺寸與位置，再利用另一次雙重圖案化方法定義插塞結構的尺寸與位置。

請繼續參閱第7圖。在形成第二組金屬MG2之後，係於半導體基底100上繼續進行內連線結構的元件之製作。如第6圖所示，接下來於第二組金屬MG2上重複進行以下步驟：形成一介電層150d/152d/154d，隨後於介電層150d/152d/154d表面利用微影製程形成一圖案化硬遮罩（圖未示），用以定義複數個金屬導線結構與/或複數個接觸插塞的尺寸與位置。隨後利用圖案化硬遮罩作為蝕刻遮罩，蝕刻介電層150d/152d/154d，而於介電層150d/152d/154d內形成複數個金屬導線結構與接觸插塞之開口（圖未示）。接下來，於金屬導線結構與接觸插塞之開口形成金屬導線結構與插塞結構。如第7圖所示，介電層150d內形成有第五金屬層M5以及第四介層插塞V4、介電層152d內形成有為第六金屬層M6與第五介層插塞V5、介電層154d內形成有第七金屬層M7與第六介層插塞V6。由此可知，每一層金屬結構皆包含由第n金屬層Mn與第n-1介層插塞Vn-1所組成的結構對。更重要的是，上述金屬層M5、M6、M7與介層插塞V4、V5、V6具有一相同的金屬間距P5，故具有相同金屬間距P5的金屬層M5、M6、M7與介層插塞V4、V5、V6係被分類為第三組金屬MG3。更重要的是，第三組金屬MG3的金屬間距P5亦係為第二組金屬MG2之金屬間距P4的1.2倍至1.5倍。在本較佳實施例中，第二組金屬MG2的金屬間距P4係大於75nm，但不限於此。

另外須注意的是，由於第三組金屬MG3的金屬間距P5已大於單一圖案化方法的極限，故第三組金屬MG3的每一膜層中係可利用一次單一圖案化方法定義金屬導線結構的尺寸與位置，再利用另一次單一圖案化方法定義插塞結構的尺寸與位置。換句話說，同一層的金屬結構必須使用二次的單一圖案化方法來定義。

根據本較佳實施例所提供之內連線結構及其製作方法，內連線結構200的第一組金屬MG1所包含的金屬間距P3係小於一第一預定值、第二組金屬MG2的金屬間距P4係大於該第一預定值但小於一第二預定值、第三組金屬MG3的金屬間距P5則大於該第二預定值。上述第一預定值與第二預定值可為不同等級顯影設備的極限值。舉例來說，在本較佳實施例中，第一預定值為50nm，第二預定值為75nm，但熟習該項技藝之人士應知第一預定值與第二預定值為不同等級顯影設備的極限值，故不限於此。因此，金屬間距P3小於50nm的第一組金屬MG1必須利用四倍圖案化方法定義、金屬間距P4介於50nm與75nm之間的第二組金屬MG2必須利用雙重圖案化方法定義、而金屬間距P5大於75nm的第三組金屬MG3則可利用單一圖案化方法定義。簡單地說，本較佳實施例係可利用半導體製程中最高階的顯影設備定義第一組金屬MG1、利用次一階的顯影設備定義第二組金屬MG2、利用更次一階的顯影設備定義第三組金屬MG3。

根據本發明所提供之積體電路結構及其製作方法，係可增加接觸插塞/條形接觸插塞的接觸插塞間距，使得接觸插塞大於第一組金屬的金屬間距和/或鰭片結構的鰭片間距，並以單一圖案化製程取代多重圖案化製程製作接觸插塞/條形接觸插塞，故可省略至少一張光罩的使用，更因此省略了至少一次的對準動作。更重要的是，本發明係可於非平面型FET元件上形成第一組金屬，隨後於第一組金屬上形成第二組金屬，且第二組金屬所包含之第二金屬間距係為第一組金屬所包含之第一金屬間距的1.2倍至1.5倍。由於第二組金屬係利用單一圖案化方法定義，因此在積體電路結構的製作過程中，係以單一圖案化製程取代多重圖案化製程定義第二組金屬的位置與尺寸，故可更省略至少一張光罩的使用，以及更省略至少一次的對準動作。簡單地說，本發明所教導之製作方法，係以半導體製程中最高階的顯影設備定義第一組金屬的位置與尺寸，但利用次一階的顯影設備定義第二組金屬的位置與尺寸，故可達到減少光罩使用數量。也就是說，本發明所提供之積體電路結構及其製作方法係享有降低製程複雜度、簡化製程流程、以及減少製作成本等優點。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧基底

102‧‧‧鰭片結構

102p‧‧‧連接墊

102s‧‧‧條型接觸插塞

104‧‧‧閘極電極

110‧‧‧鰭式場效電晶體元件

120‧‧‧接觸插塞/條形接觸插塞

130d、132d、140d、142d、150d、152d、154d‧‧‧介電層

130w、132w、140w、142w、150w、152w、154w‧‧‧金屬導線結構

132v、140v、142v、150v、152v、154v‧‧‧插塞結構

200‧‧‧內連線結構

300‧‧‧積體電路結構

MG1‧‧‧第一組金屬

MG2‧‧‧第二組金屬

MG3‧‧‧第三組金屬

M1‧‧‧第一金屬層

M2‧‧‧第二金屬層

M3‧‧‧第三金屬層

M4‧‧‧第四金屬層

M5‧‧‧第五金屬層

M6‧‧‧第六金屬層

M7‧‧‧第七金屬層

V0‧‧‧接觸插塞

V1‧‧‧第一介層插塞

V2‧‧‧第二介層插塞

V3‧‧‧第三介層插塞

V4‧‧‧第四介層插塞

V5‧‧‧第五介層插塞

V6‧‧‧第六介層插塞

P1‧‧‧鰭片間距

P2‧‧‧接觸插塞間距

P3、P4、P5‧‧‧金屬間距

第1圖至第4圖係為本發明所提供之積體電路結構之製作方法之一第一較佳實施例之示意圖，其中第3圖係為本發明之一變化型之示意圖。 第5圖為本發明所提供之內連線結構之一簡單示意圖。 第1圖至第7圖係為本發明所提供之積體電路結構之製作方法之一第二較佳實施例之示意圖。 第7圖亦可為本發明所提供之積體電路結構之製作方法之一第三較佳實施例之示意圖

Claims (24)

1. 一種積體電路結構，包含有：一半導體基底；至少一非平面型(non-planar)場效電晶體(field effect transistor，FET)元件，設置於該半導體基底上，且該非平面型場效電晶體元件包含有複數個鰭片結構與一閘極電極；一連結墊，設置於該半導體基底上並電連接該些鰭片結構；一內連線結構，設置於該半導體基底上，且該內連線結構包含有複數個第一組金屬與複數個第二組金屬，該等第一組金屬係設置於該非平面型場效電晶體元件上，而該等第二組金屬係設置於該等第一組金屬上，該等第一組金屬包含有一第一金屬間距，該等第二組金屬包含一第二金屬間距，且該第二金屬間距係為該第一金屬間距的1.2倍至1.5倍；以及複數個接觸插塞形成在該非平面型場效電晶體元件上，其中該連接墊通過一該接觸插塞電性連接至該內連線結構的該等第一組金屬，該閘極電極通過另一該接觸插塞電性連接至該內連線結構的該等第一組金屬。
2. 如申請專利範圍第1項所述之積體電路結構，其中該些接觸插塞包含一接觸插塞間距，該些鰭片結構包含一鰭片間距，且該接觸插塞間距大於該鰭片間距以及該第一金屬間距。
3. 如申請專利範圍第1項所述之積體電路結構，其中該等第一組金屬包含之層數不多於二層。
4. 如申請專利範圍第1項所述之積體電路結構，其中該等第二組金屬包含之層數不多於四層。
5. 如申請專利範圍第4項所述之積體電路結構，其中該等第二組金屬的每一層皆包含由至少一金屬導線結構與至少一插塞結構組成之結構對。
6. 如申請專利範圍第1項所述之積體電路結構，其中該第一金屬間距係小於一預定值。
7. 如申請專利範圍第6項所述之積體電路結構，其中該預定值係為75奈米(nanometer,nm)。
8. 如申請專利範圍第7項所述之積體電路結構，其中該第二金屬間距係介於75nm與85nm之間。
9. 如申請專利範圍第1項所述之積體電路結構，更包含複數個第三組金屬，且該等第三組金屬包含一第三金屬間距。
10. 如申請專利範圍第9項所述之積體電路結構，其中該第一金屬間距係小於一第一預定值，該第二金屬間距係大於該第一預定值且小於一第二預定值，而該第三金屬間距係大於該第二預定值。
11. 如申請專利範圍第10項所述之積體電路結構，其中該第一預定值係為50nm，而該第二預定值係為75nm。
12. 如申請專利範圍第1項所述之積體電路結構，其中該非平面型場效電晶體元件之該等鰭片結構包含矽、鍺、或三-五族半導體(III-V semiconductor)材料。
13. 如申請專利範圍第1項所述之積體電路結構，其中該非平面型場效電晶體元件之該閘極電極包含有一單功函數金屬層或一複合功函數金屬層。
14. 一種積體電路結構之製作方法，包含有：提供一半導體基底，且該半導體基底上形成有至少一非平面型場效電晶體元件；於該非平面型場效電晶體元件上形成複數個第一組金屬，該等第一組金屬之位置與尺寸係藉由一多重圖案化方法定義，且該等第一組金屬包含有一第一金屬間距；於該等第一組金屬上形成複數個第二組金屬，該等第二組金屬之位置與尺寸係藉由一單一圖案化方法定義，且該等第二組金屬包含有一第二金屬間距，且該第二金屬間距係為該第一金屬間距的1.2倍至1.5倍。
15. 如申請專利範圍第14項所述之製作方法，其中該等第一組金屬之位置與尺寸係藉由一雙重圖案化方法定義。
16. 如申請專利範圍第15項所述之製作方法，其中該雙重圖案化製程包含有微影-蝕刻-光微影-蝕刻(litho-etching-litho-etching，LELE)方法、微影-凍結-微影-蝕刻(litho-freeze-litho-etch，LFLE)方法、和自對準雙重圖案化(self-aligned double patterning，SADP)方法。
17. 如申請專利範圍第15項所述之製作方法，更包含於該半導體基底形成複數個第三組金屬，且該等第三組金屬之位置與尺寸係藉由一四倍圖案化(quadruple patterning)方法定義。
18. 如申請專利範圍第17項所述之製作方法，其中該等第三組金屬包含有一第三金屬間距，且該第一金屬間距係為該第三金屬間距的1.2倍至1.5倍。
19. 如申請專利範圍第14項所述之製作方法，更包含至少一條狀接觸(slot contact)，且該條狀接觸插塞電性連接該非平面型場效電晶體元件與該等第一組金屬。
20. 如申請專利範圍第14項所述之製作方法，更包含進行一單一圖案化製程，用以形成至少一接觸插塞，且該等接觸插塞電性連接該非平面型場效電晶體元件與該等第一組金屬。
21. 如申請專利範圍第20項所述之製作方法，其中該接觸插塞包含一接觸間距，且該接觸間距大於該第一金屬間距。
22. 如申請專利範圍第14項所述之製作方法，其中該等第一組金屬包含之層數不多於二層。
23. 如申請專利範圍第14項所述之製作方法，其中該等第二組金屬包含之層數不多於四層。
24. 如申請專利範圍第23項所述之製作方法，其中該等第二組金屬的每一層皆包含由至少一導線結構與至少一插塞結構組成之結構對。