DE19844990A1 - Anordnungsstruktur eines Halbleiterbauelements - Google Patents
Anordnungsstruktur eines HalbleiterbauelementsInfo
- Publication number
- DE19844990A1 DE19844990A1 DE19844990A DE19844990A DE19844990A1 DE 19844990 A1 DE19844990 A1 DE 19844990A1 DE 19844990 A DE19844990 A DE 19844990A DE 19844990 A DE19844990 A DE 19844990A DE 19844990 A1 DE19844990 A1 DE 19844990A1
- Authority
- DE
- Germany
- Prior art keywords
- chip
- auxiliary contact
- contact points
- regions
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000012360 testing method Methods 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 16
- 238000009413 insulation Methods 0.000 claims description 10
- 235000012431 wafers Nutrition 0.000 description 15
- 238000005538 encapsulation Methods 0.000 description 6
- 230000008439 repair process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01025—Manganese [Mn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01042—Molybdenum [Mo]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
Die vorliegende Erfindung betrifft ein
Halbleiterbauelement, wie z. B. einen Speicher, und
insbesondere dessen Anordnungsstruktur.
Halbleiter-Miniaturisierung führt zu reduzierten
Stückkosten pro Funktion, zu einem niedrigen
Energieverbrauch und einer verbesserten Leistung. Die
Faktoren, die zur Verringerung der Chipgröße beitragen,
sind die Zellengröße, die Anzahl der Steuerschaltungen usw.
Im allgemeinen umfaßt das Halbleiterbauelement eine
Vielzahl von Kontaktstellen, die in zwei Arten unterteilt
sind. Eine ist die sogenannte Bondkontaktstelle, die
während der Verkapselung über einen Draht mit dem
Anschlußstift verbunden wird, und die andere ist die
sogenannte Hilfskontaktstelle, die nicht mit dem
Anschlußstift verbunden wird, sondern statt dessen
gewöhnlich verwendet wird, um das Testsignal zuzuführen und
die Gleichstrompegel des Chips zu messen.
Fig. 1 und 2 zeigen die Hilfs- und Bondkontaktstellen, die
längs der Kanten oder der Mittellinie des Chips angeordnet
sind und sich außerhalb den Chip erstrecken, wenn die Größe
des Chips verringert wird. Es ist im allgemeinen unmöglich,
den Abstand (beispielsweise etwa 20 µm) zwischen
benachbarten Kontaktstellen (Bond- und Hilfskontaktstellen)
eines einzelnen Chips und die Größe (beispielsweise etwa
150 µm × 150 µm) jeder Kontaktstelle zu verringern. Darüber
hinaus kann die Anzahl der Kontaktstellen gemäß der
Eingabe/Ausgabe-Struktur einer Speichervorrichtung und
deren Kapazität zunehmen. Obwohl die Chipgröße im
allgemeinen verringert werden kann, ist die Anzahl der
Kontaktstellen feststehend, so daß die Gesamtgröße des
Chips, einschließlich der Kontaktstellen, nicht reduziert
wird, wie in den Fig. 1 und 2 dargestellt. Somit stellen
die Kontaktstellen Faktoren dar, die die Reduzierung der
Chipgröße begrenzen.
Es ist Aufgabe der vorliegenden Erfindung, eine
Anordnungsstruktur eines Halbleiterbauelements
bereit zustellen, die zur Verringerung der Anzahl der
innerhalb des Chips angeordneten Kontaktstellen beitragen
kann.
Gemäß einer Ausführungsform der vorliegenden Erfindung
umfaßt eine Anordnungsstruktur eines Halbleiterbauelements
eine Vielzahl von Chipbereichen, die auf einem Wafer
ausgebildet sind, eine Vielzahl von Ritzgrabenbereichen,
die auf dem Wafer ausgebildet sind, eine Vielzahl von
Bondkontaktstellen, die in jedem der Chipbereiche
vorgesehen sind, und eine Vielzahl von Hilfskontaktstellen,
die in den Ritzgrabenbereichen angeordnet sind, um jeweils
mit den Chipbereichen verbunden zu werden.
Gemäß einer weiteren Ausführungsform der vorliegenden
Erfindung umfaßt eine Anordnungsstruktur eines
Halbleiterbauelements eine Vielzahl von auf einem Wafer
ausgebildeten Chipbereichen mit einem vorgeschriebenen
Zwischenraum zwischen ihnen, wobei in jedem der
Chipbereiche ein Chip montiert ist, der mit einer Schaltung
zur Erzeugung einer inneren Spannung ausgestattet ist, eine
Vielzahl von Bondkontaktstellen, die in jedem der
Chipbereiche vorgesehen sind, eine Vielzahl von
Hilfskontaktstellen, die jeweils mit den Chips verbunden
sind, um die jeweiligen inneren Spannungen der Chips zu
erfassen, und eine Vielzahl von Leitungsbahnen, um die
Hilfskontaktstellen mit den betreffenden Schaltungen, die
unterschiedliche innere Spannungen erzeugen, elektrisch zu
verbinden. Die Hilfskontaktstellen sind in den Bereichen
zwischen den Chipbereichen angeordnet. Vorzugsweise sind
ferner Isolierungsmittel zur elektrischen Isolierung der
Leitungsbahnen vorgesehen, damit die Leitungsbahnen an den
Kanten der Chipbereiche nicht miteinander verbunden werden,
wenn die Chipbereiche voneinander getrennt werden. Die
Isolierungsmittel können eine Vielzahl von Sicherungen bzw.
Schmelzverbindungen umfassen, die jeweils in dem
Chipbereich zwischen der betreffenden Hilfskontaktstelle
und der Schaltung angeordnet sind. Die Hilfskontaktstellen
werden bei der Trennung der Chipbereiche abgeschnitten.
Gemäß noch einer weiteren Ausführungsform der vorliegenden
Erfindung umfaßt eine Anordnungsstruktur eines
Halbleiterbauelements eine Vielzahl von auf einem Wafer
ausgebildeten Chipbereichen mit einem vorgeschriebenen
Zwischenraum zwischen ihnen, wobei in jedem der
Chipbereiche ein Chip montiert ist, eine Vielzahl von
Bondkontaktstellen, die in jedem der Chipbereiche
vorgesehen sind, eine Vielzahl von Ritzgrabenbereichen, die
auf dem Wafer ausgebildet sind, eine Vielzahl von
Hilfskontaktstellen zum Empfangen von Testsignalen beim
Testen der Chips und eine Vielzahl von Leitungsbahnen, um
die Hilfskontaktstellen mit den betreffenden Chips
elektrisch zu verbinden, wobei die Hilfskontaktstellen in
den Ritzgrabenbereichen angeordnet sind. Vorzugsweise sind
ferner Isolierungsmittel zur elektrischen Isolierung der
Leitungsbahnen vorgesehen, damit die Leitungsbahnen an den
Kanten der Chipbereiche nicht miteinander verbunden werden,
wenn die Chipbereiche voneinander getrennt werden. Die
Isolierungsmittel können eine Vielzahl von Sicherungen bzw.
Schmelzverbindungen umfassen, die jeweils in dem
Chipbereich zwischen der betreffenden Hilfskontaktstelle
und der Schaltung angeordnet sind. Mindestens eines der
Testsignale wird über eine der Hilfskontaktstellen zu
benachbarten Chips gemeinsam geliefert.
Gemäß einer weiteren Ausführungsform der vorliegenden
Erfindung umfaßt eine Anordnungsstruktur eines
Halbleiterbauelements eine Vielzahl von auf einem Wafer
ausgebildeten Chipbereichen, um jeweils Chips zu montieren,
wobei jeder mit einer Schaltung zur Erzeugung einer inneren
Spannung ausgestattet ist, eine Vielzahl von
Ritzgrabenbereichen, die auf dem Wafer ausgebildet sind,
eine Vielzahl von ersten Hilfskontaktstellen, die jeweils
in den Ritzgrabenbereichen angeordnet sind, zum Erfassen
der jeweiligen inneren Spannungen der Chips, eine Vielzahl
von zweiten Hilfskontaktstellen, die jeweils in den
Ritzgrabenbereichen angeordnet sind, zum Empfangen der
Testsignale zum Testen der Chips, und eine Vielzahl von
Leitungsbahnen, um die ersten Hilfskontaktstellen mit den
betreffenden Schaltungen, die unterschiedliche innere
Spannungen erzeugen, und die zweiten Hilfskontaktstellen
mit den betreffenden Chips elektrisch zu verbinden.
Vorzugsweise sind ferner Isolierungsmittel zur elektrischen
Isolierung der Leitungsbahnen vorgesehen, damit die
Leitungsbahnen an den Kanten der Chipbereiche nicht
miteinander verbunden werden, wenn die Chipbereiche
voneinander getrennt werden. Die Isolierungsmittel können
eine Vielzahl von Sicherungen bzw. Schmelzverbindungen
umfassen, die jeweils in dem Chipbereich zwischen der
betreffenden Hilfskontaktstelle und der Schaltung
angeordnet sind. Mindestens eines der Testsignale wird über
eine der Hilfskontaktstellen zu benachbarten Chips
gemeinsam geliefert. Folglich sind die Hilfskontaktstellen
zum Testen in den Ritzgrabenbereichen angeordnet, die bei
der Verkapselung abgeschnitten werden, so daß die Anzahl
der in dem Chip angeordneten Kontaktstellen verringert
werden kann.
Ausführungsbeispiele der Erfindung werden nachfolgend
anhand von Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 ein schematisches Diagramm zur Darstellung der
Hilfs- und Bondkontaktstellen, die längs den
Kanten des Chips angeordnet sind und sich
außerhalb den Chip erstrecken, wenn die Größe des
Chips verringert wird;
Fig. 2 eine Ansicht ähnlich Fig. 1, wobei jedoch die
Hilfs- und Bondkontaktstellen in der Mitte des
Chips angeordnet sind;
Fig. 3 ein schematisches Diagramm zur Darstellung eines
Wafers, der mit den Chipbereichen und den
Ritzgrabenbereichen markiert ist; und
Fig. 4 eine Anordnungsstruktur eines
Halbleiterbauelements gemäß der vorliegenden
Erfindung.
Mit Bezug auf Fig. 4 sind die Hilfskontaktstellen 20 in den
Ritzgrabenbereichen 100 zwischen den Chipbereichen 200
angeordnet, während die Bondkontaktstellen 26 in den
Chipbereichen 200 angeordnet sind. Dies dient zur
Entfernung der Hilfskontaktstellen 20 bei der Verkapselung,
da sie nur zum Testen des Wafers verwendet werden, so daß
die Anzahl der Kontaktstellen, die in dem fertiggestellten
Chip angeordnet sind, verringert werden kann. Im
allgemeinen wird der Wafer mit den Chipbereichen 200 zur
Montage einer Vielzahl von Chips und den
Ritzgrabenbereichen 100, die zum Trennen der Chips bei der
Verkapselung verwendet werden, markiert.
Der Prozeß zur Herstellung eines Halbleiterspeichers umfaßt
im allgemeinen die Schritte: Anfertigen eines Wafers,
Übertragen einer entworfenen Schaltkreisstruktur auf den
Wafer, Testen der auf dem Wafer ausgebildeten
Chipschaltung, Instandsetzen des Chips, Verkapseln des
Chips usw. Wenn während des Testens fehlerhafte Zellen in
dem Chip gefunden werden, werden sie durch redundante
Zellen ersetzt, und zwar durch Erzeugung von Signalen zur
Ausführung solcher Ersetzungsvorgänge. Ein
Informationssignal wird zusätzlich erzeugt, um die
Messungen der verschiedenen Gleichspannungen zum Ansteuern
des Chips darzustellen. Da die Gleichspannungen gemäß den
Transistorkennlinien während des Prozesses größer oder
kleiner sein können als ein vorgeschriebener Bezugspegel,
sollten die gemessenen Gleichspannungen im nächsten
Instandsetzungsschritt auf die zweckmäßigen Pegel
nachreguliert werden. Solche Gleichspannungen sind die
innere Quellenspannung, die Spannung der freien Ladung der
Bitleitung, die Anodenspannung der DRAM-Zelle, die
Hochpegelspannung, die höher ist als die innere
Quellenspannung, die Sperrvorspannung usw. Bei dem
Instandsetzungsschritt wird die fehlerhafte Zelle gemäß der
im vorangehenden Schritt empfangenen
Instandsetzungsinformation durch eine redundante Zelle
ersetzt und die Gleichspannungen werden auf die
erforderlichen Pegel nachreguliert. In diesem Fall wird die
Laserschmelzabgleichung für die Nachregulierung verwendet.
Wie in Fig. 4 gezeigt, sind die Hilfskontaktstellen 20 zum
Empfangen der Testsignale zum Testen der Gleichspannungen
im Waferstadium in den Ritzgrabenbereichen 100 angeordnet
und über ihre betreffenden Leitungsbahnen 22 mit den
entsprechenden Schaltungen (beispielsweise
Spannungsgeneratoren zum Erzeugen der Gleichspannungen)
verbunden. Die Leitungsbahnen 22 können jedoch elektrisch
miteinander verbunden werden, wenn der Wafer längs der
Ritzgräben 100 geschnitten wird, um die Chips zu trennen.
Um solche elektrischen Verbindungen zu verhindern, sind die
Leitungsbahnen 22 mit Sicherungen bzw. Schmelzverbindungen
24 versehen, die in den Chipbereichen zwischen den
Hilfskontaktstellen 20 und den entsprechenden Schaltungen
angeordnet sind.
Unter den Hilfskontaktstellen 20, die in den
Ritzgrabenbereichen 100 angeordnet sind, sollten diejenigen
zum Messen der Gleichspannungen für jeden Chip vorgesehen
sein. Es ist jedoch nicht erforderlich, die
Hilfskontaktstelle 28 zum Empfangen eines gemeinsamen
Testsignals für jeden Chip vorzusehen. Die benachbarten
Chips sind nämlich gemeinsam mit der Hilfskontaktstelle 28
versehen, um das gemeinsame Testsignal zu empfangen, wie in
Fig. 4 gezeigt. Bei der vorliegenden Ausführungsform ist
eine einzige Hilfskontaktstelle 28 für die vier
benachbarten Chips vorgesehen, es wird jedoch angemerkt,
daß mehr Chips gemeinsam mit der einzigen
Hilfskontaktstelle versehen sein können. Somit kann die
Chipgröße mit Hilfe der in den Ritzgrabenbereichen
angeordneten Hilfskontaktstellen, die bei der Verkapselung
entfernt werden können, beträchtlich verringert werden.
Obwohl die vorliegende Erfindung anhand von speziellen
Ausführungsformen, die von den beigefügten Zeichnungen
begleitet werden, beschrieben wurde, ist es für Fachleute
ersichtlich, daß verschiedene Änderungen und Modifikationen
vorgenommen werden können, ohne vom Wesentlichen der
vorliegenden Erfindung abzuweichen.
Claims (11)
1. Anordnungsstruktur eines Halbleiterbauelements,
umfassend:
eine Vielzahl von Chipbereichen (200), die auf einem Wafer ausgebildet sind;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind; und
eine Vielzahl von Hilfskontaktstellen (20, 28), die in den Ritzgrabenbereichen (100) angeordnet sind, um jeweils mit den Chipbereichen (200) verbunden zu werden.
eine Vielzahl von Chipbereichen (200), die auf einem Wafer ausgebildet sind;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind; und
eine Vielzahl von Hilfskontaktstellen (20, 28), die in den Ritzgrabenbereichen (100) angeordnet sind, um jeweils mit den Chipbereichen (200) verbunden zu werden.
2. Anordnungsstruktur eines Halbleiterbauelements,
umfassend:
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200) mit einem vorgeschriebenen Zwischenraum zwischen ihnen, wobei in jedem der Chipbereiche (200) ein Chip montiert ist, der mit einer Schaltung zur Erzeugung einer inneren Spannung ausgestattet ist;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind;
eine Vielzahl von Hilfskontaktstellen (20, 28), die jeweils mit den Chips verbunden sind, um die jeweiligen inneren Spannungen der Chips zu erfassen; und
eine Vielzahl von Leitungsbahnen (22), um die Hilfskontaktstellen (20, 28) mit den betreffenden Schaltungen, die unterschiedliche innere Spannungen erzeugen, elektrisch zu verbinden, wobei die Hilfskontaktstellen (20, 28) in den Bereichen zwischen den Chipbereichen (200) angeordnet sind.
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200) mit einem vorgeschriebenen Zwischenraum zwischen ihnen, wobei in jedem der Chipbereiche (200) ein Chip montiert ist, der mit einer Schaltung zur Erzeugung einer inneren Spannung ausgestattet ist;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind;
eine Vielzahl von Hilfskontaktstellen (20, 28), die jeweils mit den Chips verbunden sind, um die jeweiligen inneren Spannungen der Chips zu erfassen; und
eine Vielzahl von Leitungsbahnen (22), um die Hilfskontaktstellen (20, 28) mit den betreffenden Schaltungen, die unterschiedliche innere Spannungen erzeugen, elektrisch zu verbinden, wobei die Hilfskontaktstellen (20, 28) in den Bereichen zwischen den Chipbereichen (200) angeordnet sind.
3. Anordnungsstruktur eines Halbleiterbauelements nach
Anspruch 2, wobei ferner Isolierungsmittel (24) zur
elektrischen Isolierung der Leitungsbahnen (22) vorgesehen
sind, damit die Leitungsbahnen (22) an den Kanten der
Chipbereiche (200) nicht miteinander verbunden werden, wenn
die Chipbereiche voneinander getrennt werden.
4. Anordnungsstruktur eines Halbleiterbauelements nach
Anspruch 3, wobei die Isolierungsmittel eine Vielzahl von
Schmelzverbindungen (24) umfassen, die jeweils in dem
Chipbereich (200) zwischen der betreffenden
Hilfskontaktstelle (20, 28) und der Schaltung angeordnet
sind.
5. Anordnungsstruktur eines Halbleiterbauelements nach
einem der Ansprüche 2 bis 4, wobei die Hilfskontaktstellen
(20, 28) bei der Trennung der Chipbereiche (200)
abgeschnitten werden.
6. Anordnungsstruktur eines Halbleiterbauelements,
umfassend:
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200) mit einem vorgeschriebenen Zwischenraum zwischen ihnen, wobei in jedem der Chipbereiche (200) ein Chip montiert ist;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von Hilfskontaktstellen (20, 28) zum Empfangen von Testsignalen beim Testen der Chips; und
eine Vielzahl von Leitungsbahnen (22), um die Hilfskontaktstellen (20, 28) mit den betreffenden Chips elektrisch zu verbinden, wobei die Hilfskontaktstellen (20, 28) in den Ritzgrabenbereichen (100) angeordnet sind.
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200) mit einem vorgeschriebenen Zwischenraum zwischen ihnen, wobei in jedem der Chipbereiche (200) ein Chip montiert ist;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von Hilfskontaktstellen (20, 28) zum Empfangen von Testsignalen beim Testen der Chips; und
eine Vielzahl von Leitungsbahnen (22), um die Hilfskontaktstellen (20, 28) mit den betreffenden Chips elektrisch zu verbinden, wobei die Hilfskontaktstellen (20, 28) in den Ritzgrabenbereichen (100) angeordnet sind.
7. Anordnungsstruktur eines Halbleiterbauelements nach
Anspruch 6, wobei ferner Isolierungsmittel (24) zur
elektrischen Isolierung der Leitungsbahnen (22) vorgesehen
sind, damit die Leitungsbahnen (22) an den Kanten der
Chipbereiche (200) nicht miteinander verbunden werden, wenn
die Chipbereiche voneinander getrennt werden, wobei die
Isolierungsmittel eine Vielzahl von Schmelzverbindungen
umfassen, die jeweils in dem Chipbereich (200) zwischen der
betreffenden Hilfskontaktstelle (20, 28) und der Schaltung
angeordnet sind.
8. Anordnungsstruktur eines Halbleiterbauelements nach
Anspruch 6 oder 7, wobei mindestens eines der Testsignale
über eine der Hilfskontaktstellen (28) zu benachbarten
Chips gemeinsam geliefert wird.
9. Anordnungsstruktur eines Halbleiterbauelements,
umfassend:
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200), um jeweils Chips zu montieren, wobei jeder mit einer Schaltung zur Erzeugung einer inneren Spannung ausgestattet ist;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von ersten Hilfskontaktstellen (20), die jeweils in den Ritzgrabenbereichen (100) angeordnet sind, zum Erfassen der jeweiligen inneren Spannungen der Chips;
eine Vielzahl von zweiten Hilfskontaktstellen (28), die jeweils in den Ritzgrabenbereichen (100) angeordnet sind, zum Empfangen der Testsignale zum Testen der Chips; und
eine Vielzahl von Leitungsbahnen (22), um die ersten Hilfskontaktstellen (20) mit den betreffenden Schaltungen, die unterschiedliche innere Spannungen erzeugen, und die zweiten Hilfskontaktstellen (28) mit den betreffenden Chips elektrisch zu verbinden.
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200), um jeweils Chips zu montieren, wobei jeder mit einer Schaltung zur Erzeugung einer inneren Spannung ausgestattet ist;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von ersten Hilfskontaktstellen (20), die jeweils in den Ritzgrabenbereichen (100) angeordnet sind, zum Erfassen der jeweiligen inneren Spannungen der Chips;
eine Vielzahl von zweiten Hilfskontaktstellen (28), die jeweils in den Ritzgrabenbereichen (100) angeordnet sind, zum Empfangen der Testsignale zum Testen der Chips; und
eine Vielzahl von Leitungsbahnen (22), um die ersten Hilfskontaktstellen (20) mit den betreffenden Schaltungen, die unterschiedliche innere Spannungen erzeugen, und die zweiten Hilfskontaktstellen (28) mit den betreffenden Chips elektrisch zu verbinden.
10. Anordnungsstruktur eines Halbleiterbauelements nach
Anspruch 9, wobei ferner Isolierungsmittel (24) zur
elektrischen Isolierung der Leitungsbahnen (22) vorgesehen
sind, damit die Leitungsbahnen an den Kanten der
Chipbereiche (200) nicht miteinander verbunden werden, wenn
die Chipbereiche voneinander getrennt werden, wobei die
Isolierungsmittel eine Vielzahl von Schmelzverbindungen
umfassen, die jeweils in dem Chipbereich (200) zwischen der
betreffenden Hilfskontaktstelle (20, 28) und der Schaltung
angeordnet sind.
11. Anordnungsstruktur eines Halbleiterbauelements nach
Anspruch 9 oder 10, wobei mindestens eines der Testsignale
über eine der Hilfskontaktstellen (28) zu benachbarten
Chips gemeinsam geliefert wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970081004A KR100283030B1 (ko) | 1997-12-31 | 1997-12-31 | 반도체 장치의 레이 아웃 구조 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19844990A1 true DE19844990A1 (de) | 1999-07-08 |
Family
ID=19530477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19844990A Ceased DE19844990A1 (de) | 1997-12-31 | 1998-09-30 | Anordnungsstruktur eines Halbleiterbauelements |
Country Status (7)
Country | Link |
---|---|
US (1) | US6121677A (de) |
JP (1) | JPH11251531A (de) |
KR (1) | KR100283030B1 (de) |
DE (1) | DE19844990A1 (de) |
FR (1) | FR2773263A1 (de) |
GB (1) | GB2332981A (de) |
TW (1) | TW408445B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19936321C2 (de) * | 1999-08-02 | 2003-12-24 | Infineon Technologies Ag | Anordnung und Verfahren zum Testen einer Vielzahl von Halbleiterchips auf Waferebene |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000340746A (ja) * | 1999-05-26 | 2000-12-08 | Yamaha Corp | 半導体装置 |
US7678836B2 (en) * | 1999-11-04 | 2010-03-16 | Fxs Ventures, Llc | Method for rendering a contact lens wettable |
GB2368851B (en) * | 2000-06-07 | 2003-12-10 | Tokuyama Corp | Process for producing sintered aluminium nitride furnished with via holes |
JP2001358293A (ja) * | 2000-06-12 | 2001-12-26 | Toshiba Corp | 半導体装置 |
US6815803B1 (en) * | 2000-06-16 | 2004-11-09 | Infineon Technologies Ag | Multiple chip semiconductor arrangement having electrical components in separating regions |
US6730989B1 (en) | 2000-06-16 | 2004-05-04 | Infineon Technologies Ag | Semiconductor package and method |
KR100380409B1 (ko) * | 2001-01-18 | 2003-04-11 | 삼성전자주식회사 | 반도체 메모리 소자의 패드배열구조 및 그의 구동방법 |
US6486066B2 (en) * | 2001-02-02 | 2002-11-26 | Matrix Semiconductor, Inc. | Method of generating integrated circuit feature layout for improved chemical mechanical polishing |
JP2002246572A (ja) * | 2001-02-16 | 2002-08-30 | Toshiba Corp | 半導体装置 |
US6594818B2 (en) * | 2001-03-21 | 2003-07-15 | Samsung Electronics Co., Ltd. | Memory architecture permitting selection of storage density after fabrication of active circuitry |
JP2002373869A (ja) * | 2001-06-13 | 2002-12-26 | Mitsubishi Electric Corp | 半導体チップ、シリコンウェハ、及び、半導体チップの製造方法 |
US7183623B2 (en) * | 2001-10-02 | 2007-02-27 | Agere Systems Inc. | Trimmed integrated circuits with fuse circuits |
JP4559738B2 (ja) * | 2002-04-10 | 2010-10-13 | ハイニックス セミコンダクター インコーポレイテッド | 非四角形メモリバンクを有するメモリチップアーキテクチャ、及びメモリバンク配置方法 |
US7259043B2 (en) * | 2002-05-14 | 2007-08-21 | Texas Instruments Incorporated | Circular test pads on scribe street area |
US7026646B2 (en) * | 2002-06-20 | 2006-04-11 | Micron Technology, Inc. | Isolation circuit |
KR100487530B1 (ko) * | 2002-07-26 | 2005-05-03 | 삼성전자주식회사 | 테스트 소자 그룹이 구비된 반도체 소자 |
US6680484B1 (en) * | 2002-10-22 | 2004-01-20 | Texas Instruments Incorporated | Space efficient interconnect test multi-structure |
US7435990B2 (en) * | 2003-01-15 | 2008-10-14 | International Business Machines Corporation | Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer |
US8519512B2 (en) * | 2006-09-22 | 2013-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Test line placement to improve die sawing quality |
US8624346B2 (en) | 2005-10-11 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Exclusion zone for stress-sensitive circuit design |
US7952167B2 (en) * | 2007-04-27 | 2011-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scribe line layout design |
US8125052B2 (en) * | 2007-05-14 | 2012-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal ring structure with improved cracking protection |
EP2031598A1 (de) * | 2007-08-31 | 2009-03-04 | Axalto SA | System und Verfahren zum Schreiben von Daten in einen Flash-Speicher auf Basis zusätzlicher, entfernbarer Kontaktanschlüsse |
US8643147B2 (en) * | 2007-11-01 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure with improved cracking protection and reduced problems |
CN101471321B (zh) * | 2007-12-29 | 2010-08-18 | 南茂科技股份有限公司 | 用于封装芯片的承载带及芯片封装结构 |
CN101910808A (zh) * | 2008-01-02 | 2010-12-08 | Nxp股份有限公司 | 采用强度和方向检测的光传感器 |
DE102008026212B4 (de) * | 2008-05-30 | 2013-04-04 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterbauelement mit einer chipinternen elektrischen Teststruktur und Verfahren zur Herstellung der Teststruktur |
US20100252828A1 (en) * | 2009-04-03 | 2010-10-07 | Michael Grillberger | Semiconductor device comprising a chip internal electrical test structure allowing electrical measurements during the fabrication process |
TW201003880A (en) * | 2008-05-30 | 2010-01-16 | Advanced Micro Devices Inc | Semiconductor device comprising a chip internal electrical test structure allowing electrical measurements during the fabrication process |
US8334582B2 (en) * | 2008-06-26 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protective seal ring for preventing die-saw induced stress |
US7906836B2 (en) * | 2008-11-14 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Heat spreader structures in scribe lines |
US8368180B2 (en) * | 2009-02-18 | 2013-02-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scribe line metal structure |
ITMI20111418A1 (it) | 2011-07-28 | 2013-01-29 | St Microelectronics Srl | Architettura di testing di circuiti integrati su un wafer |
US10015916B1 (en) | 2013-05-21 | 2018-07-03 | Xilinx, Inc. | Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die |
US9960227B2 (en) * | 2013-09-11 | 2018-05-01 | Xilinx, Inc. | Removal of electrostatic charges from interposer for die attachment |
KR102442624B1 (ko) * | 2014-11-11 | 2022-09-13 | 삼성전자주식회사 | 반도체 디바이스 |
KR20170070434A (ko) * | 2015-12-14 | 2017-06-22 | 삼성전자주식회사 | 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법 |
US10679912B2 (en) * | 2017-10-02 | 2020-06-09 | International Business Machines Corporation | Wafer scale testing and initialization of small die chips |
CN112634955A (zh) | 2019-09-24 | 2021-04-09 | 长鑫存储技术有限公司 | Dram存储器 |
KR20230082948A (ko) * | 2021-12-02 | 2023-06-09 | 삼성전자주식회사 | 반도체 칩 및 그의 제조 방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5053700A (en) * | 1989-02-14 | 1991-10-01 | Amber Engineering, Inc. | Method for wafer scale testing of redundant integrated circuit dies |
US5285082A (en) * | 1989-11-08 | 1994-02-08 | U.S. Philips Corporation | Integrated test circuits having pads provided along scribe lines |
US5059899A (en) * | 1990-08-16 | 1991-10-22 | Micron Technology, Inc. | Semiconductor dies and wafers and methods for making |
JPH0621188A (ja) * | 1991-12-13 | 1994-01-28 | Yamaha Corp | 半導体ウェハ |
US5279975A (en) * | 1992-02-07 | 1994-01-18 | Micron Technology, Inc. | Method of testing individual dies on semiconductor wafers prior to singulation |
US5457400A (en) * | 1992-04-10 | 1995-10-10 | Micron Technology, Inc. | Semiconductor array having built-in test circuit for wafer level testing |
JPH06349926A (ja) * | 1993-06-12 | 1994-12-22 | Hitachi Ltd | 半導体装置 |
JPH0750326A (ja) * | 1993-08-04 | 1995-02-21 | Sharp Corp | 半導体集積回路装置 |
EP0745859B1 (de) * | 1995-05-31 | 2004-10-27 | STMicroelectronics, Inc. | Konfigurierbare Kontaktleiste zur bequemen parallellen Prüfung von integrierten Schaltungen |
US5506499A (en) * | 1995-06-05 | 1996-04-09 | Neomagic Corp. | Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad |
US5710538A (en) * | 1995-09-27 | 1998-01-20 | Micrel, Inc. | Circuit having trim pads formed in scribe channel |
US5923047A (en) * | 1997-04-21 | 1999-07-13 | Lsi Logic Corporation | Semiconductor die having sacrificial bond pads for die test |
-
1997
- 1997-12-31 KR KR1019970081004A patent/KR100283030B1/ko not_active IP Right Cessation
-
1998
- 1998-09-09 TW TW087114970A patent/TW408445B/zh active
- 1998-09-30 DE DE19844990A patent/DE19844990A1/de not_active Ceased
- 1998-10-20 GB GB9822941A patent/GB2332981A/en not_active Withdrawn
- 1998-11-30 US US09/201,613 patent/US6121677A/en not_active Expired - Fee Related
- 1998-12-08 JP JP10349136A patent/JPH11251531A/ja active Pending
- 1998-12-29 FR FR9816531A patent/FR2773263A1/fr not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19936321C2 (de) * | 1999-08-02 | 2003-12-24 | Infineon Technologies Ag | Anordnung und Verfahren zum Testen einer Vielzahl von Halbleiterchips auf Waferebene |
Also Published As
Publication number | Publication date |
---|---|
JPH11251531A (ja) | 1999-09-17 |
GB2332981A (en) | 1999-07-07 |
GB9822941D0 (en) | 1998-12-16 |
FR2773263A1 (fr) | 1999-07-02 |
KR100283030B1 (ko) | 2001-03-02 |
US6121677A (en) | 2000-09-19 |
KR19990060760A (ko) | 1999-07-26 |
TW408445B (en) | 2000-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19844990A1 (de) | Anordnungsstruktur eines Halbleiterbauelements | |
DE69219165T2 (de) | Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung | |
DE69030283T2 (de) | Halbleitervorrichtung und Verfahren zu deren Einbrennen | |
DE2542518C3 (de) | ||
DE60208579T2 (de) | Mehrchip-verbindungssystem | |
DE19835840B4 (de) | Herstellungsverfahren für einen Halbleiterchip | |
DE69223906T2 (de) | Verfahren zur Herstellung invertierter IC's und IC-Moduln mit einem solcher IC's | |
DE60011190T2 (de) | Gemischte Sicherungstechnologien | |
DE69422463T2 (de) | Halbleiteranordnung mit einem Halbleiterchip mit Rückseitenelektrode | |
DE19714470A1 (de) | Drahtbondchipverbindung mit hoher Dichte für Multichip-Module | |
EP0351581A1 (de) | Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung | |
DE3887849T2 (de) | Integrierte Schaltungspackung. | |
DE19549011C2 (de) | Leistungshalbleiter-Modul mit parallelgeschalteten IGBT-Chips und zusätzlicher Verbindung der Emitterkontakte | |
DE69019436T2 (de) | Adapter für integrierte Schaltkreiselemente und Verfahren unter Verwendung des Adapters zur Prüfung von zusammengebauten Elementen. | |
DE19819254C2 (de) | Integriertes Halbleiterschaltungsbauelement und Testverfahren dafür | |
DE69321276T2 (de) | Halbleiteranordnung mit einem Leitergitter | |
DE2532594A1 (de) | Halbleiterspeicher | |
DE10109174A1 (de) | Verfahren zum Strukturentwurf von integrierten Halbleiterschaltungen und Vorrichtung zur Durchführung desselben | |
EP1532682B1 (de) | Halbleiterwafer mit elektrisch verbundenen kontakt- und prüfflächen | |
DE3626151C2 (de) | ||
DE19743264C2 (de) | Verfahren zur Herstellung einer Emulationsschaltkreisanordnung sowie Emulationsschaltkreisanordnung mit zwei integrierten Schaltkreisen | |
DE10212742A1 (de) | Verfahren zum Löten von Kontaktstiften und Kontaktstifte dazu | |
DE10125029A1 (de) | Built Off Self Test (BOST) im Kerf | |
DE19815136B4 (de) | Integrierte Halbleiterschaltung mit einem Kondensator und einem Sicherungselement und Herstellungsverfahren | |
DE68917793T2 (de) | Integrierte Vorrichtung in Halbleiterscheibengrösse. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |