DE19844990A1 - Anordnungsstruktur eines Halbleiterbauelements - Google Patents

Anordnungsstruktur eines Halbleiterbauelements

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Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement, wie z. B. einen Speicher, und insbesondere dessen Anordnungsstruktur.
Halbleiter-Miniaturisierung führt zu reduzierten Stückkosten pro Funktion, zu einem niedrigen Energieverbrauch und einer verbesserten Leistung. Die Faktoren, die zur Verringerung der Chipgröße beitragen, sind die Zellengröße, die Anzahl der Steuerschaltungen usw. Im allgemeinen umfaßt das Halbleiterbauelement eine Vielzahl von Kontaktstellen, die in zwei Arten unterteilt sind. Eine ist die sogenannte Bondkontaktstelle, die während der Verkapselung über einen Draht mit dem Anschlußstift verbunden wird, und die andere ist die sogenannte Hilfskontaktstelle, die nicht mit dem Anschlußstift verbunden wird, sondern statt dessen gewöhnlich verwendet wird, um das Testsignal zuzuführen und die Gleichstrompegel des Chips zu messen.
Fig. 1 und 2 zeigen die Hilfs- und Bondkontaktstellen, die längs der Kanten oder der Mittellinie des Chips angeordnet sind und sich außerhalb den Chip erstrecken, wenn die Größe des Chips verringert wird. Es ist im allgemeinen unmöglich, den Abstand (beispielsweise etwa 20 µm) zwischen benachbarten Kontaktstellen (Bond- und Hilfskontaktstellen) eines einzelnen Chips und die Größe (beispielsweise etwa 150 µm × 150 µm) jeder Kontaktstelle zu verringern. Darüber hinaus kann die Anzahl der Kontaktstellen gemäß der Eingabe/Ausgabe-Struktur einer Speichervorrichtung und deren Kapazität zunehmen. Obwohl die Chipgröße im allgemeinen verringert werden kann, ist die Anzahl der Kontaktstellen feststehend, so daß die Gesamtgröße des Chips, einschließlich der Kontaktstellen, nicht reduziert wird, wie in den Fig. 1 und 2 dargestellt. Somit stellen die Kontaktstellen Faktoren dar, die die Reduzierung der Chipgröße begrenzen.
Es ist Aufgabe der vorliegenden Erfindung, eine Anordnungsstruktur eines Halbleiterbauelements bereit zustellen, die zur Verringerung der Anzahl der innerhalb des Chips angeordneten Kontaktstellen beitragen kann.
Gemäß einer Ausführungsform der vorliegenden Erfindung umfaßt eine Anordnungsstruktur eines Halbleiterbauelements eine Vielzahl von Chipbereichen, die auf einem Wafer ausgebildet sind, eine Vielzahl von Ritzgrabenbereichen, die auf dem Wafer ausgebildet sind, eine Vielzahl von Bondkontaktstellen, die in jedem der Chipbereiche vorgesehen sind, und eine Vielzahl von Hilfskontaktstellen, die in den Ritzgrabenbereichen angeordnet sind, um jeweils mit den Chipbereichen verbunden zu werden.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfaßt eine Anordnungsstruktur eines Halbleiterbauelements eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen mit einem vorgeschriebenen Zwischenraum zwischen ihnen, wobei in jedem der Chipbereiche ein Chip montiert ist, der mit einer Schaltung zur Erzeugung einer inneren Spannung ausgestattet ist, eine Vielzahl von Bondkontaktstellen, die in jedem der Chipbereiche vorgesehen sind, eine Vielzahl von Hilfskontaktstellen, die jeweils mit den Chips verbunden sind, um die jeweiligen inneren Spannungen der Chips zu erfassen, und eine Vielzahl von Leitungsbahnen, um die Hilfskontaktstellen mit den betreffenden Schaltungen, die unterschiedliche innere Spannungen erzeugen, elektrisch zu verbinden. Die Hilfskontaktstellen sind in den Bereichen zwischen den Chipbereichen angeordnet. Vorzugsweise sind ferner Isolierungsmittel zur elektrischen Isolierung der Leitungsbahnen vorgesehen, damit die Leitungsbahnen an den Kanten der Chipbereiche nicht miteinander verbunden werden, wenn die Chipbereiche voneinander getrennt werden. Die Isolierungsmittel können eine Vielzahl von Sicherungen bzw. Schmelzverbindungen umfassen, die jeweils in dem Chipbereich zwischen der betreffenden Hilfskontaktstelle und der Schaltung angeordnet sind. Die Hilfskontaktstellen werden bei der Trennung der Chipbereiche abgeschnitten.
Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung umfaßt eine Anordnungsstruktur eines Halbleiterbauelements eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen mit einem vorgeschriebenen Zwischenraum zwischen ihnen, wobei in jedem der Chipbereiche ein Chip montiert ist, eine Vielzahl von Bondkontaktstellen, die in jedem der Chipbereiche vorgesehen sind, eine Vielzahl von Ritzgrabenbereichen, die auf dem Wafer ausgebildet sind, eine Vielzahl von Hilfskontaktstellen zum Empfangen von Testsignalen beim Testen der Chips und eine Vielzahl von Leitungsbahnen, um die Hilfskontaktstellen mit den betreffenden Chips elektrisch zu verbinden, wobei die Hilfskontaktstellen in den Ritzgrabenbereichen angeordnet sind. Vorzugsweise sind ferner Isolierungsmittel zur elektrischen Isolierung der Leitungsbahnen vorgesehen, damit die Leitungsbahnen an den Kanten der Chipbereiche nicht miteinander verbunden werden, wenn die Chipbereiche voneinander getrennt werden. Die Isolierungsmittel können eine Vielzahl von Sicherungen bzw. Schmelzverbindungen umfassen, die jeweils in dem Chipbereich zwischen der betreffenden Hilfskontaktstelle und der Schaltung angeordnet sind. Mindestens eines der Testsignale wird über eine der Hilfskontaktstellen zu benachbarten Chips gemeinsam geliefert.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfaßt eine Anordnungsstruktur eines Halbleiterbauelements eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen, um jeweils Chips zu montieren, wobei jeder mit einer Schaltung zur Erzeugung einer inneren Spannung ausgestattet ist, eine Vielzahl von Ritzgrabenbereichen, die auf dem Wafer ausgebildet sind, eine Vielzahl von ersten Hilfskontaktstellen, die jeweils in den Ritzgrabenbereichen angeordnet sind, zum Erfassen der jeweiligen inneren Spannungen der Chips, eine Vielzahl von zweiten Hilfskontaktstellen, die jeweils in den Ritzgrabenbereichen angeordnet sind, zum Empfangen der Testsignale zum Testen der Chips, und eine Vielzahl von Leitungsbahnen, um die ersten Hilfskontaktstellen mit den betreffenden Schaltungen, die unterschiedliche innere Spannungen erzeugen, und die zweiten Hilfskontaktstellen mit den betreffenden Chips elektrisch zu verbinden. Vorzugsweise sind ferner Isolierungsmittel zur elektrischen Isolierung der Leitungsbahnen vorgesehen, damit die Leitungsbahnen an den Kanten der Chipbereiche nicht miteinander verbunden werden, wenn die Chipbereiche voneinander getrennt werden. Die Isolierungsmittel können eine Vielzahl von Sicherungen bzw. Schmelzverbindungen umfassen, die jeweils in dem Chipbereich zwischen der betreffenden Hilfskontaktstelle und der Schaltung angeordnet sind. Mindestens eines der Testsignale wird über eine der Hilfskontaktstellen zu benachbarten Chips gemeinsam geliefert. Folglich sind die Hilfskontaktstellen zum Testen in den Ritzgrabenbereichen angeordnet, die bei der Verkapselung abgeschnitten werden, so daß die Anzahl der in dem Chip angeordneten Kontaktstellen verringert werden kann.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand von Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 ein schematisches Diagramm zur Darstellung der Hilfs- und Bondkontaktstellen, die längs den Kanten des Chips angeordnet sind und sich außerhalb den Chip erstrecken, wenn die Größe des Chips verringert wird;
Fig. 2 eine Ansicht ähnlich Fig. 1, wobei jedoch die Hilfs- und Bondkontaktstellen in der Mitte des Chips angeordnet sind;
Fig. 3 ein schematisches Diagramm zur Darstellung eines Wafers, der mit den Chipbereichen und den Ritzgrabenbereichen markiert ist; und
Fig. 4 eine Anordnungsstruktur eines Halbleiterbauelements gemäß der vorliegenden Erfindung.
Mit Bezug auf Fig. 4 sind die Hilfskontaktstellen 20 in den Ritzgrabenbereichen 100 zwischen den Chipbereichen 200 angeordnet, während die Bondkontaktstellen 26 in den Chipbereichen 200 angeordnet sind. Dies dient zur Entfernung der Hilfskontaktstellen 20 bei der Verkapselung, da sie nur zum Testen des Wafers verwendet werden, so daß die Anzahl der Kontaktstellen, die in dem fertiggestellten Chip angeordnet sind, verringert werden kann. Im allgemeinen wird der Wafer mit den Chipbereichen 200 zur Montage einer Vielzahl von Chips und den Ritzgrabenbereichen 100, die zum Trennen der Chips bei der Verkapselung verwendet werden, markiert.
Der Prozeß zur Herstellung eines Halbleiterspeichers umfaßt im allgemeinen die Schritte: Anfertigen eines Wafers, Übertragen einer entworfenen Schaltkreisstruktur auf den Wafer, Testen der auf dem Wafer ausgebildeten Chipschaltung, Instandsetzen des Chips, Verkapseln des Chips usw. Wenn während des Testens fehlerhafte Zellen in dem Chip gefunden werden, werden sie durch redundante Zellen ersetzt, und zwar durch Erzeugung von Signalen zur Ausführung solcher Ersetzungsvorgänge. Ein Informationssignal wird zusätzlich erzeugt, um die Messungen der verschiedenen Gleichspannungen zum Ansteuern des Chips darzustellen. Da die Gleichspannungen gemäß den Transistorkennlinien während des Prozesses größer oder kleiner sein können als ein vorgeschriebener Bezugspegel, sollten die gemessenen Gleichspannungen im nächsten Instandsetzungsschritt auf die zweckmäßigen Pegel nachreguliert werden. Solche Gleichspannungen sind die innere Quellenspannung, die Spannung der freien Ladung der Bitleitung, die Anodenspannung der DRAM-Zelle, die Hochpegelspannung, die höher ist als die innere Quellenspannung, die Sperrvorspannung usw. Bei dem Instandsetzungsschritt wird die fehlerhafte Zelle gemäß der im vorangehenden Schritt empfangenen Instandsetzungsinformation durch eine redundante Zelle ersetzt und die Gleichspannungen werden auf die erforderlichen Pegel nachreguliert. In diesem Fall wird die Laserschmelzabgleichung für die Nachregulierung verwendet.
Wie in Fig. 4 gezeigt, sind die Hilfskontaktstellen 20 zum Empfangen der Testsignale zum Testen der Gleichspannungen im Waferstadium in den Ritzgrabenbereichen 100 angeordnet und über ihre betreffenden Leitungsbahnen 22 mit den entsprechenden Schaltungen (beispielsweise Spannungsgeneratoren zum Erzeugen der Gleichspannungen) verbunden. Die Leitungsbahnen 22 können jedoch elektrisch miteinander verbunden werden, wenn der Wafer längs der Ritzgräben 100 geschnitten wird, um die Chips zu trennen. Um solche elektrischen Verbindungen zu verhindern, sind die Leitungsbahnen 22 mit Sicherungen bzw. Schmelzverbindungen 24 versehen, die in den Chipbereichen zwischen den Hilfskontaktstellen 20 und den entsprechenden Schaltungen angeordnet sind.
Unter den Hilfskontaktstellen 20, die in den Ritzgrabenbereichen 100 angeordnet sind, sollten diejenigen zum Messen der Gleichspannungen für jeden Chip vorgesehen sein. Es ist jedoch nicht erforderlich, die Hilfskontaktstelle 28 zum Empfangen eines gemeinsamen Testsignals für jeden Chip vorzusehen. Die benachbarten Chips sind nämlich gemeinsam mit der Hilfskontaktstelle 28 versehen, um das gemeinsame Testsignal zu empfangen, wie in Fig. 4 gezeigt. Bei der vorliegenden Ausführungsform ist eine einzige Hilfskontaktstelle 28 für die vier benachbarten Chips vorgesehen, es wird jedoch angemerkt, daß mehr Chips gemeinsam mit der einzigen Hilfskontaktstelle versehen sein können. Somit kann die Chipgröße mit Hilfe der in den Ritzgrabenbereichen angeordneten Hilfskontaktstellen, die bei der Verkapselung entfernt werden können, beträchtlich verringert werden.
Obwohl die vorliegende Erfindung anhand von speziellen Ausführungsformen, die von den beigefügten Zeichnungen begleitet werden, beschrieben wurde, ist es für Fachleute ersichtlich, daß verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne vom Wesentlichen der vorliegenden Erfindung abzuweichen.

Claims (11)

1. Anordnungsstruktur eines Halbleiterbauelements, umfassend:
eine Vielzahl von Chipbereichen (200), die auf einem Wafer ausgebildet sind;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind; und
eine Vielzahl von Hilfskontaktstellen (20, 28), die in den Ritzgrabenbereichen (100) angeordnet sind, um jeweils mit den Chipbereichen (200) verbunden zu werden.
2. Anordnungsstruktur eines Halbleiterbauelements, umfassend:
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200) mit einem vorgeschriebenen Zwischenraum zwischen ihnen, wobei in jedem der Chipbereiche (200) ein Chip montiert ist, der mit einer Schaltung zur Erzeugung einer inneren Spannung ausgestattet ist;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind;
eine Vielzahl von Hilfskontaktstellen (20, 28), die jeweils mit den Chips verbunden sind, um die jeweiligen inneren Spannungen der Chips zu erfassen; und
eine Vielzahl von Leitungsbahnen (22), um die Hilfskontaktstellen (20, 28) mit den betreffenden Schaltungen, die unterschiedliche innere Spannungen erzeugen, elektrisch zu verbinden, wobei die Hilfskontaktstellen (20, 28) in den Bereichen zwischen den Chipbereichen (200) angeordnet sind.
3. Anordnungsstruktur eines Halbleiterbauelements nach Anspruch 2, wobei ferner Isolierungsmittel (24) zur elektrischen Isolierung der Leitungsbahnen (22) vorgesehen sind, damit die Leitungsbahnen (22) an den Kanten der Chipbereiche (200) nicht miteinander verbunden werden, wenn die Chipbereiche voneinander getrennt werden.
4. Anordnungsstruktur eines Halbleiterbauelements nach Anspruch 3, wobei die Isolierungsmittel eine Vielzahl von Schmelzverbindungen (24) umfassen, die jeweils in dem Chipbereich (200) zwischen der betreffenden Hilfskontaktstelle (20, 28) und der Schaltung angeordnet sind.
5. Anordnungsstruktur eines Halbleiterbauelements nach einem der Ansprüche 2 bis 4, wobei die Hilfskontaktstellen (20, 28) bei der Trennung der Chipbereiche (200) abgeschnitten werden.
6. Anordnungsstruktur eines Halbleiterbauelements, umfassend:
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200) mit einem vorgeschriebenen Zwischenraum zwischen ihnen, wobei in jedem der Chipbereiche (200) ein Chip montiert ist;
eine Vielzahl von Bondkontaktstellen (26), die in jedem der Chipbereiche (200) vorgesehen sind;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von Hilfskontaktstellen (20, 28) zum Empfangen von Testsignalen beim Testen der Chips; und
eine Vielzahl von Leitungsbahnen (22), um die Hilfskontaktstellen (20, 28) mit den betreffenden Chips elektrisch zu verbinden, wobei die Hilfskontaktstellen (20, 28) in den Ritzgrabenbereichen (100) angeordnet sind.
7. Anordnungsstruktur eines Halbleiterbauelements nach Anspruch 6, wobei ferner Isolierungsmittel (24) zur elektrischen Isolierung der Leitungsbahnen (22) vorgesehen sind, damit die Leitungsbahnen (22) an den Kanten der Chipbereiche (200) nicht miteinander verbunden werden, wenn die Chipbereiche voneinander getrennt werden, wobei die Isolierungsmittel eine Vielzahl von Schmelzverbindungen umfassen, die jeweils in dem Chipbereich (200) zwischen der betreffenden Hilfskontaktstelle (20, 28) und der Schaltung angeordnet sind.
8. Anordnungsstruktur eines Halbleiterbauelements nach Anspruch 6 oder 7, wobei mindestens eines der Testsignale über eine der Hilfskontaktstellen (28) zu benachbarten Chips gemeinsam geliefert wird.
9. Anordnungsstruktur eines Halbleiterbauelements, umfassend:
eine Vielzahl von auf einem Wafer ausgebildeten Chipbereichen (200), um jeweils Chips zu montieren, wobei jeder mit einer Schaltung zur Erzeugung einer inneren Spannung ausgestattet ist;
eine Vielzahl von Ritzgrabenbereichen (100), die auf dem Wafer ausgebildet sind;
eine Vielzahl von ersten Hilfskontaktstellen (20), die jeweils in den Ritzgrabenbereichen (100) angeordnet sind, zum Erfassen der jeweiligen inneren Spannungen der Chips;
eine Vielzahl von zweiten Hilfskontaktstellen (28), die jeweils in den Ritzgrabenbereichen (100) angeordnet sind, zum Empfangen der Testsignale zum Testen der Chips; und
eine Vielzahl von Leitungsbahnen (22), um die ersten Hilfskontaktstellen (20) mit den betreffenden Schaltungen, die unterschiedliche innere Spannungen erzeugen, und die zweiten Hilfskontaktstellen (28) mit den betreffenden Chips elektrisch zu verbinden.
10. Anordnungsstruktur eines Halbleiterbauelements nach Anspruch 9, wobei ferner Isolierungsmittel (24) zur elektrischen Isolierung der Leitungsbahnen (22) vorgesehen sind, damit die Leitungsbahnen an den Kanten der Chipbereiche (200) nicht miteinander verbunden werden, wenn die Chipbereiche voneinander getrennt werden, wobei die Isolierungsmittel eine Vielzahl von Schmelzverbindungen umfassen, die jeweils in dem Chipbereich (200) zwischen der betreffenden Hilfskontaktstelle (20, 28) und der Schaltung angeordnet sind.
11. Anordnungsstruktur eines Halbleiterbauelements nach Anspruch 9 oder 10, wobei mindestens eines der Testsignale über eine der Hilfskontaktstellen (28) zu benachbarten Chips gemeinsam geliefert wird.
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