JPH0750326A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0750326A JPH0750326A JP5193740A JP19374093A JPH0750326A JP H0750326 A JPH0750326 A JP H0750326A JP 5193740 A JP5193740 A JP 5193740A JP 19374093 A JP19374093 A JP 19374093A JP H0750326 A JPH0750326 A JP H0750326A
- Authority
- JP
- Japan
- Prior art keywords
- test
- semiconductor integrated
- chip
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 信号伝搬速度が高速な複数の半導体集積回路
を形成することができる半導体集積回路装置を提供す
る。 【構成】 半導体集積回路装置の各チップ３１の周辺部
に、通常の信号を入出力するパッド３４ａを形成し、ス
クライブ領域３３にはウエハテスト信号を入出力するパ
ッド３４ｂを形成する。このパッド３４ａ，３４ｂは、
Ｉ／Ｏバッファ４１に電気的に接続されている。この半
導体集積回路装置に対してウエハテストを実施し、ダイ
シングによって各チップ３１毎に分離する。
を形成することができる半導体集積回路装置を提供す
る。 【構成】 半導体集積回路装置の各チップ３１の周辺部
に、通常の信号を入出力するパッド３４ａを形成し、ス
クライブ領域３３にはウエハテスト信号を入出力するパ
ッド３４ｂを形成する。このパッド３４ａ，３４ｂは、
Ｉ／Ｏバッファ４１に電気的に接続されている。この半
導体集積回路装置に対してウエハテストを実施し、ダイ
シングによって各チップ３１毎に分離する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関する。
関する。
【０００２】
【従来の技術】一般に半導体集積回路（以下「チップ」
と略称する）を製造する場合には、１枚の半導体ウエハ
上に多数のチップを所定ピッチにて縦横に配列して形成
し、ダイシングによってチップ毎に分離する。このダイ
シングをするために、分離用の切りしろである間隔部を
形成し、これをスクライブ領域と称する。また、スクラ
イブ領域の輪郭線をスクライブラインと称し、このスク
ライブラインに沿ってダイシングが行われる。
と略称する）を製造する場合には、１枚の半導体ウエハ
上に多数のチップを所定ピッチにて縦横に配列して形成
し、ダイシングによってチップ毎に分離する。このダイ
シングをするために、分離用の切りしろである間隔部を
形成し、これをスクライブ領域と称する。また、スクラ
イブ領域の輪郭線をスクライブラインと称し、このスク
ライブラインに沿ってダイシングが行われる。
【０００３】ダイシングの工程の前に、ウエハ上の各チ
ップに対してウエハテストを実施し、良品のチップのみ
を後の工程においてパッケージ等に封止する。各チップ
の周辺部には、外部との信号の授受を行う電極である複
数のパッドが配列して形成されており、このパッドに対
して金属針を接触させるプローブカードを装着したウエ
ハプローブを使用してウエハテストを実施する。
ップに対してウエハテストを実施し、良品のチップのみ
を後の工程においてパッケージ等に封止する。各チップ
の周辺部には、外部との信号の授受を行う電極である複
数のパッドが配列して形成されており、このパッドに対
して金属針を接触させるプローブカードを装着したウエ
ハプローブを使用してウエハテストを実施する。
【０００４】図４は、従来の半導体集積回路装置におけ
る各チップの電気的構成の一例を示すブロック図であ
り、図５は従来の半導体集積回路装置の平面図である。
チップ１は、ゲートアレイであり、図５（ａ）で示され
るようにウエハ２上のチップ有効領域Ｂに、半導体組立
てプロセス工程において、多数のチップ１が形成されて
半導体集積回路装置が製造される。
る各チップの電気的構成の一例を示すブロック図であ
り、図５は従来の半導体集積回路装置の平面図である。
チップ１は、ゲートアレイであり、図５（ａ）で示され
るようにウエハ２上のチップ有効領域Ｂに、半導体組立
てプロセス工程において、多数のチップ１が形成されて
半導体集積回路装置が製造される。
【０００５】図５（ｂ）は、図５（ａ）の矢印Ａで示さ
れる部分の拡大平面図であり、この図で示されるように
各チップ１の相互間には、前述のスクライブ領域３が設
けられている。また、チップ１の周辺部には複数のパッ
ド４および入出力用バッファ（以下「Ｉ／Ｏバッファ」
と略称する）１１が配列して形成され、パッド４と対応
するＩ／Ｏバッファ１１は電気的に接続されている。
れる部分の拡大平面図であり、この図で示されるように
各チップ１の相互間には、前述のスクライブ領域３が設
けられている。また、チップ１の周辺部には複数のパッ
ド４および入出力用バッファ（以下「Ｉ／Ｏバッファ」
と略称する）１１が配列して形成され、パッド４と対応
するＩ／Ｏバッファ１１は電気的に接続されている。
【０００６】また、ウエハ２上に製造された多数のチッ
プ１は、全て正常に動作するとは限らないので、正常に
動作するか否かを判別するために、前述のウエハテスト
を実施している。このウエハテストは、ウエハプローブ
に装着されたプローブカードの金属針をチップ１のパッ
ド４に接触させながら、ウエハプローブ内部のプログラ
ムに基づいて行う。このウエハテストは各チップ１毎に
行われ、ウエハ２上の全てのチップのテストを自動的に
実行する。
プ１は、全て正常に動作するとは限らないので、正常に
動作するか否かを判別するために、前述のウエハテスト
を実施している。このウエハテストは、ウエハプローブ
に装着されたプローブカードの金属針をチップ１のパッ
ド４に接触させながら、ウエハプローブ内部のプログラ
ムに基づいて行う。このウエハテストは各チップ１毎に
行われ、ウエハ２上の全てのチップのテストを自動的に
実行する。
【０００７】ウエハテストを実施する場合、各チップ１
のテスト時間を短縮し、かつ容易にテストを行うため
に、実際に使用する回路とは別にテスト回路をチップ内
に設け、そのテスト回路においてウエハテストを実施し
ている。このウエハテスト後、ウエハ２上のスクライブ
ライン１７に沿ってダイシングが行われ、各チップ１毎
にそれぞれ分離される。
のテスト時間を短縮し、かつ容易にテストを行うため
に、実際に使用する回路とは別にテスト回路をチップ内
に設け、そのテスト回路においてウエハテストを実施し
ている。このウエハテスト後、ウエハ２上のスクライブ
ライン１７に沿ってダイシングが行われ、各チップ１毎
にそれぞれ分離される。
【０００８】図４で示されるチップ１の電気的構成につ
いて以下に説明する。入力バッファ群５は、複数のバッ
ファ１１で構成され、それぞれ対応するパッド４と電気
的に接続されている。通常の状態（以下「通常モード」
と称する）またはウエハテストの状態（以下「テストモ
ード」と称する）のとき、いずれのモードのときでもこ
の入力バッファ群５から信号が入力される。セレクタ回
路６〜９は、通常モードとテストモードとを切換えるマ
ルチプレクサであり、通常モードでは通常の信号が入力
されて出力され、テストモードではテスト信号が入力さ
れて出力される。
いて以下に説明する。入力バッファ群５は、複数のバッ
ファ１１で構成され、それぞれ対応するパッド４と電気
的に接続されている。通常の状態（以下「通常モード」
と称する）またはウエハテストの状態（以下「テストモ
ード」と称する）のとき、いずれのモードのときでもこ
の入力バッファ群５から信号が入力される。セレクタ回
路６〜９は、通常モードとテストモードとを切換えるマ
ルチプレクサであり、通常モードでは通常の信号が入力
されて出力され、テストモードではテスト信号が入力さ
れて出力される。
【０００９】また出力バッファ群１０は、複数のバッフ
ァ１１で構成され、それぞれ対応するパッド４と接続さ
れている。通常モードまたはテストモードのとき、いず
れのモードのときでもこの出力バッファ群１０から信号
が出力される。Ａ回路ブロック１２およびＢ回路ブロッ
ク１３は、ともにたとえば論理演算回路であり、入力さ
れた信号が処理されて出力される。
ァ１１で構成され、それぞれ対応するパッド４と接続さ
れている。通常モードまたはテストモードのとき、いず
れのモードのときでもこの出力バッファ群１０から信号
が出力される。Ａ回路ブロック１２およびＢ回路ブロッ
ク１３は、ともにたとえば論理演算回路であり、入力さ
れた信号が処理されて出力される。
【００１０】テスト入力バッファ群１５は、複数のバッ
ファ１１で構成され、テストモードに設定するためのテ
スト制御信号が入力される。このテスト制御信号が、テ
スト入力バッファ群１５を介してテスト回路１６に入力
されると、テストモードを設定するための信号が、セレ
クタ回路６〜９、Ａ回路ブロック１２、Ｂ回路ブロック
１３にそれぞれ入力される。このとき、セレクタ回路６
〜９、Ａ回路ブロック１２、Ｂ回路ブロック１３は、通
常モードからテストモードへ切換わる。
ファ１１で構成され、テストモードに設定するためのテ
スト制御信号が入力される。このテスト制御信号が、テ
スト入力バッファ群１５を介してテスト回路１６に入力
されると、テストモードを設定するための信号が、セレ
クタ回路６〜９、Ａ回路ブロック１２、Ｂ回路ブロック
１３にそれぞれ入力される。このとき、セレクタ回路６
〜９、Ａ回路ブロック１２、Ｂ回路ブロック１３は、通
常モードからテストモードへ切換わる。
【００１１】次に、図４で示されるチップ１の動作内容
について以下に説明する。通常モードの場合、パッド４
を介して入力バッファ群５に入力された通常の信号は、
セレクタ回路６、セレクタ回路７を介してＡ回路ブロッ
ク１２に入力される。Ａ回路ブロック１２に入力された
信号は、Ａ回路ブロック１２において処理され、セレク
タ回路８を介してＢ回路ブロック１３へ出力される。Ｂ
回路ブロック１３に入力された信号は、Ｂ回路ブロック
１３において処理され、セレクタ回路７を介してＡ回路
ブロック１２に出力されてフィードバックされるととも
に、セレクタ回路９に出力される。Ｂ回路ブロック１３
からセレクタ回路９に入力された信号は、出力バッファ
群１０、パッド４を介して外部へ出力される。
について以下に説明する。通常モードの場合、パッド４
を介して入力バッファ群５に入力された通常の信号は、
セレクタ回路６、セレクタ回路７を介してＡ回路ブロッ
ク１２に入力される。Ａ回路ブロック１２に入力された
信号は、Ａ回路ブロック１２において処理され、セレク
タ回路８を介してＢ回路ブロック１３へ出力される。Ｂ
回路ブロック１３に入力された信号は、Ｂ回路ブロック
１３において処理され、セレクタ回路７を介してＡ回路
ブロック１２に出力されてフィードバックされるととも
に、セレクタ回路９に出力される。Ｂ回路ブロック１３
からセレクタ回路９に入力された信号は、出力バッファ
群１０、パッド４を介して外部へ出力される。
【００１２】テストモードの場合、テスト制御信号はパ
ッド４を介して、テスト入力バッファ群１５に入力さ
れ、前述のようにセレクタ回路６〜９、Ａ回路ブロック
１２、Ｂ回路ブロック１３は、テストモードに設定され
る。次に、まずＡ回路ブロック１２のテストが行われ、
パッド４を介して入力バッファ群５に入力されたテスト
信号は、セレクタ回路６およびセレクタ回路７を介して
回路ブロック１２へ出力される。このＡ回路ブロック１
２に入力されたテスト信号は、Ａ回路ブロック１２にお
いて処理され、セレクタ回路９、出力バッファ群１０、
パッド４を介して外部へ出力される。この外部へ出力さ
れた信号の測定が行われ、Ａ回路ブロック１２の良否が
判断される。
ッド４を介して、テスト入力バッファ群１５に入力さ
れ、前述のようにセレクタ回路６〜９、Ａ回路ブロック
１２、Ｂ回路ブロック１３は、テストモードに設定され
る。次に、まずＡ回路ブロック１２のテストが行われ、
パッド４を介して入力バッファ群５に入力されたテスト
信号は、セレクタ回路６およびセレクタ回路７を介して
回路ブロック１２へ出力される。このＡ回路ブロック１
２に入力されたテスト信号は、Ａ回路ブロック１２にお
いて処理され、セレクタ回路９、出力バッファ群１０、
パッド４を介して外部へ出力される。この外部へ出力さ
れた信号の測定が行われ、Ａ回路ブロック１２の良否が
判断される。
【００１３】次に、Ｂ回路ブロック１３のテストが行わ
れ、パッド４を介して入力バッファ群５に入力されたテ
スト信号は、セレクタ回路６およびセレクタ回路８を介
して回路ブロック１３へ出力される。このＢ回路ブロッ
ク１３に入力されたテスト信号は、Ｂ回路ブロック１３
において処理され、セレクタ回路９、出力バッファ群１
０、パッド４を介して外部へ出力される。この外部へ出
力された信号を測定して、Ｂ回路ブロック１３の良否が
判断される。以上のようにして、ウエハテストが実施さ
れ、チップ１の良否が判定される。
れ、パッド４を介して入力バッファ群５に入力されたテ
スト信号は、セレクタ回路６およびセレクタ回路８を介
して回路ブロック１３へ出力される。このＢ回路ブロッ
ク１３に入力されたテスト信号は、Ｂ回路ブロック１３
において処理され、セレクタ回路９、出力バッファ群１
０、パッド４を介して外部へ出力される。この外部へ出
力された信号を測定して、Ｂ回路ブロック１３の良否が
判断される。以上のようにして、ウエハテストが実施さ
れ、チップ１の良否が判定される。
【００１４】
【発明が解決しようとする課題】前述のように、従来の
半導体集積回路装置における各チップ１は、ウエハテス
トを実施するために、テストのために使用する回路とテ
スト信号を入力するパッド４とを備えている。またこの
チップ１が、ゲートアレイである場合は、たとえば図６
に示されるように、予め定められた仕様に基づいてチッ
プサイズ、Ｉ／Ｏバッファ数、パッド数が決まってい
る。したがって、チップ１の設計時点においてパッドの
数に注目すると、通常使用するパッドの数の他に、テス
トに使用するパッドの数も予め考慮して設計する必要が
ある。しかし、最近チップ１の回路規模が増大し、これ
によって、測定すべき内部信号数が増加するとともに、
テスト用の回路規模、パッド数が増加する傾向にある。
しかも、チップサイズが、前述のように予め限定されて
いる。
半導体集積回路装置における各チップ１は、ウエハテス
トを実施するために、テストのために使用する回路とテ
スト信号を入力するパッド４とを備えている。またこの
チップ１が、ゲートアレイである場合は、たとえば図６
に示されるように、予め定められた仕様に基づいてチッ
プサイズ、Ｉ／Ｏバッファ数、パッド数が決まってい
る。したがって、チップ１の設計時点においてパッドの
数に注目すると、通常使用するパッドの数の他に、テス
トに使用するパッドの数も予め考慮して設計する必要が
ある。しかし、最近チップ１の回路規模が増大し、これ
によって、測定すべき内部信号数が増加するとともに、
テスト用の回路規模、パッド数が増加する傾向にある。
しかも、チップサイズが、前述のように予め限定されて
いる。
【００１５】したがって、回路規模が大きくなるとパッ
ドの数が不足するため、たとえば図４で示されるように
テスト信号が入出力するパッドと、通常の信号が入出力
するパッドとを兼用し、パッドの数を予め定められた数
以下になるようにしている。そのため、チップ１内部に
おいて、セレクタ回路６〜９を用いて通常モードとテス
トモードとを切換える必要がある。また、テスト制御信
号を入力するための専用のパッド４を設ける必要があ
る。このとき入力された通常信号は、セレクタ回路がな
い場合に比べて多くのセレクタ回路６〜９を通過して出
力される。しかも各セレクタ回路において、信号数に比
例して入力端子から信号が入力して出力端子からその信
号が出力されるまでの時間、すなわち信号伝搬時間が増
加する。したがって、チップ１の入力用のパッドと出力
用のパッドとの間での信号伝搬遅延時間が著しく増加す
るという課題がある。
ドの数が不足するため、たとえば図４で示されるように
テスト信号が入出力するパッドと、通常の信号が入出力
するパッドとを兼用し、パッドの数を予め定められた数
以下になるようにしている。そのため、チップ１内部に
おいて、セレクタ回路６〜９を用いて通常モードとテス
トモードとを切換える必要がある。また、テスト制御信
号を入力するための専用のパッド４を設ける必要があ
る。このとき入力された通常信号は、セレクタ回路がな
い場合に比べて多くのセレクタ回路６〜９を通過して出
力される。しかも各セレクタ回路において、信号数に比
例して入力端子から信号が入力して出力端子からその信
号が出力されるまでの時間、すなわち信号伝搬時間が増
加する。したがって、チップ１の入力用のパッドと出力
用のパッドとの間での信号伝搬遅延時間が著しく増加す
るという課題がある。
【００１６】本発明の目的は、信号伝搬速度が高速であ
る複数の半導体集積回路を形成することができる半導体
集積回路装置を提供することである。
る複数の半導体集積回路を形成することができる半導体
集積回路装置を提供することである。
【００１７】
【課題を解決するための手段】本発明は、周辺部に通常
の信号の入出力を行う電極となる複数の第１パッドを形
成する複数の半導体集積回路を半導体ウエハ上に配列し
て形成され、隣合う半導体集積回路間にダイシングにお
ける分離用の間隔部が形成されている半導体集積回路装
置において、前記半導体集積回路の前記間隔部に、試験
用の信号の入出力を行う電極となる複数の第２パッドを
形成することを特徴とする半導体集積回路装置である。
の信号の入出力を行う電極となる複数の第１パッドを形
成する複数の半導体集積回路を半導体ウエハ上に配列し
て形成され、隣合う半導体集積回路間にダイシングにお
ける分離用の間隔部が形成されている半導体集積回路装
置において、前記半導体集積回路の前記間隔部に、試験
用の信号の入出力を行う電極となる複数の第２パッドを
形成することを特徴とする半導体集積回路装置である。
【００１８】
【作用】本発明に従えば、半導体集積回路のダイシング
における分離用の間隔部に試験用の信号の入出力を行う
電極となる複数の第２パッドを形成する。
における分離用の間隔部に試験用の信号の入出力を行う
電極となる複数の第２パッドを形成する。
【００１９】したがって、半導体集積回路内の第１パッ
ドを通常の信号の入出力用にのみ使用することができ
る。これによって、通常の信号の入出力用の第１パッド
と試験用の信号の入出力用の第２パッドとを兼用せず
に、それぞれ分離することができる。このため、半導体
集積回路内部において、通常の信号と試験用の信号とを
切換えるセレクタ回路の数を大幅に削減することができ
る。
ドを通常の信号の入出力用にのみ使用することができ
る。これによって、通常の信号の入出力用の第１パッド
と試験用の信号の入出力用の第２パッドとを兼用せず
に、それぞれ分離することができる。このため、半導体
集積回路内部において、通常の信号と試験用の信号とを
切換えるセレクタ回路の数を大幅に削減することができ
る。
【００２０】これによって、半導体集積回路における通
常の信号の信号伝搬速度が従来に比べて高速になり、大
幅に改善される。また第２パッドは、ウエハテスト実施
後、ダイシングの工程において切離されるので、半導体
集積回路の規模が大きくなることはない。
常の信号の信号伝搬速度が従来に比べて高速になり、大
幅に改善される。また第２パッドは、ウエハテスト実施
後、ダイシングの工程において切離されるので、半導体
集積回路の規模が大きくなることはない。
【００２１】
【実施例】図１は、本発明の一実施例である半導体集積
回路装置における各チップ３１の電気的構成を示すブロ
ック図であり、図２は半導体集積回路装置の平面図であ
る。チップ３１は、たとえばゲートアレイであり、図２
（ａ）で示されるようにウエハ３２上のチップ有効領域
Ｂに、半導体組立てプロセス工程において多数のチップ
３１が形成されて半導体集積回路装置が製造される。
回路装置における各チップ３１の電気的構成を示すブロ
ック図であり、図２は半導体集積回路装置の平面図であ
る。チップ３１は、たとえばゲートアレイであり、図２
（ａ）で示されるようにウエハ３２上のチップ有効領域
Ｂに、半導体組立てプロセス工程において多数のチップ
３１が形成されて半導体集積回路装置が製造される。
【００２２】図２（ｂ）は、図２（ａ）の矢印Ａで示さ
れる部分の拡大平面図であり、図２（ｂ）で示されるよ
うに、各チップ３１の相互間には、前述のようにスクラ
イブ領域３３が設けられている。またチップ３１の端部
には、複数のＩ／Ｏバッファ４１およびパッド３４ａが
配列して形成され、スクライブ領域３３内には、複数の
パッド３４ｂが配列して形成されている。このパッド３
４ａ，３４ｂは、対応するＩ／Ｏバッファ４１にそれぞ
れ電気的に接続されている。
れる部分の拡大平面図であり、図２（ｂ）で示されるよ
うに、各チップ３１の相互間には、前述のようにスクラ
イブ領域３３が設けられている。またチップ３１の端部
には、複数のＩ／Ｏバッファ４１およびパッド３４ａが
配列して形成され、スクライブ領域３３内には、複数の
パッド３４ｂが配列して形成されている。このパッド３
４ａ，３４ｂは、対応するＩ／Ｏバッファ４１にそれぞ
れ電気的に接続されている。
【００２３】また、ウエハ３２上に製造された多数のチ
ップ３１は、全て正常に動作するとは限らないので、正
常に動作するか否かを判断するためのウエハテストを実
施している。このウエハテストは、一般にウエハプロー
ブなどが用いられ、このウエハプローブは、チップ３１
のパッド３４ｂと接触する金属針を持つプローブカード
を装着している。ウエハプローブは、プローブカードに
よってチップ３１のパッド３４ｂと接触しながら内部の
プログラムに基づいてウエハテストを行い、ウエハ３２
上の全てのチップ３１のウエハテストを自動的に実行す
る。
ップ３１は、全て正常に動作するとは限らないので、正
常に動作するか否かを判断するためのウエハテストを実
施している。このウエハテストは、一般にウエハプロー
ブなどが用いられ、このウエハプローブは、チップ３１
のパッド３４ｂと接触する金属針を持つプローブカード
を装着している。ウエハプローブは、プローブカードに
よってチップ３１のパッド３４ｂと接触しながら内部の
プログラムに基づいてウエハテストを行い、ウエハ３２
上の全てのチップ３１のウエハテストを自動的に実行す
る。
【００２４】また、このチップ３１はウエハテスト時間
を短縮し容易にウエハテストを行うために、通常使用す
る回路とは別にテスト回路を設けて、ウエハテストを行
う。さらにウエハテスト後、ウエハ３２上のスクライブ
ライン４７に沿ってダイシングが行われ、各チップ３１
毎に分離される。
を短縮し容易にウエハテストを行うために、通常使用す
る回路とは別にテスト回路を設けて、ウエハテストを行
う。さらにウエハテスト後、ウエハ３２上のスクライブ
ライン４７に沿ってダイシングが行われ、各チップ３１
毎に分離される。
【００２５】図１で示されるチップ３１の電気的構成に
ついて以下に説明する。テスト入力バッファ群３５は、
複数の入力バッファ４１で構成され、各入力バッファ４
１はそれぞれ対応するパッド３４ｂと接続され、テスト
信号が入力される。また、入力バッファ群３６は、複数
の入力バッファ４１で構成され、各入力バッファ４１は
それぞれ対応するパッド３４ｂと接続され、通常の信号
が入力される。
ついて以下に説明する。テスト入力バッファ群３５は、
複数の入力バッファ４１で構成され、各入力バッファ４
１はそれぞれ対応するパッド３４ｂと接続され、テスト
信号が入力される。また、入力バッファ群３６は、複数
の入力バッファ４１で構成され、各入力バッファ４１は
それぞれ対応するパッド３４ｂと接続され、通常の信号
が入力される。
【００２６】セレクタ回路３７，３８は、通常モードと
テストモードとを切換えるマルチプレクサであり、通常
モードでは、通常の信号が入力されてその信号が出力さ
れ、テストモードでは、テスト信号が入力されてその信
号が出力される。セレクタ回路３９は、テストモードの
とき入力されたテスト信号を各テストモードに基づいて
切換えてセレクタ回路３７、セレクタ回路３８またはセ
レクタ回路４０へ出力する。セレクタ回路４０は、セレ
クタ回路３９、Ａ回路ブロック４３またはＢ回路ブロッ
ク４４から入力されたテスト信号を切換えて、出力バッ
ファ群４９へ出力する。
テストモードとを切換えるマルチプレクサであり、通常
モードでは、通常の信号が入力されてその信号が出力さ
れ、テストモードでは、テスト信号が入力されてその信
号が出力される。セレクタ回路３９は、テストモードの
とき入力されたテスト信号を各テストモードに基づいて
切換えてセレクタ回路３７、セレクタ回路３８またはセ
レクタ回路４０へ出力する。セレクタ回路４０は、セレ
クタ回路３９、Ａ回路ブロック４３またはＢ回路ブロッ
ク４４から入力されたテスト信号を切換えて、出力バッ
ファ群４９へ出力する。
【００２７】また、出力バッファ群４９は、複数の出力
バッファ４１で構成され、セレクタ回路４０から入力さ
れたテスト信号をパッド３４ｂを介して出力する。出力
バッファ群５０は、複数の出力バッファ４１で構成さ
れ、Ｂ回路ブロック４４から入力された通常の信号をパ
ッド３４ａを介して出力する。
バッファ４１で構成され、セレクタ回路４０から入力さ
れたテスト信号をパッド３４ｂを介して出力する。出力
バッファ群５０は、複数の出力バッファ４１で構成さ
れ、Ｂ回路ブロック４４から入力された通常の信号をパ
ッド３４ａを介して出力する。
【００２８】Ａ回路ブロック４３およびＢ回路ブロック
４４は、それぞれたとえば論理演算回路であり、入力さ
れた通常信号またはテスト信号が処理されて出力され
る。テスト制御バッファ４５は、テストモードに設定す
るためのテスト制御信号が入力される。このテスト制御
バッファ４５に入力されたテスト制御信号は、セレクタ
回路３７〜４０、Ａ回路ブロック４３、Ｂ回路ブロック
４４へ出力され、それぞれをテストモードに設定する。
４４は、それぞれたとえば論理演算回路であり、入力さ
れた通常信号またはテスト信号が処理されて出力され
る。テスト制御バッファ４５は、テストモードに設定す
るためのテスト制御信号が入力される。このテスト制御
バッファ４５に入力されたテスト制御信号は、セレクタ
回路３７〜４０、Ａ回路ブロック４３、Ｂ回路ブロック
４４へ出力され、それぞれをテストモードに設定する。
【００２９】次に図１で示される半導体集積回路３１の
動作内容について以下に説明する。通常モードの場合、
パッド３４ａを介して入力バッファ群３６に入力された
通常の信号は、Ａ回路ブロック４３へ直接出力される。
Ａ回路ブロック４３に入力された信号は、Ａ回路ブロッ
ク４３で処理され、セレクタ回路３８を介してＢ回路ブ
ロック４４へ出力される。このＢ回路ブロック４４に入
力された信号は、Ｂ回路ブロック４４で処理され、セレ
クタ回路３７を介してＡ回路ブロック４３に出力されて
フィードバックされるとともに、出力バッファ群５０に
出力される。出力バッファ群５０に入力された通常の信
号は、パッド３４ａを介して外部へ出力される。
動作内容について以下に説明する。通常モードの場合、
パッド３４ａを介して入力バッファ群３６に入力された
通常の信号は、Ａ回路ブロック４３へ直接出力される。
Ａ回路ブロック４３に入力された信号は、Ａ回路ブロッ
ク４３で処理され、セレクタ回路３８を介してＢ回路ブ
ロック４４へ出力される。このＢ回路ブロック４４に入
力された信号は、Ｂ回路ブロック４４で処理され、セレ
クタ回路３７を介してＡ回路ブロック４３に出力されて
フィードバックされるとともに、出力バッファ群５０に
出力される。出力バッファ群５０に入力された通常の信
号は、パッド３４ａを介して外部へ出力される。
【００３０】テストモードの場合、テスト制御信号がテ
スト入力バッファ４５に入力され、前述のようにセレク
タ回路３７〜４０、Ａ回路ブロック４３、Ｂ回路ブロッ
ク４４がそれぞれテストモードに設定される。次に、ま
ずＡ回路ブロック４３のテストを行うために、テスト信
号がパッド３４ｂ、テスト入力バッファ群３５、セレク
タ回路３９，３７を介してＡ回路ブロック４３に入力さ
れる。この入力されたテスト信号は、Ａ回路ブロック４
３において処理され、セレクタ回路４０、テスト出力バ
ッファ群４９、パッド３４ｂを介して外部へ出力され
る。この外部へ出力された信号の測定が行われ、Ａ回路
ブロック４３の良否が判断される。
スト入力バッファ４５に入力され、前述のようにセレク
タ回路３７〜４０、Ａ回路ブロック４３、Ｂ回路ブロッ
ク４４がそれぞれテストモードに設定される。次に、ま
ずＡ回路ブロック４３のテストを行うために、テスト信
号がパッド３４ｂ、テスト入力バッファ群３５、セレク
タ回路３９，３７を介してＡ回路ブロック４３に入力さ
れる。この入力されたテスト信号は、Ａ回路ブロック４
３において処理され、セレクタ回路４０、テスト出力バ
ッファ群４９、パッド３４ｂを介して外部へ出力され
る。この外部へ出力された信号の測定が行われ、Ａ回路
ブロック４３の良否が判断される。
【００３１】次に、Ｂ回路ブロック４４のテストを行う
ために、テスト信号がパッド３４ｂ、テスト入力バッフ
ァ群３５、セレクタ回路３９，３８を介してＢ回路ブロ
ック４４に入力される。この入力されたテスト信号は、
Ｂ回路ブロック４４において処理され、セレクタ回路４
０、テスト出力バッファ群４９、パッド３４ｂを介して
外部へ出力される。この外部へ出力された信号の測定が
行われ、Ｂ回路ブロック４４の良否が判断される。
ために、テスト信号がパッド３４ｂ、テスト入力バッフ
ァ群３５、セレクタ回路３９，３８を介してＢ回路ブロ
ック４４に入力される。この入力されたテスト信号は、
Ｂ回路ブロック４４において処理され、セレクタ回路４
０、テスト出力バッファ群４９、パッド３４ｂを介して
外部へ出力される。この外部へ出力された信号の測定が
行われ、Ｂ回路ブロック４４の良否が判断される。
【００３２】さらに、テスト入力バッファ群３５に入力
されたテスト信号を、セレクタ回路３９、セレクタ回路
４０を介して、テスト出力バッファ群４９に出力し、出
力された信号を測定する場合もある。以上のようにして
ウエハテストが実施され、チップ３１の良否が判断され
る。
されたテスト信号を、セレクタ回路３９、セレクタ回路
４０を介して、テスト出力バッファ群４９に出力し、出
力された信号を測定する場合もある。以上のようにして
ウエハテストが実施され、チップ３１の良否が判断され
る。
【００３３】図１で示される本実施例のチップ３１の電
気的構成と図４で示される従来のチップ１の電気的構成
との異なる点は、従来のチップ１の電気的構成は、通常
の信号が入出力するＩ／Ｏバッファ群とテスト信号が入
出力するＩ／Ｏバッファ群とを共用しているけれども、
本実施例のチップ３１の電気的構成は、通常の信号が入
出力するＩ／Ｏバッファ群とテスト信号が入出力するＩ
／Ｏバッファ群とを分割し、それぞれ専用に設けてい
る。
気的構成と図４で示される従来のチップ１の電気的構成
との異なる点は、従来のチップ１の電気的構成は、通常
の信号が入出力するＩ／Ｏバッファ群とテスト信号が入
出力するＩ／Ｏバッファ群とを共用しているけれども、
本実施例のチップ３１の電気的構成は、通常の信号が入
出力するＩ／Ｏバッファ群とテスト信号が入出力するＩ
／Ｏバッファ群とを分割し、それぞれ専用に設けてい
る。
【００３４】このため、チップ３１の信号入出力部にお
ける通常モードとテストモードに切換えるためのセレク
タ回路が不要になる。したがって、本実施例のチップ３
１における通常の信号は、直接入力バッファ群３６から
Ａ回路ブロック４３に入力することができ、かつＢ回路
ブロック４４から出力された通常の信号は直接出力バッ
ファ群５０に出力することができる。これによって、従
来に比較してセレクタ回路における信号伝搬時間の遅延
がなくなり、通常モードにおけるチップ３１の入力用の
パッド３４ａと出力用のパッド３４ａとの間での信号遅
延時間が減少し、すなわちチップ３１のＡＣ特性が向上
する。
ける通常モードとテストモードに切換えるためのセレク
タ回路が不要になる。したがって、本実施例のチップ３
１における通常の信号は、直接入力バッファ群３６から
Ａ回路ブロック４３に入力することができ、かつＢ回路
ブロック４４から出力された通常の信号は直接出力バッ
ファ群５０に出力することができる。これによって、従
来に比較してセレクタ回路における信号伝搬時間の遅延
がなくなり、通常モードにおけるチップ３１の入力用の
パッド３４ａと出力用のパッド３４ａとの間での信号遅
延時間が減少し、すなわちチップ３１のＡＣ特性が向上
する。
【００３５】また、本実施例のチップ３１は、前述のよ
うに通常の信号が入出力するパッド３４ａとテスト信号
が入出力するパッド（以下「テスト用パッド」と略称す
る）３４ｂとをそれぞれ専用に設けているため、パッド
の数が従来に比べて約２倍に増加する。しかも、図５
（ｂ）で示されるように、従来のチップ１において、パ
ッド４相互の間隔ｔは、ボンディングの技術によって決
定される最小ピッチであり、これ以上チップ１内のパッ
ド数を増加させることはできない。
うに通常の信号が入出力するパッド３４ａとテスト信号
が入出力するパッド（以下「テスト用パッド」と略称す
る）３４ｂとをそれぞれ専用に設けているため、パッド
の数が従来に比べて約２倍に増加する。しかも、図５
（ｂ）で示されるように、従来のチップ１において、パ
ッド４相互の間隔ｔは、ボンディングの技術によって決
定される最小ピッチであり、これ以上チップ１内のパッ
ド数を増加させることはできない。
【００３６】したがって、本実施例では図２（ｂ）で示
されるように、従来では使用していないＩ／Ｏバッファ
４１を試験用のＩ／Ｏバッファ４１として用い、このＩ
／Ｏバッファ４１に接続するパッド３４ｂをスクライブ
領域３３において相互間の間隔がｔになるように形成す
る。
されるように、従来では使用していないＩ／Ｏバッファ
４１を試験用のＩ／Ｏバッファ４１として用い、このＩ
／Ｏバッファ４１に接続するパッド３４ｂをスクライブ
領域３３において相互間の間隔がｔになるように形成す
る。
【００３７】したがって、パッド数が不足することな
く、従来のチップサイズにおいて、本実施例の半導体集
積回路装置を実現することができる。また、図２（ｂ）
で示されるように、チップ３１のウエハテストを行った
後、スクライブライン４７に沿ってダイシングが行われ
るため、不必要なパッド３４ｂを切離し、必要なパッド
３４ａのみを残すことができる。これによって、ダイシ
ングを行ったチップ３１をパッケージ工程においてその
まま封止すればよく、テスト用パッド３４ｂに特別な処
理をする必要がない。またテスト用パッド３４ｂを設け
ることによって、チップ３１の面積が増加することはな
い。
く、従来のチップサイズにおいて、本実施例の半導体集
積回路装置を実現することができる。また、図２（ｂ）
で示されるように、チップ３１のウエハテストを行った
後、スクライブライン４７に沿ってダイシングが行われ
るため、不必要なパッド３４ｂを切離し、必要なパッド
３４ａのみを残すことができる。これによって、ダイシ
ングを行ったチップ３１をパッケージ工程においてその
まま封止すればよく、テスト用パッド３４ｂに特別な処
理をする必要がない。またテスト用パッド３４ｂを設け
ることによって、チップ３１の面積が増加することはな
い。
【００３８】さらに本発明は、予めチップサイズ、パッ
ド数、Ｉ／Ｏバッファ数が決まっているゲートアレイな
どの半導体集積回路に利用価値があり、図３のグラフで
示されるように、チップに搭載可能なＩ／Ｏバッファ数
がパッド数より大きい場合、すなわち領域Ｆ１のチップ
サイズのチップにおいて効果がある。すなわち領域Ｆ１
のチップサイズのチップにおいて、Ｉ／Ｏバッファ数か
らパッド数を減じた数のパッドを、テスト用パッド３４
ｂとしてスクライブ領域３３に設けることができる。
ド数、Ｉ／Ｏバッファ数が決まっているゲートアレイな
どの半導体集積回路に利用価値があり、図３のグラフで
示されるように、チップに搭載可能なＩ／Ｏバッファ数
がパッド数より大きい場合、すなわち領域Ｆ１のチップ
サイズのチップにおいて効果がある。すなわち領域Ｆ１
のチップサイズのチップにおいて、Ｉ／Ｏバッファ数か
らパッド数を減じた数のパッドを、テスト用パッド３４
ｂとしてスクライブ領域３３に設けることができる。
【００３９】また、特開平２−１４４９３２号公報で
は、チップ内にパッドを２列に形成する半導体集積回路
装置が開示されているけれども、これはウエハテストに
使用するプローブカードを標準化するためのもので、本
発明の目的とは異なるものである。
は、チップ内にパッドを２列に形成する半導体集積回路
装置が開示されているけれども、これはウエハテストに
使用するプローブカードを標準化するためのもので、本
発明の目的とは異なるものである。
【００４０】
【発明の効果】以上のように本発明によれば、通常の信
号の入出力を行う第１パッドのパッド数、チップサイズ
などが予め定められているゲートアレイなどの半導体集
積回路装置において、半導体ウエハ上の分離用の間隔部
に、ウエハテストのみに使用する複数の第２パッドを設
けることによって、半導体集積回路のパッド数を増加さ
せることができる。したがって、半導体集積回路内のテ
スト回路と通常時に使用する回路とを分離することがで
き、通常動作時の回路の信号伝搬速度を高速にすること
ができる。これによって、パッドを効率的に形成するこ
とができ、かつ信号伝搬速度の高速な複数の半導体集積
回路を形成することができる。
号の入出力を行う第１パッドのパッド数、チップサイズ
などが予め定められているゲートアレイなどの半導体集
積回路装置において、半導体ウエハ上の分離用の間隔部
に、ウエハテストのみに使用する複数の第２パッドを設
けることによって、半導体集積回路のパッド数を増加さ
せることができる。したがって、半導体集積回路内のテ
スト回路と通常時に使用する回路とを分離することがで
き、通常動作時の回路の信号伝搬速度を高速にすること
ができる。これによって、パッドを効率的に形成するこ
とができ、かつ信号伝搬速度の高速な複数の半導体集積
回路を形成することができる。
【図１】本発明の一実施例の半導体集積回路装置におけ
る各チップ３１の電気的構成を示すブロック図である。
る各チップ３１の電気的構成を示すブロック図である。
【図２】本発明の一実施例の半導体集積回路装置の平面
図である。
図である。
【図３】チップのＩ／Ｏバッファ数とパッド数との関係
を表すグラフである。
を表すグラフである。
【図４】従来の半導体集積回路装置における各チップ１
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図５】従来の半導体集積回路装置の平面図である。
【図６】他の従来例であるゲートアレイのチップの平面
図である。
図である。
３１ チップ ３２ ウエハ ３３ スクライブ領域 ３４ａ，３４ｂ パッド ３５ テスト入力バッファ群 ３６ 入力バッファ群 ３７，３８，３９，４０ セレクタ回路 ４１ バッファ ４３ Ａ回路ブロック ４４ Ｂ回路ブロック ４５ テスト入力バッファ ４９ テスト出力バッファ群 ５０ 出力バッファ群
Claims (1)
- 【請求項１】 周辺部に通常の信号の入出力を行う電極
となる複数の第１パッドを形成する複数の半導体集積回
路を半導体ウエハ上に配列して形成され、隣合う半導体
集積回路間にダイシングにおける分離用の間隔部が形成
されている半導体集積回路装置において、 前記半導体集積回路の前記間隔部に、試験用の信号の入
出力を行う電極となる複数の第２パッドを形成すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193740A JPH0750326A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193740A JPH0750326A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750326A true JPH0750326A (ja) | 1995-02-21 |
Family
ID=16313026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193740A Pending JPH0750326A (ja) | 1993-08-04 | 1993-08-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2332981A (en) * | 1997-12-31 | 1999-07-07 | Samsung Electronics Co Ltd | A semiconductor device including dummy pads in scribe line regions |
| US7964948B2 (en) * | 2006-06-30 | 2011-06-21 | Samsung Electronics Co., Ltd. | Chip stack, chip stack package, and method of forming chip stack and chip stack package |
-
1993
- 1993-08-04 JP JP5193740A patent/JPH0750326A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2332981A (en) * | 1997-12-31 | 1999-07-07 | Samsung Electronics Co Ltd | A semiconductor device including dummy pads in scribe line regions |
| US6121677A (en) * | 1997-12-31 | 2000-09-19 | Samsung Electronics Co. | Reduced size integrated circuits and methods using test pads located in scribe regions of integrated circuits wafers |
| US7964948B2 (en) * | 2006-06-30 | 2011-06-21 | Samsung Electronics Co., Ltd. | Chip stack, chip stack package, and method of forming chip stack and chip stack package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0174224A1 (en) | Chip on chip type integrated circuit device | |
| US5053700A (en) | Method for wafer scale testing of redundant integrated circuit dies | |
| US4956602A (en) | Wafer scale testing of redundant integrated circuit dies | |
| KR100283030B1 (ko) | 반도체 장치의 레이 아웃 구조 | |
| US7068058B2 (en) | Semiconductor integrated circuit device with test element group circuit | |
| KR100487530B1 (ko) | 테스트 소자 그룹이 구비된 반도체 소자 | |
| US4875002A (en) | Method of testing semiconductor wafers | |
| KR100331553B1 (ko) | 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치 | |
| JPH02211648A (ja) | 半導体装置 | |
| JP2006261504A (ja) | 半導体装置及びその試験方法 | |
| JPH0750326A (ja) | 半導体集積回路装置 | |
| US20090251160A1 (en) | Semiconductor integrated circuit wafer, semiconductor integrated circuit chip, and method of testing semiconductor integrated circuit wafer | |
| US20060190779A1 (en) | Semiconductor integrated circuit for reducing number of contact pads to be probed in probe test | |
| KR900000175B1 (ko) | 칩온칩(chip on chip)형 반도체 집적회로 | |
| JPH11204597A (ja) | 半導体装置の製造方法および半導体ウエハ | |
| JPH1082834A (ja) | 半導体集積回路 | |
| JPH065686A (ja) | 半導体集積回路装置 | |
| JPH10123215A (ja) | 半導体集積回路 | |
| JPS63234553A (ja) | 半導体集積回路装置 | |
| JPS62114258A (ja) | 大規模集積回路 | |
| JPH10135285A (ja) | 半導体集積回路装置のテスト回路 | |
| JPH06252234A (ja) | 半導体装置 | |
| JPH07130802A (ja) | 半導体ウェハの製造方法および半導体検査装置 | |
| JPS6342140A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0680708B2 (ja) | 半導体チツプの検査方法 |