JP2002246572A

JP2002246572A - 半導体装置

Info

Publication number: JP2002246572A
Application number: JP2001039536A
Authority: JP
Inventors: Kazuma Suzuki; 一真鈴木; Tatsuya Hirozawa; 達也廣沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-02-16
Filing date: 2001-02-16
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】トレンチ型のキャパシタを有するメモリ部を
搭載したシステムＬＳＩにおいて、各世代でディープト
レンチを形成する際のエッチング条件の標準化した場合
でも、低記憶容量のメモリを歩留まりよく形成すること
ができる半導体装置を提供することを目的としている。【解決手段】ウェハにおけるチップ領域中の素子形成
領域に設けられ、セルがトレンチ型キャパシタを用いて
形成されたメモリ部と、前記素子形成領域の周辺に設け
られたボンディングパッド３０４と、前記ウェハにおけ
るダイシングライン３０５上、前記ボンディングパッド
３０４下方の少なくともいずれかに形成されたダミート
レンチ３０３とを具備したことを特徴とする半導体装
置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特にディープトレンチ型のキャパシタを有するＤＲＡＭ
を混載したＬＳＩに関する。

【０００２】

【従来の技術】近年、半導体装置において、さらなる高
速化及び高集積化が要求されており、この要求に伴い、
ＤＲＡＭなどのメモリとロジックを、１チップ内に混載
したシステムＬＳＩとして構成し、幅の広いデータバス
を用いて大量のデータを並列処理することによって、メ
モリの速度限界を超えてシステムの能力を高めるととも
に微細化をはかっている。メモリの情報記憶容量はさら
なる大容量化が要求されており、現在は、用途に応じた
様々な大きさの記憶容量をもつメモリを搭載したシステ
ムＬＳＩの製造を行っている。

【０００３】図６は、能動部６０３としてロジック部６
０４とメモリ部６０５を混載したチップ６０１をウェハ
６０２上に９チップ作成した場合のＬＳＩデバイスの上
面図である。それぞれのチップはダイシングライン６０
６に沿って切断する。チップ６０１の周辺には、内部配
線の終端部として、ボンディングパッド６０７が多数形
成されており、リードフレームや基板上の導体間とボン
ディングパッド６０７とをボンディングワイヤを用いて
（図示せず）電気的に接続し、電力の供給や電気信号の
伝送を行っている。

【０００４】メモリ部６０５に形成されるメモリはＤＲ
ＡＭであり、図７に示すようなディープトレンチ型のキ
ャパシタ７０１を有するメモリセル７０２によって構成
されている。７０４は半導体基板、７０５は一対の半導
体領域、７０６はワード線と一体構成されているゲート
電極である。キャパシタ７０１は、第１のキャパシタ電
極７０７、キャパシタ絶縁膜７０８及び第２のキャパシ
タ電極７０９によって構成されている。

【０００５】第１のキャパシタ電極７０７は、ディープ
トレンチ７０３に不純物を導入することによってディー
プトレンチ７０３の外壁に形成され、キャパシタ絶縁膜
７０８は、続いてディープトレンチ７０３内の側壁に絶
縁性材料を堆積することによって形成され、第２のキャ
パシタ電極７０９は、続いて導電性材料を埋め込むこと
によって形成される。

【０００６】また、ロジック部６０４は、図８に示すよ
うなＮＭＯＳトランジスタ８０４及びＰＭＯＳトランジ
スタ８０５のゲート８０８及び８０９が規則正しく並ん
だゲートアレイによって構成されている。８０１はＰ型
ウェル８０２及びＮ型ウェル８０３が形成されたＰ型の
半導体基板であり、Ｐ型ウェル８０２にはＮＭＯＳトラ
ンジスタ８０４の一対の半導体領域８０６が形成されて
おり、Ｎ型ウェル８０３にはＰＭＯＳトランジスタ８０
５の一対の半導体領域８０７が形成されている。８１０
は、ＳＴＩ（ＳｈａｌｌｌｏｗＴｒｅｎｃｈＩｓｏ
ｌａｔｉｏｎ）に絶縁性材料を埋め込んで形成されるＮ
ＭＯＳトランジスタ８０４及びＰＭＯＳトランジスタ８
０５の素子分離領域である。

【０００７】ウェハ領域の面積に対して、どのくらいの
領域にメモリ部のキャパシタを構成するディープトレン
チを形成するかを、ディープトレンチの被覆率としてパ
ーセントで表示する。この被覆率は、メモリ部の記憶容
量の大きさによって異なり、例えば、ウェハ上に９チッ
プ形成した場合、システムＬＳＩのメモリの記憶容量が
８ＭｂｉｔのＤＲＡＭでは約３％、３２Ｍｂｉｔでは約
５％である。このようにメモリの記憶容量の異なるシス
テムＬＳＩを製造する場合には、ディープトレンチを形
成する際のエッチング条件を各世代で一つとなるよう統
一化をはかり、製造工程の開発期間を短縮化するととも
に、製造現場での製造の手間を省いている。

【０００８】

【発明が解決しようとする課題】上記のようなシステム
ＬＳＩの製造において、ディープトレンチの被覆率が５
％以下の場合、ディープトレンチの形状（溝上部の形
状、溝の幅、溝の深さ）を均一に形成することができ
ず、所定の容量のキャパシタが形成できないため、歩留
まりが大幅に低下するという問題がある。これは、エッ
チング条件の標準化を行うと、低記憶容量のメモリを歩
留まりよく形成することが困難になることを示してい
る。

【０００９】上記した問題点を解決するために、最近、
図９に示すように、ボンディングパッド９０４の周辺に
ダミーのディープトレンチ９０３を形成して、ディープ
トレンチの被覆率を向上させる試みがなされている。

【００１０】図９は、図６中に示したｂ−ｂ’断面にお
ける断面図である。９０１は半導体基板であり、９０２
は基板に形成された素子（図示せず）を保護する目的で
形成される保護膜である。このダミーのディープトレン
チ９０３は、図７に示したメモリ部内のキャパシタ７０
１のディープトレンチ７０３を形成する時に同時に形成
し、キャパシタ７０１と同様にトレンチ型のキャパシタ
９０５を形成する。図１０は図６に示したＬＳＩの１チ
ップの拡大図であり、ディープトレンチを形成する領域
１００１を図中に示してある。

【００１１】しかしながら、より低記憶容量のメモリを
混載したシステムＬＳＩの製造工程において、このよう
な方法では、十分に被覆率を向上させることが出来ず、
歩留まりよくディープトレンチ型のキャパシタが形成で
きないため、問題となっている。

【００１２】本発明は、上記した問題点を解決すべくな
されたもので、記憶容量が低容量であるメモリを搭載し
たシステムＬＳＩの製造において、特にディープトレン
チを形成する際のエッチング条件を標準化して行った場
合でも、歩留まりよく形成することができる半導体装置
を提供することを目的としている。

【００１３】

【課題を解決するための手段】上記した目的を解決する
ため、本発明の半導体装置は、セルがトレンチ型キャパ
シタを用いて形成されたメモリ部と、前記メモリ部以外
の領域に形成されたダミートレンチとを具備することを
特徴とする。

【００１４】また、本発明の半導体装置は、ウェハにお
けるチップ領域中の素子形成領域に設けられ、セルがト
レンチ型キャパシタを用いて形成されたメモリ部と、前
記素子形成領域の周辺に設けられたボンディングパッド
部と、前記ウェハにおけるダイシングライン上、前記ボ
ンディングパッド部下方の少なくともいずれかに形成さ
れたダミートレンチとを具備したことを特徴とする。

【００１５】また、本発明の半導体装置は、ウェハにお
けるチップ領域中の素子形成領域に設けられ、セルがト
レンチ型キャパシタを用いて形成されたメモリ部と、前
記素子形成領域に設けられたロジック回路部と、前記素
子形成領域の周辺に設けられたボンディングパッド部
と、前記ウェハにおけるダイシングライン上、前記ボン
ディングパッド部下方、前記ロジック回路部における素
子分離領域の少なくともいずれかに形成されたダミート
レンチとを具備したことを特徴とする。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。（第１の実施の形態）図１は、能動部１０３として、ロ
ジック部１０４とメモリ部１０５を混載したチップ１０
１をウェハ１０２上に９チップ作成した場合のＬＳＩデ
バイスの上面図である。それぞれのチップはダイシング
ライン１０６に沿って切断する。チップ１０１の周辺に
は、内部配線の終端部として、ボンディングパッド１０
７が多数形成されており、リードフレームや基板上の導
体間とボンディングパッド１０７とをボンディングワイ
ヤを用いて（図示せず）電気的に接続し、電力の供給や
電気信号の伝送を行っている。

【００１７】メモリ部１０５に形成されるメモリはＤＲ
ＡＭであり、図２に示すようなディープトレンチ型のキ
ャパシタ２０１を有するメモリセル２０２を多数配列す
ることによって構成されている。メモリセル２０２のキ
ャパシタを構成するディープトレンチ２０３はエッチン
グによって形成され、通常メモリ部内の領域のみに形成
される。２０４は半導体基板、２０５は一対の半導体領
域、２０６はワード線と一体構成されているゲート電極
である。

【００１８】キャパシタ２０１は、第１のキャパシタ電
極２０７、キャパシタ絶縁膜２０８及び第２のキャパシ
タ電極２０９によって構成されている。第１のキャパシ
タ電極２０７は、ディープトレンチ２０３に不純物を導
入することによってディープトレンチ２０３の外壁に形
成され、キャパシタ絶縁膜２０８は、続いてディープト
レンチ２０３内の側壁に絶縁性材料を堆積することによ
って形成され、第２のキャパシタ電極２０９は、続いて
導電性材料を埋め込むことによって形成される。ロジッ
ク部１０４は、ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタのゲートが規則正しく並んだゲートアレイによ
って構成されている。

【００１９】本発明の第１の実施の形態では、メモリの
キャパシタとして用いるために形成されるディープトレ
ンチの他に、図３に示すようにダミーのディープトレン
チ３０３として、ボンディングパッド３０４の周辺の他
に、ボンディングパッド３０４の下方及びダイシングラ
イン３０５にもディープトレンチを形成する。

【００２０】図３は、図１中に示したａ−ａ’断面にお
ける断面図である。３０１は半導体基板であり、３０２
は基板に形成された素子（図示せず）を保護する目的で
形成される保護膜である。このダミーのディープトレン
チ３０３は、図２に示したメモリセル２０２のディープ
トレンチ２０３と同時に形成する。すなわち、図２に示
したメモリセル２０２のキャパシタ２０１を構成するデ
ィープトレンチ２０３と、ダミーのディープトレンチ３
０３を形成する領域とに開口部を有するようなマスクを
形成して（図示せず）、エッチングを行うことによって
同時に形成する。

【００２１】ダミーのディープトレンチ３０３は図２に
示したメモリ部のトレンチ型のキャパシタ２０１と同様
に、続いてこのディープトレンチに絶縁性材料、その上
に導電性材料を埋め込んでキャパシタ３０６を形成す
る。このように、ダミーのディープトレンチをキャパシ
タとして構成したとしても、ボンディングパッドの下方
及びダイシングラインに形成しているため、他の素子に
影響を及ぼすことはない。ダミーのディープトレンチ３
０３は、トレンチ型のキャパシタを形成しなくてもよ
く、絶縁性材料のみを埋め込んでもかまわない。

【００２２】メモリを構成するキャパシタのディープト
レンチの被覆率が一定以下の場合、標準化したエッチン
グ条件でディープトレンチの加工を行うと、ディープト
レンチの形状（溝上部の形状、溝の幅、溝の深さ）を均
一に形成することができず、所定の容量のキャパシタが
形成できないため、歩留まりが大幅に低下する。これ
は、エッチング条件の標準化を行うと、低記憶容量のメ
モリを歩留まりよく形成することが困難になることを示
している。

【００２３】したがって、本実施の形態では、ダミーの
ディープトレンチを形成して、ディープトレンチの被覆
率を向上させることによって、歩留まりを向上させるこ
とができる。

【００２４】各世代のシステムＬＳＩの製造において、
メモリの記憶容量が低容量である場合でも、高容量と同
一のエッチング条件で歩留まりよく加工することができ
るため、開発期間を短縮化することができ、さらに製造
現場での手間を省き、スループットの向上をはかること
ができる。また、ダミーのディープトレンチは、メモリ
部のディープトレンチと同時に形成するため、このこと
による工程の追加はない。

【００２５】本実施の形態の変形例として、さらに、図
４に示すように、ＮＭＯＳトランジスタ４０４及びＰＭ
ＯＳトランジスタ４０５のゲート４０８及び４０９が規
則正しく並んだゲートアレイによって構成されているロ
ジック部において、通常、ＳＴＩによって形成される素
子分離領域にダミーのディープトレンチ４１０を形成す
る。

【００２６】４０１はＰ型ウェル４０２及びＮ型ウェル
４０３が形成されたＰ型の半導体基板であり、Ｐ型ウェ
ル４０２にはＮＭＯＳトランジスタ４０４の一対の半導
体領域４０６が形成されており、Ｎ型ウェル４０３には
ＰＭＯＳトランジスタ４０５の一対の半導体領域４０７
が形成されている。このダミーのディープトレンチ４１
０は、図８に示したような通常のＳＴＩ（Ｓｈａｌｌｏ
ｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）による素子分
離領域８１０の代わりに形成される素子分離領域４１１
である。

【００２７】ダミーのディープトレンチ４１０には、続
いて図２に示したメモリ部のトレンチ型キャパシタと同
時に、同様のトレンチ型のキャパシタ４１２を形成す
る。このとき、ＮＭＯＳトランジスタ４０４の一対の半
導体領域４０６、またはＰＭＯＳトランジスタ４０５の
一対の半導体領域４０７と、トレンチ型キャパシタ４１
２とが接することがないように形成する。

【００２８】また、ダミーのディープトレンチ４１０を
トレンチ型のキャパシタとして形成しなくてもよく、こ
のダミーのディープトレンチ４１０に絶縁性材料を埋め
込んでもよい。この場合は、メモリ部のキャパシタを形
成する工程と別工程となるが、ＮＭＯＳトランジスタ４
０４の一対の半導体領域４０６、または、ＰＭＯＳトラ
ンジスタ４０５の一対の半導体領域４０７と、ダミーの
ディープトレンチ４１０によって形成される素子分離領
域４１１とが接するように形成してもかまわない。

【００２９】したがって、ＳＴＩによる素子分離領域よ
りも深い形状となる素子分離領域を形成することができ
るため、素子分離領域４１１の幅を狭く形成することが
でき、ロジック部の素子形成領域を微細化することも可
能となる。

【００３０】尚、ロジック部は、したように、ＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタのゲートが規則
正しく並んだゲートアレイで構成されているため、この
ことによる設計変更は容易である。よって、ダミーのデ
ィープトレンチをさらに形成して、ディープトレンチの
被覆率を向上させることによって、用途に応じた低記憶
容量のシステムＬＳＩの歩留まりも確実に向上させるこ
とができる。

【００３１】各世代のシステムＬＳＩの製造において、
メモリの記憶容量が低容量である場合でも、高容量と同
一のエッチング条件で歩留まりよく加工することができ
るため、開発期間を短縮化することができ、さらに製造
現場での手間を省き、スループットの向上をはかること
ができる。

【００３２】また、ダミーのディープトレンチは、メモ
リ部のディープトレンチと同時に形成するため、このこ
とによる工程の追加はなく、ロジック部の素子分離領域
を形成する工程を行う必要がなくなる。

【００３３】第１の実施の形態及びその変形例による
と、ダミーのディープトレンチをウェハ上のボンディン
グパッドの周辺の他に、ボンディングパッドの下方、ダ
イシングライン、ロジック部の素子分離領域に形成して
いる。図５は図１に示したＬＳＩの１チップの拡大図で
あり、ディープトレンチを形成する領域５０１を図中に
示してある。

【００３４】以上、第１の実施の形態及びその変形例に
ついて説明を行ったが、本発明では、ダミーのディープ
トレンチは、他の素子に影響を及ぼすことのないよう、
ダイシングライン上に形成されているマーク領域やテス
ト用の単体デバイスが形成されている領域には、形成し
ない。

【００３５】

【発明の効果】以上、詳述したように、本発明によれ
ば、ダミーのディープトレンチをウェハ上のボンディン
グパッドの周辺の他に、ボンディングパッドの下方、ダ
イシングライン、ロジック部の素子分離領域に、メモリ
部のディープトレンチと同時に形成して、ディープトレ
ンチの被覆率を向上させることによって、歩留まりを向
上させることが可能となる。

【００３６】各世代のシステムＬＳＩの製造において、
メモリの記憶容量が低容量である場合でも、高容量と同
一のエッチング条件で、歩留まりよく加工することがで
きるため、開発期間を短縮化することができ、さらに製
造現場での手間を省き、スループットの向上をはかるこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置
の上面図である。

【図２】本発明の第１の実施の形態に係る半導体装置
の一部であるメモリ部の要部断面図である。

【図３】本発明の第１の実施の形態に係る半導体装置
の一部である能動部周辺の要部断面図である。

【図４】本発明の第１の実施の形態の変形例に係る半
導体装置の一部であるロジック部の要部断面図である。

【図５】本発明の第１の実施の形態に係る半導体装置
の上面拡大図である。

【図６】従来の技術の半導体装置の上面図である。

【図７】従来の技術の半導体装置の一部であるメモリ
部の要部断面図である。

【図８】従来の技術の半導体装置の一部であるロジッ
ク部の要部断面図である。

【図９】従来の技術の半導体装置の一部である能動部
周辺の要部断面図である。

【図１０】従来の技術の半導体装置の上面拡大図であ
る。

【符号の説明】

１０１…チップ、１０２…ウェハ、１０３…能動部、１
０４…ロジック部、１０５…メモリ部、１０６…ダイシ
ングライン、１０７…ボンディングパッド、２０１…ト
レンチ型のキャパシタ、２０２…メモリセル、２０３…
ディープトレンチ、２０４…半導体基板、２０５…一対
の半導体領域、２０６…ゲート電極、２０７…第１のキ
ャパシタ電極、２０８…キャパシタ絶縁膜、２０９…第
２のキャパシタ電極、３０１…半導体基板、３０２…保
護膜、３０３…ダミーのディープトレンチ、３０４…ボ
ンディングパッド、３０５…ダイシングライン、３０６
…トレンチ型のキャパシタ、４０１…半導体基板、４０
２…Ｐ型のウェル、４０３…Ｎ型のウェル、４０４…Ｎ
ＭＯＳトランジスタ、４０５…ＰＭＯＳトランジスタ、
４０６…一対の半導体領域、４０７…一対の半導体領
域、４０８…ゲート電極、４０９…ゲート電極、４１０
…ダミーのディープトレンチ、４１１…素子分離領域、
４１２…トレンチ型のキャパシタ、５０１…ディープト
レンチを形成する領域、６０１…チップ、６０２…ウェ
ハ、６０３…能動部、６０４…ロジック部、６０５…メ
モリ部、６０６…ダイシングライン、６０７…ボンディ
ングパッド、７０１…トレンチ型のキャパシタ、７０２
…メモリセル、７０３…ディープトレンチ、７０４…半
導体基板、７０５…一対の半導体領域、７０６…ゲート
電極、７０７…第１のキャパシタ電極、７０８…キャパ
シタ絶縁膜、７０９…第２のキャパシタ電極、８０１…
半導体基板、８０２…Ｐ型のウェル、８０３…Ｎ型のウ
ェル、８０４…ＮＭＯＳトランジスタ、８０５…ＰＭＯ
Ｓトランジスタ、８０６…一対の半導体領域、８０７…
一対の半導体領域、８０８…ゲート電極、８０９…ゲー
ト電極、８１０…素子分離領域、９０１…半導体基板、
９０２…保護膜、９０３…ダミーのディープトレンチ、
９０４…ボンディングパッド、９０５…トレンチ型のキ
ャパシタ、１００１…ディープトレンチを形成する領
域、

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F032 AA35 AA43 BB04 CA14 CA17 CA20 5F083 AD17 GA27 NA01 ZA29

Claims

【特許請求の範囲】

【請求項１】セルがトレンチ型キャパシタを用いて形
成されたメモリ部と、前記メモリ部以外の領域に形成されたダミートレンチと
を具備することを特徴とする半導体装置。
【請求項２】前記ダミートレンチは、ボンディングパ
ッド部下方または素子分離領域に形成されていることを
特徴とする請求項１記載の半導体装置。
【請求項３】ウェハにおけるチップ領域中の素子形成
領域に設けられ、セルがトレンチ型キャパシタを用いて
形成されたメモリ部と、前記素子形成領域の周辺に設けられたボンディングパッ
ド部と、前記ウェハにおけるダイシングライン上、前記ボンディ
ングパッド部下方の少なくともいずれかに形成されたダ
ミートレンチとを具備したことを特徴とする半導体装
置。
【請求項４】ウェハにおけるチップ領域中の素子形成
領域に設けられ、セルがトレンチ型キャパシタを用いて
形成されたメモリ部と、前記素子形成領域に設けられたロジック回路部と、前記素子形成領域の周辺に設けられたボンディングパッ
ド部と、前記ウェハにおけるダイシングライン上、前記ボンディ
ングパッド部下方、前記ロジック回路部における素子分
離領域の少なくともいずれかに形成されたダミートレン
チとを具備したことを特徴とする半導体装置。
【請求項５】前記ダミートレンチは、トレンチ型キャ
パシタであることを特徴とする請求項１乃至４いずれか
１項に記載の半導体装置。