JP2001044276A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001044276A JP2001044276A JP11216796A JP21679699A JP2001044276A JP 2001044276 A JP2001044276 A JP 2001044276A JP 11216796 A JP11216796 A JP 11216796A JP 21679699 A JP21679699 A JP 21679699A JP 2001044276 A JP2001044276 A JP 2001044276A
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Abstract
(57)【要約】
【課題】 チップ本体領域に形成される所定のトランジ
スタとこれに対応してスクライブライン領域に形成され
る１ＰＣ−ＴＥＧ用のトランジスタとが同一の特性を有
する半導体装置及びその製造方法を提供することを目的
とする。 【解決手段】 スクライブライン領域１２に、１ＰＣ−
ＴＥＧ形成用のアクティブ領域２２ｂが周囲を複数の幅
の狭いトレンチ２０ｂに囲まれて配置され、その余のス
クライブライン領域１２には複数の幅の狭いダミートレ
ンチ２０ｃが形成され、多数の長方形のダミーアクティ
ブ領域２２ｃが島状に設けられている。このために、こ
のスクライブライン領域１２におけるアクティブ面積率
は、チップ本体領域１０の回路形成領域１６におけるア
クティブ面積率と略等しくなっている。
スタとこれに対応してスクライブライン領域に形成され
る１ＰＣ−ＴＥＧ用のトランジスタとが同一の特性を有
する半導体装置及びその製造方法を提供することを目的
とする。 【解決手段】 スクライブライン領域１２に、１ＰＣ−
ＴＥＧ形成用のアクティブ領域２２ｂが周囲を複数の幅
の狭いトレンチ２０ｂに囲まれて配置され、その余のス
クライブライン領域１２には複数の幅の狭いダミートレ
ンチ２０ｃが形成され、多数の長方形のダミーアクティ
ブ領域２２ｃが島状に設けられている。このために、こ
のスクライブライン領域１２におけるアクティブ面積率
は、チップ本体領域１０の回路形成領域１６におけるア
クティブ面積率と略等しくなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、詳しくは、チップ本体領域における
素子を形成するためのアクティブ（Active）領域が複数
のトレンチによって分離され、そのチップ本体領域を区
画するスクライブライン領域にテスト素子が形成される
半導体装置及びその製造方法に関する。
の製造方法に係り、詳しくは、チップ本体領域における
素子を形成するためのアクティブ（Active）領域が複数
のトレンチによって分離され、そのチップ本体領域を区
画するスクライブライン領域にテスト素子が形成される
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化高集積化が進む
につれ、種々の能動素子を形成するためのアクティブ領
域を確保しつつ優れた素子分離能力を確保する素子分離
技術が重要となってきている。特に半導体基板のフィー
ルド領域に幅の狭いトレンチを形成し、その微細なトレ
ンチ内に絶縁膜を埋め込むことにより素子分離を行うＳ
ＴＩ（Shallow TrenchIsolation；シャロートレンチア
イソレーション）法は、従来使用されてきたＬＯＣＯＳ
（Local Oxidation of Silicon；選択酸化）法のような
バーズビークが形成されないため、アクティブ領域の確
保と優れた素子分離能力の確保の両立が容易に行える。
につれ、種々の能動素子を形成するためのアクティブ領
域を確保しつつ優れた素子分離能力を確保する素子分離
技術が重要となってきている。特に半導体基板のフィー
ルド領域に幅の狭いトレンチを形成し、その微細なトレ
ンチ内に絶縁膜を埋め込むことにより素子分離を行うＳ
ＴＩ（Shallow TrenchIsolation；シャロートレンチア
イソレーション）法は、従来使用されてきたＬＯＣＯＳ
（Local Oxidation of Silicon；選択酸化）法のような
バーズビークが形成されないため、アクティブ領域の確
保と優れた素子分離能力の確保の両立が容易に行える。
【０００３】また、一般に、半導体装置においては、ウ
ェーハ製造プロセス中の或いは完了後の作成された素子
特性の良否を判定するために、例えばスクライブライン
領域に、最初の段階での動作確認のための１ＰＣ−ＴＥ
Ｇ（1st. Pllet Check TestElement Group ）と呼ばれ
るテスト素子が配置されている。
ェーハ製造プロセス中の或いは完了後の作成された素子
特性の良否を判定するために、例えばスクライブライン
領域に、最初の段階での動作確認のための１ＰＣ−ＴＥ
Ｇ（1st. Pllet Check TestElement Group ）と呼ばれ
るテスト素子が配置されている。
【０００４】以下、スクライブライン領域に１ＰＣ−Ｔ
ＥＧを配置する半導体装置においてＳＴＩを形成する方
法を、図５〜図７に示す工程断面図を用いて説明する。
所定の集積回路を形成するチップ本体領域１０及びこの
チップ本体領域１０を区画するスクライブライン領域１
２を含むシリコン基体１００上に、熱酸化法により、パ
ッド（Pad ）酸化膜１０２を形成し、このパッド酸化膜
１０２上に、ＣＶＤ（Chemical Vapor Deposition ；化
学的気相成長）法により、シリコン窒化膜１０４を形成
する。続いて、フォトリソグラフィ技術によって形成し
たレジストパターンをマスクとして、シリコン窒化膜１
０４及びパッド酸化膜１０２を選択的にドライエッチン
グし、トレンチ形成予定領域が開口するように異方性加
工する。
ＥＧを配置する半導体装置においてＳＴＩを形成する方
法を、図５〜図７に示す工程断面図を用いて説明する。
所定の集積回路を形成するチップ本体領域１０及びこの
チップ本体領域１０を区画するスクライブライン領域１
２を含むシリコン基体１００上に、熱酸化法により、パ
ッド（Pad ）酸化膜１０２を形成し、このパッド酸化膜
１０２上に、ＣＶＤ（Chemical Vapor Deposition ；化
学的気相成長）法により、シリコン窒化膜１０４を形成
する。続いて、フォトリソグラフィ技術によって形成し
たレジストパターンをマスクとして、シリコン窒化膜１
０４及びパッド酸化膜１０２を選択的にドライエッチン
グし、トレンチ形成予定領域が開口するように異方性加
工する。
【０００５】次いで、同じレジストパターンをマスクと
して、シリコン基体１００を選択的にエッチングした
後、レジストパターンを除去する。こうして、チップ本
体領域１０の多数の能動素子を形成する回路形成領域に
おけるシリコン基体１００表面に、素子を形成するアク
ティブ領域２２ｄを絶縁分離するための幅の狭いトレン
チ２０ｄを形成し、回路形成領域の周辺の広いフィール
ド領域には幅の広いトレンチ（図示せず）を形成すると
共に、スクライブライン領域１２のシリコン基体１００
表面に、１ＰＣ−ＴＥＧ形成用のアクティブ領域２２ｂ
を絶縁分離するための幅の狭いトレンチ２０ｂを形成す
る。なお、スクライブライン領域１２全体は、チップ本
体領域１０のアクティブ領域２２ｄと同様の構造をなし
ているものの、一般の素子を形成する領域ではない、い
わゆるダミーアクティブ領域２２ｅをなしている。続い
て、熱酸化法により、トレンチ２０ｄ，２０ｂ内壁のシ
リコン基体１００表面を酸化した後、ＣＶＤ法により、
トレンチ２０ｄ，２０等を含む基体全面にシリコン酸化
膜１０６を堆積する。このとき、トレンチ２０ｄ，２０
ｂ内も、このシリコン酸化膜１０６によって埋め込んで
しまう（図５参照）。
して、シリコン基体１００を選択的にエッチングした
後、レジストパターンを除去する。こうして、チップ本
体領域１０の多数の能動素子を形成する回路形成領域に
おけるシリコン基体１００表面に、素子を形成するアク
ティブ領域２２ｄを絶縁分離するための幅の狭いトレン
チ２０ｄを形成し、回路形成領域の周辺の広いフィール
ド領域には幅の広いトレンチ（図示せず）を形成すると
共に、スクライブライン領域１２のシリコン基体１００
表面に、１ＰＣ−ＴＥＧ形成用のアクティブ領域２２ｂ
を絶縁分離するための幅の狭いトレンチ２０ｂを形成す
る。なお、スクライブライン領域１２全体は、チップ本
体領域１０のアクティブ領域２２ｄと同様の構造をなし
ているものの、一般の素子を形成する領域ではない、い
わゆるダミーアクティブ領域２２ｅをなしている。続い
て、熱酸化法により、トレンチ２０ｄ，２０ｂ内壁のシ
リコン基体１００表面を酸化した後、ＣＶＤ法により、
トレンチ２０ｄ，２０等を含む基体全面にシリコン酸化
膜１０６を堆積する。このとき、トレンチ２０ｄ，２０
ｂ内も、このシリコン酸化膜１０６によって埋め込んで
しまう（図５参照）。
【０００６】次いで、ＣＭＰ（Chemical Mechanical Po
lishing ；化学機械研磨）法によりシリコン窒化膜１０
４をストッパ層としてトレンチ２０ｄ，２０ｂ内に埋め
込まれた以外のシリコン酸化膜１０６を除去する。こう
して、内部にシリコン酸化膜１０６が充填されたトレン
チ２０ｄ，２０ｂによって、チップ本体領域１０におけ
る種々の能動素子を形成するアクティブ領域２２ｄを絶
縁分離すると共に、スクライブライン領域１２の１ＰＣ
−ＴＥＧ形成用のアクティブ領域２２ｂを絶縁分離する
（図６参照）。
lishing ；化学機械研磨）法によりシリコン窒化膜１０
４をストッパ層としてトレンチ２０ｄ，２０ｂ内に埋め
込まれた以外のシリコン酸化膜１０６を除去する。こう
して、内部にシリコン酸化膜１０６が充填されたトレン
チ２０ｄ，２０ｂによって、チップ本体領域１０におけ
る種々の能動素子を形成するアクティブ領域２２ｄを絶
縁分離すると共に、スクライブライン領域１２の１ＰＣ
−ＴＥＧ形成用のアクティブ領域２２ｂを絶縁分離する
（図６参照）。
【０００７】次いで、ホット燐酸を用いる等方エッチン
グによってシリコン窒化膜１０４を除去した後、更にフ
ッ酸を用いる等方エッチングによってパッド酸化膜１０
２を除去する。続いて、熱酸化法により、トレンチ２０
ｄ，２０ｂによって絶縁分離されたチップ本体領域１０
のアクティブ領域２２ｄ及びスクライブライン領域１２
のＴＥＧ形成用のアクティブ領域２２ｂのシリコン基体
１００表面に犠牲酸化膜（図示せず）を形成した後、フ
ォトリソグラフィ技術によるレジストパターンの形成と
このレジストパターンをマスクとする不純物イオン注入
とレジストパターンの除去等の工程を繰り返して，ウエ
ル領域（図示せず）やソース・ドレイン領域（図示せ
ず）の形成を行う。更に、犠牲酸化膜の除去を行った
後、ゲート酸化膜（図示せず）を介してゲート電極１０
８を形成する。こうして、チップ本体領域１０のアクテ
ィブ領域２２ｄに種々の能動素子１１０を形成すると共
に、スクライブライン領域１２に１ＰＣ−ＴＥＧ１１２
を形成する（図７参照）。
グによってシリコン窒化膜１０４を除去した後、更にフ
ッ酸を用いる等方エッチングによってパッド酸化膜１０
２を除去する。続いて、熱酸化法により、トレンチ２０
ｄ，２０ｂによって絶縁分離されたチップ本体領域１０
のアクティブ領域２２ｄ及びスクライブライン領域１２
のＴＥＧ形成用のアクティブ領域２２ｂのシリコン基体
１００表面に犠牲酸化膜（図示せず）を形成した後、フ
ォトリソグラフィ技術によるレジストパターンの形成と
このレジストパターンをマスクとする不純物イオン注入
とレジストパターンの除去等の工程を繰り返して，ウエ
ル領域（図示せず）やソース・ドレイン領域（図示せ
ず）の形成を行う。更に、犠牲酸化膜の除去を行った
後、ゲート酸化膜（図示せず）を介してゲート電極１０
８を形成する。こうして、チップ本体領域１０のアクテ
ィブ領域２２ｄに種々の能動素子１１０を形成すると共
に、スクライブライン領域１２に１ＰＣ−ＴＥＧ１１２
を形成する（図７参照）。
【０００８】
【発明が解決しようとする課題】ところで、前述のよう
に、ＣＭＰ法によりトレンチ２０ｄ，２０ｂ内に埋め込
まれた以外のシリコン酸化膜１０６を除去する場合、シ
リコン窒化膜１０４はストッパ層の役目を果たす。しか
し、そのときのシリコン酸化膜１０６とシリコン窒化膜
１０４との選択比は、シリコン窒化膜１０４に被覆され
ている領域の面積とシリコン窒化膜１０４に被覆されて
いないトレンチ２０ｄ，２０ｂ部の面積との比率に強く
依存する。
に、ＣＭＰ法によりトレンチ２０ｄ，２０ｂ内に埋め込
まれた以外のシリコン酸化膜１０６を除去する場合、シ
リコン窒化膜１０４はストッパ層の役目を果たす。しか
し、そのときのシリコン酸化膜１０６とシリコン窒化膜
１０４との選択比は、シリコン窒化膜１０４に被覆され
ている領域の面積とシリコン窒化膜１０４に被覆されて
いないトレンチ２０ｄ，２０ｂ部の面積との比率に強く
依存する。
【０００９】即ち、チップ本体領域１０においては、ア
クティブ領域２２ｄの面積とトレンチ２０ｄ部の面積と
の比率（以下、この比率を「アクティブ面積率」と呼
ぶ）に強く依存する。具体的には、多数の能動素子を形
成する回路形成領域とその周辺の広いフィールド領域と
を比較すると、広いフィールド領域に孤立アクティブ領
域が存在する場合であっても、アクティブ面積率が低く
なり、例えばシリコン酸化膜１０６とシリコン窒化膜１
０４との選択比が１に近くなり、シリコン窒化膜１０４
のストッパ層としての効果は大幅に減少する。このた
め、広いフィールド領域の幅の広いトレンチ部において
は、ディッシング（ｄｉｓｈｉｎｇ）と呼ばれるシリコ
ン酸化膜１０６の落ち込みが生じたり、広いフィールド
領域に存在する孤立アクティブ領域が削られたりする。
クティブ領域２２ｄの面積とトレンチ２０ｄ部の面積と
の比率（以下、この比率を「アクティブ面積率」と呼
ぶ）に強く依存する。具体的には、多数の能動素子を形
成する回路形成領域とその周辺の広いフィールド領域と
を比較すると、広いフィールド領域に孤立アクティブ領
域が存在する場合であっても、アクティブ面積率が低く
なり、例えばシリコン酸化膜１０６とシリコン窒化膜１
０４との選択比が１に近くなり、シリコン窒化膜１０４
のストッパ層としての効果は大幅に減少する。このた
め、広いフィールド領域の幅の広いトレンチ部において
は、ディッシング（ｄｉｓｈｉｎｇ）と呼ばれるシリコ
ン酸化膜１０６の落ち込みが生じたり、広いフィールド
領域に存在する孤立アクティブ領域が削られたりする。
【００１０】このような問題を回避するために、図８に
示されるように、広いフィールド領域１８に多数の島状
のダミーアクティブ領域２２ａを形成し、これらのダミ
ーアクティブ領域２２ａを分離するトレンチ２０ａの幅
を狭くして、このダミーアクティブ領域２２ａの面積
（又はこのダミーアクティブ領域２２ａ及び孤立アクテ
ィブ領域を合わせた面積）とトレンチ２０ａ部の面積と
の比率（以下、この比率も「アクティブ面積率」と呼
ぶ）を回路形成領域１６のアクティブ面積率と略等しく
なるようにする。こうして、チップ本体領域１０におけ
るアクティブ面積率を均一化することにより、孤立アク
ティブ領域が削られることを防止している。
示されるように、広いフィールド領域１８に多数の島状
のダミーアクティブ領域２２ａを形成し、これらのダミ
ーアクティブ領域２２ａを分離するトレンチ２０ａの幅
を狭くして、このダミーアクティブ領域２２ａの面積
（又はこのダミーアクティブ領域２２ａ及び孤立アクテ
ィブ領域を合わせた面積）とトレンチ２０ａ部の面積と
の比率（以下、この比率も「アクティブ面積率」と呼
ぶ）を回路形成領域１６のアクティブ面積率と略等しく
なるようにする。こうして、チップ本体領域１０におけ
るアクティブ面積率を均一化することにより、孤立アク
ティブ領域が削られることを防止している。
【００１１】しかし、スクライブライン領域１２におい
ては、そのダミーアクティブ領域２２ｅ及び１ＰＣ−Ｔ
ＥＧ形成用のアクティブ領域２２ｂを合わせた面積とト
レンチ２２ｂ部の面積との比率（以下、この比率も「ア
クティブ面積率」と呼ぶ）が、回路形成領域１６のアク
ティブ面積率よりも高くなる。このため、広いフィール
ド領域に孤立アクティブ領域が存在する場合とは逆に、
１ＰＣ−ＴＥＧ形成用のアクティブ領域２２ｂを絶縁分
離するためのトレンチ２０ｂ部におけるシリコン酸化膜
１０６の厚さが、回路形成領域１６のアクティブ領域２
２ｄを絶縁分離するためのトレンチ２０ｄ部におけるシ
リコン酸化膜１０６の厚さよりも厚くなる。
ては、そのダミーアクティブ領域２２ｅ及び１ＰＣ−Ｔ
ＥＧ形成用のアクティブ領域２２ｂを合わせた面積とト
レンチ２２ｂ部の面積との比率（以下、この比率も「ア
クティブ面積率」と呼ぶ）が、回路形成領域１６のアク
ティブ面積率よりも高くなる。このため、広いフィール
ド領域に孤立アクティブ領域が存在する場合とは逆に、
１ＰＣ−ＴＥＧ形成用のアクティブ領域２２ｂを絶縁分
離するためのトレンチ２０ｂ部におけるシリコン酸化膜
１０６の厚さが、回路形成領域１６のアクティブ領域２
２ｄを絶縁分離するためのトレンチ２０ｄ部におけるシ
リコン酸化膜１０６の厚さよりも厚くなる。
【００１２】このように素子分離の段差が異なると、そ
こに形成されるトランジスタの特性は異なるチャネル幅
依存性を示すようになる。即ち、回路形成領域１６のア
クティブ領域２２ｄに形成される所定のトランジスタ１
１０とスクライブライン領域１２の１ＰＣ−ＴＥＧ形成
用のアクティブ領域２２ｂに形成されるトランジスタ１
１２とは異なる特性を示すことになり、本来的にチップ
本体領域１０に形成されるトランジスタの特性を判断し
なければならない１ＰＣ−ＴＥＧの役割を果たせなくな
るという問題点がある。
こに形成されるトランジスタの特性は異なるチャネル幅
依存性を示すようになる。即ち、回路形成領域１６のア
クティブ領域２２ｄに形成される所定のトランジスタ１
１０とスクライブライン領域１２の１ＰＣ−ＴＥＧ形成
用のアクティブ領域２２ｂに形成されるトランジスタ１
１２とは異なる特性を示すことになり、本来的にチップ
本体領域１０に形成されるトランジスタの特性を判断し
なければならない１ＰＣ−ＴＥＧの役割を果たせなくな
るという問題点がある。
【００１３】そこで本発明は、チップ本体領域に形成さ
れる所定のトランジスタとこれに対応してスクライブラ
イン領域に形成される１ＰＣ−ＴＥＧ用のトランジスタ
とが同一の特性を有する半導体装置及びその製造方法を
提供することを目的とする。
れる所定のトランジスタとこれに対応してスクライブラ
イン領域に形成される１ＰＣ−ＴＥＧ用のトランジスタ
とが同一の特性を有する半導体装置及びその製造方法を
提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項１に係る半導体装置は、集積回路を形
成するチップ本体領域と、このチップ本体領域を区画す
るスクライブライン領域とを有し、チップ本体領域にお
けるアクティブ領域が複数のトレンチによって分離され
ており、スクライブライン領域にテスト素子形成用アク
ティブ領域が設けられている半導体装置であって、スク
ライブライン領域のテスト素子形成用アクティブ領域の
周辺部に、複数のダミートレンチが形成され、これら複
数のダミートレンチによってダミーアクティブ領域が複
数の島状に分離されていることを特徴とする。
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項１に係る半導体装置は、集積回路を形
成するチップ本体領域と、このチップ本体領域を区画す
るスクライブライン領域とを有し、チップ本体領域にお
けるアクティブ領域が複数のトレンチによって分離され
ており、スクライブライン領域にテスト素子形成用アク
ティブ領域が設けられている半導体装置であって、スク
ライブライン領域のテスト素子形成用アクティブ領域の
周辺部に、複数のダミートレンチが形成され、これら複
数のダミートレンチによってダミーアクティブ領域が複
数の島状に分離されていることを特徴とする。
【００１５】なお、ここで、「ダミートレンチ」とは、
通常のトレンチと同様の構造をなしているものの、トレ
ンチ本来の素子形成用のアクティブ領域を絶縁分離する
という機能を発揮するものではないものをいう。また、
「ダミーアクティブ領域」とは、通常のアクティブ領域
と同様の構造をなしているものの、そこに素子を形成す
るというアクティブ領域本来の機能を発揮するものでは
ないものをいう。そして、これらの定義は、これ以降の
記述においても同様とする。
通常のトレンチと同様の構造をなしているものの、トレ
ンチ本来の素子形成用のアクティブ領域を絶縁分離する
という機能を発揮するものではないものをいう。また、
「ダミーアクティブ領域」とは、通常のアクティブ領域
と同様の構造をなしているものの、そこに素子を形成す
るというアクティブ領域本来の機能を発揮するものでは
ないものをいう。そして、これらの定義は、これ以降の
記述においても同様とする。
【００１６】このように請求項１に係る半導体装置にお
いては、スクライブライン領域のテスト素子形成用アク
ティブ領域の周辺部に、複数のダミートレンチが形成さ
れ、これら複数のダミートレンチによってダミーアクテ
ィブ領域が複数の島状に分離されていることにより、ス
クライブライン領域全体（但し、テスト素子形成用アク
ティブ領域及びその周囲のトレンチ部を除く）がダミー
アクティブ領域をなしている従来の場合と比較すると、
スクライブライン領域のテスト素子形成用アクティブ領
域の周辺部におけるアクティブ面積率が低下する。しか
も、その場合に、複数のダミートレンチによって分離さ
れている島状のダミーアクティブ領域の大きさにより、
このテスト素子形成用アクティブ領域の周辺部における
アクティブ面積率が所望の値に設定される。
いては、スクライブライン領域のテスト素子形成用アク
ティブ領域の周辺部に、複数のダミートレンチが形成さ
れ、これら複数のダミートレンチによってダミーアクテ
ィブ領域が複数の島状に分離されていることにより、ス
クライブライン領域全体（但し、テスト素子形成用アク
ティブ領域及びその周囲のトレンチ部を除く）がダミー
アクティブ領域をなしている従来の場合と比較すると、
スクライブライン領域のテスト素子形成用アクティブ領
域の周辺部におけるアクティブ面積率が低下する。しか
も、その場合に、複数のダミートレンチによって分離さ
れている島状のダミーアクティブ領域の大きさにより、
このテスト素子形成用アクティブ領域の周辺部における
アクティブ面積率が所望の値に設定される。
【００１７】ここで、このスクライブライン領域のテス
ト素子形成用アクティブ領域の周辺部におけるアクティ
ブ面積率が、チップ本体領域の所定のアクティブ領域の
周辺部におけるアクティブ面積率に略等しいことが望ま
しい。この場合、テスト素子形成用アクティブ領域の周
囲のトレンチ部における絶縁膜の厚さとチップ本体領域
の所定の素子を形成するアクティブ領域のトレンチ部に
おける絶縁膜の厚さとが略同一となり、スクライブライ
ン領域に形成されるテスト素子の特性とチップ本体領域
に形成される所定の素子の特性も略同一となるため、こ
のテスト素子の特性によってチップ本体領域に形成され
る素子の特性の適否を判定するというテスト素子本来の
役割が良好に達成される。
ト素子形成用アクティブ領域の周辺部におけるアクティ
ブ面積率が、チップ本体領域の所定のアクティブ領域の
周辺部におけるアクティブ面積率に略等しいことが望ま
しい。この場合、テスト素子形成用アクティブ領域の周
囲のトレンチ部における絶縁膜の厚さとチップ本体領域
の所定の素子を形成するアクティブ領域のトレンチ部に
おける絶縁膜の厚さとが略同一となり、スクライブライ
ン領域に形成されるテスト素子の特性とチップ本体領域
に形成される所定の素子の特性も略同一となるため、こ
のテスト素子の特性によってチップ本体領域に形成され
る素子の特性の適否を判定するというテスト素子本来の
役割が良好に達成される。
【００１８】また、上記請求項１に係る半導体装置にお
いて、チップ本体領域のフィールド領域に複数のダミー
アクティブ領域が形成されており、チップ本体領域のフ
ィールド領域におけるアクティブ面積率が、チップ本体
領域の回路形成領域におけるアクティブ面積率に略等し
い構成とすることにより、チップ本体領域全体における
アクティブ面積率が均一化され、フィールド領域におけ
る孤立アクティブ領域が削られることが防止されるた
め、その孤立アクティブ領域に形成される素子も所定の
良好の特性が得られる。
いて、チップ本体領域のフィールド領域に複数のダミー
アクティブ領域が形成されており、チップ本体領域のフ
ィールド領域におけるアクティブ面積率が、チップ本体
領域の回路形成領域におけるアクティブ面積率に略等し
い構成とすることにより、チップ本体領域全体における
アクティブ面積率が均一化され、フィールド領域におけ
る孤立アクティブ領域が削られることが防止されるた
め、その孤立アクティブ領域に形成される素子も所定の
良好の特性が得られる。
【００１９】なお、ここで、「回路形成領域」とは、素
子を形成するためのアクティブ領域が集中的に集合して
おり、これら多数のアクティブ領域が幅の狭いトレンチ
によって絶縁分離されている領域をいう。また、「フィ
ールド領域」とは、回路形成領域の周辺に形成された比
較的広い素子分離領域をいう。そして、これらの定義
は、これ以降の記述においても同様とする。
子を形成するためのアクティブ領域が集中的に集合して
おり、これら多数のアクティブ領域が幅の狭いトレンチ
によって絶縁分離されている領域をいう。また、「フィ
ールド領域」とは、回路形成領域の周辺に形成された比
較的広い素子分離領域をいう。そして、これらの定義
は、これ以降の記述においても同様とする。
【００２０】また、チップ本体領域のフィールド領域に
複数のダミーアクティブ領域が形成されている場合、こ
れらのチップ本体領域のダミーアクティブ領域及びスク
ライブライン領域のダミーアクティブ領域が同一の形状
をなしていると、チップ本体領域とスクライブライン領
域との境界が不明確になり、例えばスクライブ工程にお
ける正確なスクライブ位置の設定が容易でなくなる等の
不都合が生じる恐れがある。このため、例えばチップ本
体領域のダミーアクティブ領域及びスクライブライン領
域のダミーアクティブ領域が同一の形状の長方形や正方
形をなしているときには、境界のダミーアクティブ領域
をライン状にすることが望ましい。
複数のダミーアクティブ領域が形成されている場合、こ
れらのチップ本体領域のダミーアクティブ領域及びスク
ライブライン領域のダミーアクティブ領域が同一の形状
をなしていると、チップ本体領域とスクライブライン領
域との境界が不明確になり、例えばスクライブ工程にお
ける正確なスクライブ位置の設定が容易でなくなる等の
不都合が生じる恐れがある。このため、例えばチップ本
体領域のダミーアクティブ領域及びスクライブライン領
域のダミーアクティブ領域が同一の形状の長方形や正方
形をなしているときには、境界のダミーアクティブ領域
をライン状にすることが望ましい。
【００２１】また、請求項５に係る半導体装置の製造方
法は、集積回路を形成するチップ本体領域と、このチッ
プ本体領域を区画するスクライブライン領域とを有する
半導体装置の製造方法であって、半導体基板上に保護膜
を形成した後、この保護膜を所定の形状にパターニング
する第１の工程と、保護膜をマスクとして半導体基板を
選択的にエッチングし、チップ本体領域のアクティブ領
域を絶縁分離するための複数のトレンチを形成すると共
に、スクライブライン領域のテスト素子形成用アクティ
ブ領域の周辺部に複数のダミートレンチを形成して、ス
クライブライン領域のダミーアクティブ領域を複数の島
状に分離する第２の工程と、基体全面に絶縁膜を堆積し
て、複数のトレンチ内及び複数のダミートレンチ内を絶
縁膜によって埋め込む第３の工程と、保護膜をストッパ
層として絶縁膜を研磨し、複数のトレンチ内及びダミー
トレンチ内に絶縁膜を残存させる第４の工程と、保護膜
を除去する第５の工程と、を有することを特徴とする。
法は、集積回路を形成するチップ本体領域と、このチッ
プ本体領域を区画するスクライブライン領域とを有する
半導体装置の製造方法であって、半導体基板上に保護膜
を形成した後、この保護膜を所定の形状にパターニング
する第１の工程と、保護膜をマスクとして半導体基板を
選択的にエッチングし、チップ本体領域のアクティブ領
域を絶縁分離するための複数のトレンチを形成すると共
に、スクライブライン領域のテスト素子形成用アクティ
ブ領域の周辺部に複数のダミートレンチを形成して、ス
クライブライン領域のダミーアクティブ領域を複数の島
状に分離する第２の工程と、基体全面に絶縁膜を堆積し
て、複数のトレンチ内及び複数のダミートレンチ内を絶
縁膜によって埋め込む第３の工程と、保護膜をストッパ
層として絶縁膜を研磨し、複数のトレンチ内及びダミー
トレンチ内に絶縁膜を残存させる第４の工程と、保護膜
を除去する第５の工程と、を有することを特徴とする。
【００２２】このように請求項５に係る半導体装置の製
造方法においては、チップ本体領域のアクティブ領域を
絶縁分離するための複数のトレンチを形成すると共に、
スクライブライン領域のテスト素子形成用アクティブ領
域の周辺部に複数のダミートレンチを形成して、スクラ
イブライン領域のダミーアクティブ領域を複数の島状に
分離することにより、スクライブライン領域全体（但
し、テスト素子形成用アクティブ領域及びその周囲のト
レンチ部を除く）がダミーアクティブ領域をなしている
従来の場合と比較すると、スクライブライン領域のテス
ト素子形成用アクティブ領域の周辺部におけるアクティ
ブ面積率が低下する。しかも、その場合に、複数のダミ
ートレンチによって分離する島状のダミーアクティブ領
域の大きさにより、このテスト素子形成用アクティブ領
域の周辺部におけるアクティブ面積率が所望の値に設定
される。
造方法においては、チップ本体領域のアクティブ領域を
絶縁分離するための複数のトレンチを形成すると共に、
スクライブライン領域のテスト素子形成用アクティブ領
域の周辺部に複数のダミートレンチを形成して、スクラ
イブライン領域のダミーアクティブ領域を複数の島状に
分離することにより、スクライブライン領域全体（但
し、テスト素子形成用アクティブ領域及びその周囲のト
レンチ部を除く）がダミーアクティブ領域をなしている
従来の場合と比較すると、スクライブライン領域のテス
ト素子形成用アクティブ領域の周辺部におけるアクティ
ブ面積率が低下する。しかも、その場合に、複数のダミ
ートレンチによって分離する島状のダミーアクティブ領
域の大きさにより、このテスト素子形成用アクティブ領
域の周辺部におけるアクティブ面積率が所望の値に設定
される。
【００２３】このとき、このスクライブライン領域のテ
スト素子形成用アクティブ領域の周辺部におけるアクテ
ィブ面積率を、チップ本体領域の所定のアクティブ領域
の周辺部におけるアクティブ面積率に略等しくすること
が望ましい。この場合、保護膜をストッパ層として絶縁
膜を研磨した後におけるテスト素子形成用アクティブ領
域の周囲のトレンチ部における絶縁膜の厚さとチップ本
体領域の所定の素子を形成するアクティブ領域のトレン
チ部における絶縁膜の厚さとが略同一となり、スクライ
ブライン領域に形成されるテスト素子の特性とチップ本
体領域に形成される所定の素子の特性も略同一となるた
め、このテスト素子の特性によってチップ本体領域に形
成される素子の特性の適否を判定するというテスト素子
本来の役割が良好に達成される。
スト素子形成用アクティブ領域の周辺部におけるアクテ
ィブ面積率を、チップ本体領域の所定のアクティブ領域
の周辺部におけるアクティブ面積率に略等しくすること
が望ましい。この場合、保護膜をストッパ層として絶縁
膜を研磨した後におけるテスト素子形成用アクティブ領
域の周囲のトレンチ部における絶縁膜の厚さとチップ本
体領域の所定の素子を形成するアクティブ領域のトレン
チ部における絶縁膜の厚さとが略同一となり、スクライ
ブライン領域に形成されるテスト素子の特性とチップ本
体領域に形成される所定の素子の特性も略同一となるた
め、このテスト素子の特性によってチップ本体領域に形
成される素子の特性の適否を判定するというテスト素子
本来の役割が良好に達成される。
【００２４】また、上記請求項５に係る半導体装置の製
造方法において、複数のトレンチ及び複数のダミートレ
ンチを形成する際に、チップ本体領域のフィールド領域
にも複数のダミーアクティブ領域を複数の島状に分離す
るためのダミートレンチを形成し、フィールド領域にお
けるアクティブ面積率が、チップ本体領域の回路形成領
域におけるアクティブ面積率に略等しくなるようにする
構成とすることにより、チップ本体領域全体におけるア
クティブ面積率が均一化され、広いフィールド領域にお
ける孤立アクティブ領域が削られることが防止されるた
め、その孤立アクティブ領域に形成される素子も所定の
良好の特性が得られる。
造方法において、複数のトレンチ及び複数のダミートレ
ンチを形成する際に、チップ本体領域のフィールド領域
にも複数のダミーアクティブ領域を複数の島状に分離す
るためのダミートレンチを形成し、フィールド領域にお
けるアクティブ面積率が、チップ本体領域の回路形成領
域におけるアクティブ面積率に略等しくなるようにする
構成とすることにより、チップ本体領域全体におけるア
クティブ面積率が均一化され、広いフィールド領域にお
ける孤立アクティブ領域が削られることが防止されるた
め、その孤立アクティブ領域に形成される素子も所定の
良好の特性が得られる。
【００２５】また、チップ本体領域のフィールド領域に
複数のダミーアクティブ領域を形成する場合には、チッ
プ本体領域とスクライブライン領域との境界に、チップ
本体領域のダミーアクティブ領域及びスクライブライン
領域のダミーアクティブ領域と形状の異なるダミーアク
ティブライン領域を形成することが望ましい。この場
合、例えばチップ本体領域のダミーアクティブ領域及び
スクライブライン領域のダミーアクティブ領域が同一の
形状の長方形や正方形をなしても、境界のダミーアクテ
ィブ領域をライン状にすることにより、チップ本体領域
とスクライブライン領域とが明確に区別されるため、ス
クライブ工程における正確なスクライブ位置の設定が容
易になる。
複数のダミーアクティブ領域を形成する場合には、チッ
プ本体領域とスクライブライン領域との境界に、チップ
本体領域のダミーアクティブ領域及びスクライブライン
領域のダミーアクティブ領域と形状の異なるダミーアク
ティブライン領域を形成することが望ましい。この場
合、例えばチップ本体領域のダミーアクティブ領域及び
スクライブライン領域のダミーアクティブ領域が同一の
形状の長方形や正方形をなしても、境界のダミーアクテ
ィブ領域をライン状にすることにより、チップ本体領域
とスクライブライン領域とが明確に区別されるため、ス
クライブ工程における正確なスクライブ位置の設定が容
易になる。
【００２６】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は本発明の一実施
形態に係る半導体装置を示す平面図であり、図２〜図４
はそれぞれ本発明の一実施形態に係る半導体装置の製造
方法を説明するための工程断面図である。
本発明の実施の形態を説明する。図１は本発明の一実施
形態に係る半導体装置を示す平面図であり、図２〜図４
はそれぞれ本発明の一実施形態に係る半導体装置の製造
方法を説明するための工程断面図である。
【００２７】図１に示されるように、本実施形態に係る
半導体装置は、シリコン基板上において、所定の集積回
路を形成するチップ本体領域１０がスクライブライン領
域１２によって区画されている。そして、これらチップ
本体領域１０とスクライブライン領域１２との境界に
は、ライン状のダミーアクティブ領域１４が設けられて
いる。
半導体装置は、シリコン基板上において、所定の集積回
路を形成するチップ本体領域１０がスクライブライン領
域１２によって区画されている。そして、これらチップ
本体領域１０とスクライブライン領域１２との境界に
は、ライン状のダミーアクティブ領域１４が設けられて
いる。
【００２８】また、チップ本体領域１０は、集積回路を
構成する個々のトランジスタを形成するための多数のア
クティブ領域が幅の狭いトレンチによって絶縁膜分離さ
れている回路形成領域１６と、この回路形成領域１６の
周辺に形成される広いフィールド領域１８とに区分され
ている。そして、この広いフィールド領域１８において
は、従来の幅の広いトレンチの代わりに複数の幅の狭い
トレンチ２０ａが形成され、これら複数の幅の狭いトレ
ンチ２０ａに囲まれた多数の長方形のダミーアクティブ
領域２２ａが島状に設けられている。なお、ここでは図
示しないが、この広いフィールド領域１８には、孤立ア
クティブ領域が形成されている場合もある。そして、こ
の広いフィールド領域１８におけるアクティブ面積率
は、回路形成領域１６におけるアクティブ面積率と略等
しくなっている。即ち、チップ本体領域１０は全体とし
て、略均一なアクティブ面積率となっている。
構成する個々のトランジスタを形成するための多数のア
クティブ領域が幅の狭いトレンチによって絶縁膜分離さ
れている回路形成領域１６と、この回路形成領域１６の
周辺に形成される広いフィールド領域１８とに区分され
ている。そして、この広いフィールド領域１８において
は、従来の幅の広いトレンチの代わりに複数の幅の狭い
トレンチ２０ａが形成され、これら複数の幅の狭いトレ
ンチ２０ａに囲まれた多数の長方形のダミーアクティブ
領域２２ａが島状に設けられている。なお、ここでは図
示しないが、この広いフィールド領域１８には、孤立ア
クティブ領域が形成されている場合もある。そして、こ
の広いフィールド領域１８におけるアクティブ面積率
は、回路形成領域１６におけるアクティブ面積率と略等
しくなっている。即ち、チップ本体領域１０は全体とし
て、略均一なアクティブ面積率となっている。
【００２９】また、スクライブライン領域１２には、１
ＰＣ−ＴＥＧ形成用のアクティブ領域２２ｂが周囲を複
数の幅の狭いトレンチ２０ｂに囲まれて配置されてい
る。そして、このスクライブライン領域１２において
は、従来のようにその全体がダミーアクティブ領域をな
している代わりに、複数の幅の狭いダミートレンチ２０
ｃが形成され、これら複数の幅の狭いダミートレンチ２
０ｃに囲まれた多数の長方形のダミーアクティブ領域２
２ｃが島状に設けられている。なお、ここでは、広いフ
ィールド領域１８における長方形のダミーアクティブ領
域２２ａとスクライブライン領域１２における長方形の
ダミーアクティブ領域２２ｃとは同一形状をなしてい
る。そして、このスクライブライン領域１２におけるア
クティブ面積率は、回路形成領域１６におけるアクティ
ブ面積率、即ち広いフィールド領域１８をも含めたチッ
プ本体領域１０全体のアクティブ面積率と略等しくなっ
ている。
ＰＣ−ＴＥＧ形成用のアクティブ領域２２ｂが周囲を複
数の幅の狭いトレンチ２０ｂに囲まれて配置されてい
る。そして、このスクライブライン領域１２において
は、従来のようにその全体がダミーアクティブ領域をな
している代わりに、複数の幅の狭いダミートレンチ２０
ｃが形成され、これら複数の幅の狭いダミートレンチ２
０ｃに囲まれた多数の長方形のダミーアクティブ領域２
２ｃが島状に設けられている。なお、ここでは、広いフ
ィールド領域１８における長方形のダミーアクティブ領
域２２ａとスクライブライン領域１２における長方形の
ダミーアクティブ領域２２ｃとは同一形状をなしてい
る。そして、このスクライブライン領域１２におけるア
クティブ面積率は、回路形成領域１６におけるアクティ
ブ面積率、即ち広いフィールド領域１８をも含めたチッ
プ本体領域１０全体のアクティブ面積率と略等しくなっ
ている。
【００３０】次に、本実施形態に係る半導体装置の製造
方法を、図２〜図４を用いて説明する。なお、上記図１
に示される半導体装置の構成要素と同一の要素には同一
の符合を付して説明を省略する。
方法を、図２〜図４を用いて説明する。なお、上記図１
に示される半導体装置の構成要素と同一の要素には同一
の符合を付して説明を省略する。
【００３１】図２：参照例えばシリコン基体１００上
に、パッド（Ｐａｄ）酸化膜１０２を形成し、このパッ
ド酸化膜１０２上に、ＣＶＤ（Chemical Vapor Deposit
ion ；化学的気相成長）法により、シリコン窒化膜１０
４を形成する。このときのシリコン窒化膜１０４を形成
するＣＶＤは、例えば減圧ＣＶＤ装置を用いて、以下の
条件により行う。 ガス流量： ＳｉＨ2 Ｃｌ2 ＝５０ｓｃｃｍ ＮＨ3 ＝２００ｓｃｃｍ Ｎ2 ＝２０００ｓｃｃｍ 圧力：７０Ｐａ 基板温度：７６０℃
に、パッド（Ｐａｄ）酸化膜１０２を形成し、このパッ
ド酸化膜１０２上に、ＣＶＤ（Chemical Vapor Deposit
ion ；化学的気相成長）法により、シリコン窒化膜１０
４を形成する。このときのシリコン窒化膜１０４を形成
するＣＶＤは、例えば減圧ＣＶＤ装置を用いて、以下の
条件により行う。 ガス流量： ＳｉＨ2 Ｃｌ2 ＝５０ｓｃｃｍ ＮＨ3 ＝２００ｓｃｃｍ Ｎ2 ＝２０００ｓｃｃｍ 圧力：７０Ｐａ 基板温度：７６０℃
【００３２】続いて、フォトリソグラフィ技術によって
形成したレジストパターンをマスクとして、シリコン窒
化膜１０４及びパッド酸化膜１０２を選択的にドライエ
ッチングし、トレンチ形成予定領域が開口するように異
方性加工する。このときのシリコン窒化膜１０４及びパ
ッド酸化膜１０２のドライエッチングは、例えば並行平
板プラズマエッチャを用いて以下の条件により行う。 ガス流量： ＣＦ4 ＝７５ｓｃｃｍ Ａｒ＝２５ｓｃｃｍ 圧力：５．３Ｐａ ＲＦ電力：６００Ｗ
形成したレジストパターンをマスクとして、シリコン窒
化膜１０４及びパッド酸化膜１０２を選択的にドライエ
ッチングし、トレンチ形成予定領域が開口するように異
方性加工する。このときのシリコン窒化膜１０４及びパ
ッド酸化膜１０２のドライエッチングは、例えば並行平
板プラズマエッチャを用いて以下の条件により行う。 ガス流量： ＣＦ4 ＝７５ｓｃｃｍ Ａｒ＝２５ｓｃｃｍ 圧力：５．３Ｐａ ＲＦ電力：６００Ｗ
【００３３】次いで、同じレジストパターンをマスクと
して、シリコン基体１００を選択的にドライエッチング
する。このときのシリコン基体１００のドライエッチン
グは、例えば高密度プラズマエッチャを用いて以下の条
件により行う。 ガス流量： Ｃｌ2 ＝６０ｓｃｃｍ Ｏ2 ＝１０ｓｃｃｍ 圧力：１．３Ｐａ マイクロ波電力：８５０Ｗ ＲＦ電力：１５０Ｗ続いて、レジストパターンを除去す
る。なお、このシリコン基体１００のドラ イエッチングは、レジストパターンをマスクとする代わ
りに、このレジストパターンを除去した後にシリコン窒
化膜１０４をマスクとして行ってもよい。
して、シリコン基体１００を選択的にドライエッチング
する。このときのシリコン基体１００のドライエッチン
グは、例えば高密度プラズマエッチャを用いて以下の条
件により行う。 ガス流量： Ｃｌ2 ＝６０ｓｃｃｍ Ｏ2 ＝１０ｓｃｃｍ 圧力：１．３Ｐａ マイクロ波電力：８５０Ｗ ＲＦ電力：１５０Ｗ続いて、レジストパターンを除去す
る。なお、このシリコン基体１００のドラ イエッチングは、レジストパターンをマスクとする代わ
りに、このレジストパターンを除去した後にシリコン窒
化膜１０４をマスクとして行ってもよい。
【００３４】こうして、チップ本体領域１０の多数の能
動素子を形成する回路形成領域１６におけるシリコン基
体１００表面に、トランジスタを形成するアクティブ領
域２２ｄを絶縁分離するための幅の狭いトレンチ２０ｄ
を形成すると共に、図１に示されるように、広いフィー
ルド領域１８にも複数の幅の狭いトレンチ２０ａを形成
して、これら複数の幅の狭いトレンチ２０ａに囲まれた
多数の長方形のダミーアクティブ領域２２ａを島状に形
成する。なお、このとき、この広いフィールド領域１８
に、孤立アクティブ領域を形成する場合もある。
動素子を形成する回路形成領域１６におけるシリコン基
体１００表面に、トランジスタを形成するアクティブ領
域２２ｄを絶縁分離するための幅の狭いトレンチ２０ｄ
を形成すると共に、図１に示されるように、広いフィー
ルド領域１８にも複数の幅の狭いトレンチ２０ａを形成
して、これら複数の幅の狭いトレンチ２０ａに囲まれた
多数の長方形のダミーアクティブ領域２２ａを島状に形
成する。なお、このとき、この広いフィールド領域１８
に、孤立アクティブ領域を形成する場合もある。
【００３５】また、同時に、スクライブライン領域１２
のシリコン基体１００表面に、１ＰＣ−ＴＥＧ形成用の
アクティブ領域２２ｂを絶縁分離するための幅の狭いト
レンチ２０ｂを形成すると共に、その余のスクライブラ
イン領域１２全体に複数の幅の狭いダミートレンチ２０
ｃを形成し、これら複数の幅の狭いダミートレンチ２０
ｃに囲まれた多数の長方形のダミーアクティブ領域２２
ｃを島状に形成する。なお、このとき、広いフィールド
領域１８における長方形のダミーアクティブ領域２２ａ
とスクライブライン領域１２における長方形のダミーア
クティブ領域２２ｃとは同一形状をなすように形成す
る。
のシリコン基体１００表面に、１ＰＣ−ＴＥＧ形成用の
アクティブ領域２２ｂを絶縁分離するための幅の狭いト
レンチ２０ｂを形成すると共に、その余のスクライブラ
イン領域１２全体に複数の幅の狭いダミートレンチ２０
ｃを形成し、これら複数の幅の狭いダミートレンチ２０
ｃに囲まれた多数の長方形のダミーアクティブ領域２２
ｃを島状に形成する。なお、このとき、広いフィールド
領域１８における長方形のダミーアクティブ領域２２ａ
とスクライブライン領域１２における長方形のダミーア
クティブ領域２２ｃとは同一形状をなすように形成す
る。
【００３６】更に、チップ本体領域１０とスクライブラ
イン領域１２との境界に、チップ本体領域１０端部のト
レンチ２０ｄ（及び図１に示すトレンチ２０ａ）とスク
ライブライン領域１２端部のトレンチ２０ｃとに挟まれ
たライン状のダミーアクティブ領域１４を形成する。
イン領域１２との境界に、チップ本体領域１０端部のト
レンチ２０ｄ（及び図１に示すトレンチ２０ａ）とスク
ライブライン領域１２端部のトレンチ２０ｃとに挟まれ
たライン状のダミーアクティブ領域１４を形成する。
【００３７】続いて、熱酸化法により、トレンチ２２
ｂ，２２ｃ，２２ｄ（，２２ａ）内壁のシリコン基体１
００表面を酸化した後、ＣＶＤ法により、これらのトレ
ンチ２２ｂ，２２ｃ，２２ｄ（，２２ａ）を含む基体全
面にシリコン酸化膜１０６を堆積して、トレンチ２２
ｂ，２２ｃ，２２ｄ（，２２ａ）内もこのシリコン酸化
膜１０６によって埋め込んでしまう。このときのシリコ
ン酸化膜１０６を形成するＣＶＤは、例えばＨＤＰ−Ｃ
ＶＤ装置を用いて、以下の条件により行う。 ガス流量： ＳｉＨ4 ＝３００ｓｃｃｍ Ｏ2 ＝７００ｓｃｃｍ Ａｒ＝３００ｓｃｃｍ 圧力：０．１Ｐａ マイクロ波電力：８５０Ｗ ＲＦ電力：１５０Ｗ
ｂ，２２ｃ，２２ｄ（，２２ａ）内壁のシリコン基体１
００表面を酸化した後、ＣＶＤ法により、これらのトレ
ンチ２２ｂ，２２ｃ，２２ｄ（，２２ａ）を含む基体全
面にシリコン酸化膜１０６を堆積して、トレンチ２２
ｂ，２２ｃ，２２ｄ（，２２ａ）内もこのシリコン酸化
膜１０６によって埋め込んでしまう。このときのシリコ
ン酸化膜１０６を形成するＣＶＤは、例えばＨＤＰ−Ｃ
ＶＤ装置を用いて、以下の条件により行う。 ガス流量： ＳｉＨ4 ＝３００ｓｃｃｍ Ｏ2 ＝７００ｓｃｃｍ Ａｒ＝３００ｓｃｃｍ 圧力：０．１Ｐａ マイクロ波電力：８５０Ｗ ＲＦ電力：１５０Ｗ
【００３８】図３参照：次いで、ＣＭＰ法によりシリコ
ン窒化膜１０４をストッパ層としてトレンチ２２ｂ，２
２ｃ，２２ｄ（，２２ａ）内に埋め込まれた以外のシリ
コン酸化膜１０６を除去する。このときのシリコン酸化
膜１０６のＣＭＰは、例えば以下の条件により行う。 研磨プレート回転数：２０ｒｐｍ ウェーハ保持試料台回転数：２０ｒｐｍ 研磨圧力：５００ｇｆ／ｃｍ2 研磨液：シリカ粒子（１４Ｗt ％）＋ＫＯＨ水溶液
ン窒化膜１０４をストッパ層としてトレンチ２２ｂ，２
２ｃ，２２ｄ（，２２ａ）内に埋め込まれた以外のシリ
コン酸化膜１０６を除去する。このときのシリコン酸化
膜１０６のＣＭＰは、例えば以下の条件により行う。 研磨プレート回転数：２０ｒｐｍ ウェーハ保持試料台回転数：２０ｒｐｍ 研磨圧力：５００ｇｆ／ｃｍ2 研磨液：シリカ粒子（１４Ｗt ％）＋ＫＯＨ水溶液
【００３９】こうして、内部にシリコン酸化膜１０６が
充填されたトレンチ２０ｄ，２０ｂにより、チップ本体
領域１０における種々のトランジスタを形成するアクテ
ィブ領域２２ｄを絶縁分離すると共に、スクライブライ
ン領域１２の１ＰＣ−ＴＥＧ形成用のアクティブ領域２
２ｂを絶縁分離する。
充填されたトレンチ２０ｄ，２０ｂにより、チップ本体
領域１０における種々のトランジスタを形成するアクテ
ィブ領域２２ｄを絶縁分離すると共に、スクライブライ
ン領域１２の１ＰＣ−ＴＥＧ形成用のアクティブ領域２
２ｂを絶縁分離する。
【００４０】図４参照：次いで、ホット燐酸を用いる等
方エッチングによってシリコン窒化膜１０４を除去した
後、更にフッ酸を用いる等方エッチングによってパッド
酸化膜１０２を除去する。続いて、熱酸化法により、シ
リコン酸化膜１０６が充填されたトレンチ２０ｄ，２０
ｂによって絶縁分離されたチップ本体領域１０のアクテ
ィブ領域２２ｄ及びスクライブライン領域１２のＴＥＧ
形成用のアクティブ領域２２ｂのシリコン基体１００表
面に犠牲酸化膜（図示せず）を形成した後、フォトリソ
グラフィ技術によるレジストパターン形成とこのレジス
トパターンをマスクとする不純物イオン注入とレジスト
パターンの除去等の工程を繰り返して，Ｎウエル領域
（図示せず）及びＰウエル領域（図示せず）、チャネル
ストップ領域（図示せず）、ソース・ドレイン領域（図
示せず）の形成を行い、トランジスタの閾値電圧調整用
のイオン注入を行う。更に、犠牲酸化膜の除去を行った
後、熱酸化法により、チップ本体領域１０のアクティブ
領域２２ｄ及びスクライブライン領域１２のＴＥＧ形成
用のアクティブ領域２２ｂのシリコン基体１００表面に
ゲート酸化膜（図示せず）を形成する。
方エッチングによってシリコン窒化膜１０４を除去した
後、更にフッ酸を用いる等方エッチングによってパッド
酸化膜１０２を除去する。続いて、熱酸化法により、シ
リコン酸化膜１０６が充填されたトレンチ２０ｄ，２０
ｂによって絶縁分離されたチップ本体領域１０のアクテ
ィブ領域２２ｄ及びスクライブライン領域１２のＴＥＧ
形成用のアクティブ領域２２ｂのシリコン基体１００表
面に犠牲酸化膜（図示せず）を形成した後、フォトリソ
グラフィ技術によるレジストパターン形成とこのレジス
トパターンをマスクとする不純物イオン注入とレジスト
パターンの除去等の工程を繰り返して，Ｎウエル領域
（図示せず）及びＰウエル領域（図示せず）、チャネル
ストップ領域（図示せず）、ソース・ドレイン領域（図
示せず）の形成を行い、トランジスタの閾値電圧調整用
のイオン注入を行う。更に、犠牲酸化膜の除去を行った
後、熱酸化法により、チップ本体領域１０のアクティブ
領域２２ｄ及びスクライブライン領域１２のＴＥＧ形成
用のアクティブ領域２２ｂのシリコン基体１００表面に
ゲート酸化膜（図示せず）を形成する。
【００４１】次いで、基体全面に、ゲート電極の材料を
成膜する。先ず、基体全面に、ＣＶＤ法により、Ｎ型不
純物を添加したポリシリコン膜を形成する。このときの
ポリシリコン膜を形成するＣＶＤは、例えば減圧ＣＶＤ
装置を用いて、以下の条件により行う。 ガス流量： ＳｉＨ4 ＝１００ｓｃｃｍ ＰＨ3 ＝３００ｓｃｃｍ Ｈｅ＝４００ｓｃｃｍ Ｎ2 ＝２００ｓｃｃｍ 圧力：７０Ｐａ 基板温度：６１０℃
成膜する。先ず、基体全面に、ＣＶＤ法により、Ｎ型不
純物を添加したポリシリコン膜を形成する。このときの
ポリシリコン膜を形成するＣＶＤは、例えば減圧ＣＶＤ
装置を用いて、以下の条件により行う。 ガス流量： ＳｉＨ4 ＝１００ｓｃｃｍ ＰＨ3 ＝３００ｓｃｃｍ Ｈｅ＝４００ｓｃｃｍ Ｎ2 ＝２００ｓｃｃｍ 圧力：７０Ｐａ 基板温度：６１０℃
【００４２】続いて、このポリシリコン膜上に、ＣＶＤ
法により、タングステンシリサイド膜を形成する。この
ときのタングステンシリサイド膜を形成するＣＶＤは、
例えば減圧ＣＶＤ装置を用いて、以下の条件により行
う。 ガス流量： ＷＦ6 ＝２．５ｓｃｃｍ ＳｉＨ2 Ｃｌ2 ＝１５０ｓｃｃｍ Ａｒ＝１００ｓｃｃｍ 圧力：４０Ｐａ 基板温度：６８０℃
法により、タングステンシリサイド膜を形成する。この
ときのタングステンシリサイド膜を形成するＣＶＤは、
例えば減圧ＣＶＤ装置を用いて、以下の条件により行
う。 ガス流量： ＷＦ6 ＝２．５ｓｃｃｍ ＳｉＨ2 Ｃｌ2 ＝１５０ｓｃｃｍ Ａｒ＝１００ｓｃｃｍ 圧力：４０Ｐａ 基板温度：６８０℃
【００４３】続いて、フォトリソグラフィ技術によって
形成したレジストパターンをマスクとして、タングステ
ンシリサイド膜及びポリシリコン膜を選択的にドライエ
ッチングし、ゲート電極形状に異方性加工する。このと
きの第１段階のタングステンシリサイド膜のドライエッ
チングは、例えば高密度プラズマエッチャを用いて以下
の条件により行う。 ガス流量： Ｃｌ2 ＝７５ｓｃｃｍ Ｏ2 ＝８ｓｃｃｍ 圧力：０．４Ｐａ マイクロ波電力：９００Ｗ ＲＦ電力：６０Ｗ ２０／７Ａ 温度：２０℃
形成したレジストパターンをマスクとして、タングステ
ンシリサイド膜及びポリシリコン膜を選択的にドライエ
ッチングし、ゲート電極形状に異方性加工する。このと
きの第１段階のタングステンシリサイド膜のドライエッ
チングは、例えば高密度プラズマエッチャを用いて以下
の条件により行う。 ガス流量： Ｃｌ2 ＝７５ｓｃｃｍ Ｏ2 ＝８ｓｃｃｍ 圧力：０．４Ｐａ マイクロ波電力：９００Ｗ ＲＦ電力：６０Ｗ ２０／７Ａ 温度：２０℃
【００４４】また、第２段階のポリシリコン膜のドライ
エッチングは、同じ高密度プラズマエッチャを用いて以
下の条件により行う。 ガス流量： ＨＢｒ＝１２０ｓｃｃｍ Ｏ2 ＝４ｓｃｃｍ 圧力：１．０Ｐａ マイクロ波電力：９００Ｗ ＲＦ電力：４０Ｗ ２５／４Ａ 温度：２０℃
エッチングは、同じ高密度プラズマエッチャを用いて以
下の条件により行う。 ガス流量： ＨＢｒ＝１２０ｓｃｃｍ Ｏ2 ＝４ｓｃｃｍ 圧力：１．０Ｐａ マイクロ波電力：９００Ｗ ＲＦ電力：４０Ｗ ２５／４Ａ 温度：２０℃
【００４５】その後、レジストパターンをアッシング法
により除去する。こうして、タングステンシリサイド膜
及びポリシリコン膜が積層されたゲート電極１０８を形
成して、チップ本体領域１０のアクティブ領域２２ｄに
種々のトランジスタ１１０を形成すると共に、スクライ
ブライン領域１２の１ＰＣ−ＴＥＧ形成用のアクティブ
領域２２ｂにトランジスタ１１２を形成する。
により除去する。こうして、タングステンシリサイド膜
及びポリシリコン膜が積層されたゲート電極１０８を形
成して、チップ本体領域１０のアクティブ領域２２ｄに
種々のトランジスタ１１０を形成すると共に、スクライ
ブライン領域１２の１ＰＣ−ＴＥＧ形成用のアクティブ
領域２２ｂにトランジスタ１１２を形成する。
【００４６】このように本実施形態によれば、１ＰＣ−
ＴＥＧ形成用のアクティブ領域２２ｂを配置するスクラ
イブライン領域１２に、複数の幅の狭いダミートレンチ
２０ｃを形成して多数の長方形のダミーアクティブ領域
２２ｃを島状に設けることにより、スクライブライン領
域１２におけるアクティブ面積率をチップ本体領域１０
の回路形成領域１６におけるアクティブ面積率と略等し
くして、スクライブライン領域１２の１ＰＣ−ＴＥＧ形
成用のアクティブ領域２２ｂを絶縁分離する幅の狭いト
レンチ２０ｂ部における絶縁膜の厚さと回路形成領域１
６の所定のアクティブ領域２２ｄを絶縁分離する幅の狭
いトレンチ２０ｄ部におけるシリコン酸化膜１０６の厚
さとを略同一とすることが可能になるため、スクライブ
ライン領域１２のアクティブ領域２２ｂに形成される１
ＰＣ−ＴＥＧ用のトランジスタ１１２の特性とチップ本
体領域１０の所定のアクティブ領域２２ｄに形成される
所定のトランジスタ１１０の特性とを略同一とすること
ができる。従って、この１ＰＣ−ＴＥＧ用のトランジス
タ１１２によってチップ本体領域１０に形成される所定
のトランジスタ１１０の適否を判定するという１ＰＣ−
ＴＥＧ本来の役割を良好に達成することが可能になる。
ＴＥＧ形成用のアクティブ領域２２ｂを配置するスクラ
イブライン領域１２に、複数の幅の狭いダミートレンチ
２０ｃを形成して多数の長方形のダミーアクティブ領域
２２ｃを島状に設けることにより、スクライブライン領
域１２におけるアクティブ面積率をチップ本体領域１０
の回路形成領域１６におけるアクティブ面積率と略等し
くして、スクライブライン領域１２の１ＰＣ−ＴＥＧ形
成用のアクティブ領域２２ｂを絶縁分離する幅の狭いト
レンチ２０ｂ部における絶縁膜の厚さと回路形成領域１
６の所定のアクティブ領域２２ｄを絶縁分離する幅の狭
いトレンチ２０ｄ部におけるシリコン酸化膜１０６の厚
さとを略同一とすることが可能になるため、スクライブ
ライン領域１２のアクティブ領域２２ｂに形成される１
ＰＣ−ＴＥＧ用のトランジスタ１１２の特性とチップ本
体領域１０の所定のアクティブ領域２２ｄに形成される
所定のトランジスタ１１０の特性とを略同一とすること
ができる。従って、この１ＰＣ−ＴＥＧ用のトランジス
タ１１２によってチップ本体領域１０に形成される所定
のトランジスタ１１０の適否を判定するという１ＰＣ−
ＴＥＧ本来の役割を良好に達成することが可能になる。
【００４７】また、チップ本体領域１０の広いフィール
ド領域１８に、複数の幅の狭いトレンチ２０ａを形成し
て多数の長方形のダミーアクティブ領域２２ａを島状に
設けることにより、広いフィールド領域１８におけるア
クティブ面積率と回路形成領域１６におけるアクティブ
面積率と略等しくしてチップ本体領域１０全体を略均一
なアクティブ面積率とすることが可能になるため、広い
フィールド領域１８における孤立アクティブ領域が削ら
れることを防止することができ、その孤立アクティブ領
域に形成されるトランジスタも所定の良好の特性が得ら
れるようにすることができる。
ド領域１８に、複数の幅の狭いトレンチ２０ａを形成し
て多数の長方形のダミーアクティブ領域２２ａを島状に
設けることにより、広いフィールド領域１８におけるア
クティブ面積率と回路形成領域１６におけるアクティブ
面積率と略等しくしてチップ本体領域１０全体を略均一
なアクティブ面積率とすることが可能になるため、広い
フィールド領域１８における孤立アクティブ領域が削ら
れることを防止することができ、その孤立アクティブ領
域に形成されるトランジスタも所定の良好の特性が得ら
れるようにすることができる。
【００４８】また、スクライブライン領域１２に島状に
形成する多数のダミーアクティブ領域２２ｃとチップ本
体領域１０の広いフィールド領域１８に島状に形成する
多数のダミーアクティブ領域２２ａとは、同一の長方形
をなしているが、チップ本体領域１０とスクライブライ
ン領域１２との境界には、ライン状のダミーアクティブ
領域１４が設けられているため、チップ本体領域１０と
スクライブライン領域１２とを明確に区別することがで
き、スクライブ工程における正確なスクライブ位置の設
定を容易に行うことができる。
形成する多数のダミーアクティブ領域２２ｃとチップ本
体領域１０の広いフィールド領域１８に島状に形成する
多数のダミーアクティブ領域２２ａとは、同一の長方形
をなしているが、チップ本体領域１０とスクライブライ
ン領域１２との境界には、ライン状のダミーアクティブ
領域１４が設けられているため、チップ本体領域１０と
スクライブライン領域１２とを明確に区別することがで
き、スクライブ工程における正確なスクライブ位置の設
定を容易に行うことができる。
【００４９】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法及び半導体製造装置によれば、
次のような効果を奏することができる。即ち、請求項１
に係る半導体装置によれば、スクライブライン領域のテ
スト素子形成用アクティブ領域の周辺部に、ダミートレ
ンチが形成され、ダミーアクティブ領域が複数の島状に
なっていることにより、スクライブライン領域における
アクティブ面積率を低下させ、所望の値になるように設
定することが可能になる。このため、このスクライブラ
イン領域のテスト素子形成用アクティブ領域の周辺部に
おけるアクティブ面積率が、チップ本体領域の所定のア
クティブ領域の周辺部におけるアクティブ面積率に略等
しくなるようにすることが可能になり、スクライブライ
ン領域に形成されるテスト素子の特性とチップ本体領域
に形成される所定の素子の特性も略同一とすることが可
能になるため、このテスト素子の特性によってチップ本
体領域に形成される素子の特性の適否を判定するという
テスト素子本来の役割を良好に発揮することができる。
る半導体装置の製造方法及び半導体製造装置によれば、
次のような効果を奏することができる。即ち、請求項１
に係る半導体装置によれば、スクライブライン領域のテ
スト素子形成用アクティブ領域の周辺部に、ダミートレ
ンチが形成され、ダミーアクティブ領域が複数の島状に
なっていることにより、スクライブライン領域における
アクティブ面積率を低下させ、所望の値になるように設
定することが可能になる。このため、このスクライブラ
イン領域のテスト素子形成用アクティブ領域の周辺部に
おけるアクティブ面積率が、チップ本体領域の所定のア
クティブ領域の周辺部におけるアクティブ面積率に略等
しくなるようにすることが可能になり、スクライブライ
ン領域に形成されるテスト素子の特性とチップ本体領域
に形成される所定の素子の特性も略同一とすることが可
能になるため、このテスト素子の特性によってチップ本
体領域に形成される素子の特性の適否を判定するという
テスト素子本来の役割を良好に発揮することができる。
【００５０】また、請求項２に係る半導体装置によれ
ば、スクライブライン領域のテスト素子形成用アクティ
ブ領域の周辺部におけるアクティブ面積率が、チップ本
体領域の所定のアクティブ領域の周辺部におけるアクテ
ィブ面積率に略等しくなっていることにより、スクライ
ブライン領域に形成されるテスト素子の特性とチップ本
体領域に形成される所定の素子の特性も略同一となるた
め、このテスト素子の特性によってチップ本体領域に形
成される素子の特性の適否を判定するというテスト素子
本来の役割を良好に発揮することができる。
ば、スクライブライン領域のテスト素子形成用アクティ
ブ領域の周辺部におけるアクティブ面積率が、チップ本
体領域の所定のアクティブ領域の周辺部におけるアクテ
ィブ面積率に略等しくなっていることにより、スクライ
ブライン領域に形成されるテスト素子の特性とチップ本
体領域に形成される所定の素子の特性も略同一となるた
め、このテスト素子の特性によってチップ本体領域に形
成される素子の特性の適否を判定するというテスト素子
本来の役割を良好に発揮することができる。
【００５１】また、請求項３に係る半導体装置によれ
ば、チップ本体領域のフィールド領域に複数のダミーア
クティブ領域が形成されており、チップ本体領域のフィ
ールド領域におけるアクティブ面積率が、チップ本体領
域のアクティブ領域の周辺部におけるアクティブ面積率
に略等しくなっていることにより、チップ本体領域全体
におけるアクティブ面積率が均一化され、広いフィール
ド領域における孤立アクティブ領域が削られることが防
止されるため、その孤立アクティブ領域に形成される素
子も所定の良好の特性を得ることができる。
ば、チップ本体領域のフィールド領域に複数のダミーア
クティブ領域が形成されており、チップ本体領域のフィ
ールド領域におけるアクティブ面積率が、チップ本体領
域のアクティブ領域の周辺部におけるアクティブ面積率
に略等しくなっていることにより、チップ本体領域全体
におけるアクティブ面積率が均一化され、広いフィール
ド領域における孤立アクティブ領域が削られることが防
止されるため、その孤立アクティブ領域に形成される素
子も所定の良好の特性を得ることができる。
【００５２】また、請求項４に係る半導体装置によれ
ば、チップ本体領域とスクライブライン領域との境界に
チップ本体領域のアクティブ領域及びスクライブライン
領域のダミーアクティブ領域と形状の異なるダミーアク
ティブ領域が形成されていることにより、チップ本体領
域とスクライブライン領域とが明確に区別されるため、
スクライブ工程における正確なスクライブ位置の設定を
容易にすることができる。
ば、チップ本体領域とスクライブライン領域との境界に
チップ本体領域のアクティブ領域及びスクライブライン
領域のダミーアクティブ領域と形状の異なるダミーアク
ティブ領域が形成されていることにより、チップ本体領
域とスクライブライン領域とが明確に区別されるため、
スクライブ工程における正確なスクライブ位置の設定を
容易にすることができる。
【００５３】また、請求項５に係る半導体装置の製造方
法によれば、チップ本体領域のアクティブ領域を分離す
るための複数のトレンチを形成すると共に、スクライブ
ライン領域のテスト素子形成用アクティブ領域の周辺部
にダミートレンチを形成して、スクライブライン領域の
ダミーアクティブ領域を複数の島状にすることにより、
スクライブライン領域におけるアクティブ面積率を低下
させ、所望の値になるように設定することが可能にな
る。このため、このスクライブライン領域のテスト素子
形成用アクティブ領域の周辺部におけるアクティブ面積
率を、チップ本体領域の所定のアクティブ領域の周辺部
におけるアクティブ面積率に略等しくすることが可能に
なり、スクライブライン領域に形成されるテスト素子の
特性とチップ本体領域に形成される所定の素子の特性も
略同一とすることが可能になるため、このテスト素子の
特性によってチップ本体領域に形成される素子の特性の
適否を判定するというテスト素子本来の役割を良好に発
揮することができる。
法によれば、チップ本体領域のアクティブ領域を分離す
るための複数のトレンチを形成すると共に、スクライブ
ライン領域のテスト素子形成用アクティブ領域の周辺部
にダミートレンチを形成して、スクライブライン領域の
ダミーアクティブ領域を複数の島状にすることにより、
スクライブライン領域におけるアクティブ面積率を低下
させ、所望の値になるように設定することが可能にな
る。このため、このスクライブライン領域のテスト素子
形成用アクティブ領域の周辺部におけるアクティブ面積
率を、チップ本体領域の所定のアクティブ領域の周辺部
におけるアクティブ面積率に略等しくすることが可能に
なり、スクライブライン領域に形成されるテスト素子の
特性とチップ本体領域に形成される所定の素子の特性も
略同一とすることが可能になるため、このテスト素子の
特性によってチップ本体領域に形成される素子の特性の
適否を判定するというテスト素子本来の役割を良好に発
揮することができる。
【００５４】また、請求項６に係る半導体装置の製造方
法によれば、スクライブライン領域のテスト素子形成用
アクティブ領域の周辺部におけるアクティブ面積率が、
チップ本体領域の所定のアクティブ領域の周辺部におけ
るアクティブ面積率に略等しくなるようにすることによ
り、スクライブライン領域に形成されるテスト素子の特
性とチップ本体領域に形成される所定の素子の特性も略
同一とすることが可能になるため、このテスト素子の特
性によってチップ本体領域に形成される素子の特性の適
否を判定するというテスト素子本来の役割を良好に発揮
することができる。
法によれば、スクライブライン領域のテスト素子形成用
アクティブ領域の周辺部におけるアクティブ面積率が、
チップ本体領域の所定のアクティブ領域の周辺部におけ
るアクティブ面積率に略等しくなるようにすることによ
り、スクライブライン領域に形成されるテスト素子の特
性とチップ本体領域に形成される所定の素子の特性も略
同一とすることが可能になるため、このテスト素子の特
性によってチップ本体領域に形成される素子の特性の適
否を判定するというテスト素子本来の役割を良好に発揮
することができる。
【００５５】また、請求項７に係る半導体装置の製造方
法によれば、複数のトレンチ及びダミートレンチを形成
する際に、チップ本体領域のフィールド領域にも複数の
ダミーアクティブ領域を形成し、チップ本体領域の前記
フィールド領域におけるアクティブ面積率が、チップ本
体領域のアクティブ領域の周辺部におけるアクティブ面
積率に略等しくなるようにすることにより、チップ本体
領域全体におけるアクティブ面積率が均一化され、広い
フィールド領域における孤立アクティブ領域が削られる
ことが防止されるため、その孤立アクティブ領域に形成
される素子も所定の良好の特性を得ることができる。
法によれば、複数のトレンチ及びダミートレンチを形成
する際に、チップ本体領域のフィールド領域にも複数の
ダミーアクティブ領域を形成し、チップ本体領域の前記
フィールド領域におけるアクティブ面積率が、チップ本
体領域のアクティブ領域の周辺部におけるアクティブ面
積率に略等しくなるようにすることにより、チップ本体
領域全体におけるアクティブ面積率が均一化され、広い
フィールド領域における孤立アクティブ領域が削られる
ことが防止されるため、その孤立アクティブ領域に形成
される素子も所定の良好の特性を得ることができる。
【００５６】また、請求項８に係る半導体装置の製造方
法によれば、チップ本体領域とスクライブライン領域と
の境界に、チップ本体領域のアクティブ領域及びスクラ
イブライン領域のダミーアクティブ領域と形状の異なる
ダミーアクティブライン領域を形成することにより、チ
ップ本体領域とスクライブライン領域とが明確に区別さ
れるため、スクライブ工程における正確なスクライブ位
置の設定を容易にすることができる。
法によれば、チップ本体領域とスクライブライン領域と
の境界に、チップ本体領域のアクティブ領域及びスクラ
イブライン領域のダミーアクティブ領域と形状の異なる
ダミーアクティブライン領域を形成することにより、チ
ップ本体領域とスクライブライン領域とが明確に区別さ
れるため、スクライブ工程における正確なスクライブ位
置の設定を容易にすることができる。
【図１】本発明の一実施形態に係る半導体装置を示す平
面図である。
面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法を説明するための工程断面図（その１）である。
法を説明するための工程断面図（その１）である。
【図３】本発明の一実施形態に係る半導体装置の製造方
法を説明するための工程断面図（その２）である。
法を説明するための工程断面図（その２）である。
【図４】本発明の一実施形態に係る半導体装置の製造方
法を説明するための工程断面図（その３）である。
法を説明するための工程断面図（その３）である。
【図５】従来の半導体装置の製造方法を説明するための
工程断面図（その１）である。
工程断面図（その１）である。
【図６】従来の半導体装置の製造方法を説明するための
工程断面図（その２）である。
工程断面図（その２）である。
【図７】従来の半導体装置の製造方法を説明するための
工程断面図（その３）である。
工程断面図（その３）である。
【図８】従来の半導体装置を示す平面図である。
１０……チップ本体領域、１２……スクライブライン領
域、１４……ライン状のダミーアクティブ領域、１６…
…回路形成領域、１８……広いフィールド領域、２０ａ
……広いフィールド領域の幅の狭いトレンチ、２０ｂ…
…スクライブライン領域の幅の狭いトレンチ、２０ｃ…
…スクライブライン領域の幅の狭いダミートレンチ、２
０ｄ……回路形成領域の幅の狭いトレンチ、２２ａ……
広いフィールド領域のダミーアクティブ領域、２２ｂ…
…スクライブライン領域の１ＰＣ−ＴＥＧ形成用のアク
ティブ領域、２２ｃ……スクライブライン領域のダミー
アクティブ領域、２２ｄ……回路形成領域のアクティブ
領域、２２ｅ……スクライブライン領域のダミーアクテ
ィブ領域、１００……シリコン基板、１０２……パッド
酸化膜、１０４……シリコン窒化膜、１０６……シリコ
ン酸化膜、１０８……ゲート電極、１１０……回路形成
領域におけるトランジスタ、１１２……スクライブライ
ン領域における１ＰＣ−ＴＥＧ用のトランジスタ。
域、１４……ライン状のダミーアクティブ領域、１６…
…回路形成領域、１８……広いフィールド領域、２０ａ
……広いフィールド領域の幅の狭いトレンチ、２０ｂ…
…スクライブライン領域の幅の狭いトレンチ、２０ｃ…
…スクライブライン領域の幅の狭いダミートレンチ、２
０ｄ……回路形成領域の幅の狭いトレンチ、２２ａ……
広いフィールド領域のダミーアクティブ領域、２２ｂ…
…スクライブライン領域の１ＰＣ−ＴＥＧ形成用のアク
ティブ領域、２２ｃ……スクライブライン領域のダミー
アクティブ領域、２２ｄ……回路形成領域のアクティブ
領域、２２ｅ……スクライブライン領域のダミーアクテ
ィブ領域、１００……シリコン基板、１０２……パッド
酸化膜、１０４……シリコン窒化膜、１０６……シリコ
ン酸化膜、１０８……ゲート電極、１１０……回路形成
領域におけるトランジスタ、１１２……スクライブライ
ン領域における１ＰＣ−ＴＥＧ用のトランジスタ。
Claims (8)
- 【請求項１】 集積回路を形成するチップ本体領域と、
前記チップ本体領域を区画するスクライブライン領域と
を有し、前記チップ本体領域のアクティブ領域が複数の
トレンチによって絶縁分離されており、前記スクライブ
ライン領域にテスト素子形成用アクティブ領域が設けら
れている半導体装置であって、 前記スクライブライン領域の前記テスト素子形成用アク
ティブ領域の周辺部に、複数のダミートレンチが形成さ
れ、前記複数のダミートレンチによってダミーアクティ
ブ領域が複数の島状に分離されていることを特徴とする
半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記スクライブライン領域の前記テスト素子形成用アク
ティブ領域の周辺部におけるアクティブ面積率が、前記
チップ本体領域の所定のアクティブ領域の周辺部におけ
るアクティブ面積率に略等しいことを特徴とする半導体
装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記チップ本体領域のフィールド領域に、複数のダミー
アクティブ領域が形成されており、前記フィールド領域
におけるアクティブ面積率が、前記チップ本体領域の回
路形成領域におけるアクティブ面積率に略等しいことを
特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記チップ本体領域と前記スクライブライン領域との境
界に、前記チップ本体領域の前記ダミーアクティブ領域
及び前記スクライブライン領域の前記ダミーアクティブ
領域と形状の異なるダミーアクティブ領域が形成されて
いることを特徴とする半導体装置。 - 【請求項５】 集積回路を形成するチップ本体領域と、
前記チップ本体領域を区画するスクライブライン領域と
を有する半導体装置の製造方法であって、 半導体基板上に保護膜を形成した後、前記保護膜を所定
の形状にパターニングする第１の工程と、 前記保護膜をマスクとして前記半導体基板を選択的にエ
ッチングし、前記チップ本体領域のアクティブ領域を絶
縁分離するための複数のトレンチを形成すると共に、前
記スクライブライン領域のテスト素子形成用アクティブ
領域の周辺部に複数のダミートレンチを形成して、前記
スクライブライン領域のダミーアクティブ領域を複数の
島状に分離する第２の工程と、 基体全面に絶縁膜を堆積して、前記複数のトレンチ内及
び前記複数のダミートレンチ内を前記絶縁膜によって埋
め込む第３の工程と、 前記保護膜をストッパ層として前記絶縁膜を研磨し、前
記複数のトレンチ内及び前記ダミートレンチ内に前記絶
縁膜を残存させる第４の工程と、 前記保護膜を除去する第５の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記複数のトレンチ及び前記ダミートレンチを形成する
際に、前記スクライブライン領域の前記テスト素子形成
用アクティブ領域の周辺部におけるアクティブ面積率
が、前記チップ本体領域の所定のアクティブ領域の周辺
部におけるアクティブ面積率に略等しくなるようにする
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５記載の半導体装置の製造方法に
おいて、 前記複数のトレンチ及び前記複数のダミートレンチを形
成する際に、前記チップ本体領域のフィールド領域にも
複数のダミーアクティブ領域を複数の島状に分離するた
めのダミートレンチを形成し、前記フィールド領域にお
けるアクティブ面積率が、前記チップ本体領域の回路形
成領域におけるアクティブ面積率に略等しくなるように
することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 前記チップ本体領域と前記スクライブライン領域との境
界に、前記チップ本体領域の前記ダミーアクティブ領域
及び前記スクライブライン領域の前記ダミーアクティブ
領域と形状の異なるダミーアクティブ領域を形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11216796A JP2001044276A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11216796A JP2001044276A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044276A true JP2001044276A (ja) | 2001-02-16 |
Family
ID=16694023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11216796A Pending JP2001044276A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044276A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246572A (ja) * | 2001-02-16 | 2002-08-30 | Toshiba Corp | 半導体装置 |
| JP2004088045A (ja) * | 2002-06-25 | 2004-03-18 | Renesas Technology Corp | 薄膜磁性体記憶装置およびそれを備える半導体集積回路装置 |
| JP2010225763A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体装置 |
| CN112868088A (zh) * | 2018-11-08 | 2021-05-28 | Soitec公司 | 用于共同制造多个半导体结构的方法 |
-
1999
- 1999-07-30 JP JP11216796A patent/JP2001044276A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246572A (ja) * | 2001-02-16 | 2002-08-30 | Toshiba Corp | 半導体装置 |
| JP2004088045A (ja) * | 2002-06-25 | 2004-03-18 | Renesas Technology Corp | 薄膜磁性体記憶装置およびそれを備える半導体集積回路装置 |
| JP4646485B2 (ja) * | 2002-06-25 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP2010225763A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体装置 |
| CN112868088A (zh) * | 2018-11-08 | 2021-05-28 | Soitec公司 | 用于共同制造多个半导体结构的方法 |
| US11876073B2 (en) | 2018-11-08 | 2024-01-16 | Soitec | Process for collectively fabricating a plurality of semiconductor structures |
| CN112868088B (zh) * | 2018-11-08 | 2024-04-16 | Soitec公司 | 用于共同制造多个半导体结构的方法 |
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