KR100871375B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계와, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면에 월 산화 공정을 통해 월 산화막을 성장시키는 단계와, 상기 기판 결과물 상에 선형질화막을 증착하는 단계와, 상기 트렌치를 완전 매립하도록 선형질화막 상에 산화막을 증착하는 단계와, 상기 산화막 표면을 HSS(High Selective Slurry)를 사용하여 CMP하는 단계와, 상기 CMP의 결과로 노출된 패드질화막 상의 선형질화막 부분 및 상기 월 산화 공정시 패드질화막 상에 형성된 SiON막 및 상기 패드질화막의 소정 두께를 에치백 또는 LSS(Low Selective Slurry)를 이용한 CMP로 제거하는 단계와, 상기 잔류된 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하는 단계를 포함한다. 본 발명에 따르면, HSS를 이용한 CMP후에 에치백 또는 LSS를 이용한 CMP를 수행하여 패드질화막 상의 SiON막을 완전 제거해 줌으로써, 상기 패드질화막의 제거시, 국부적 잔류를 방지할 수 있으며, 이에 따라, 공정 마진을 확보할 수 있고, 또한, 패드질화막을 제거하기 위한 과도 식각을 행하지 않아도 되는 바, 모트 깊이의 증가도 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 패드산화막
3 : 패드질화막 4 : 트렌치
5,5a : 월 산화막 6 : 선형질화막
7 : HDP-산화막 7a : 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 패드질화막의 국부적 잔류를 방지함과 동시에 패드질화막에 대한 식각 시간의 증가에 따른 모트(moat) 깊이 증가를 방지하기 위한 방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 이들을 패터닝하여 기판 필드 영역을 노출시킨다. 그런다음, 노출된 기판 필드 영역을 식각하여 트렌치를 형성한다.
다음으로, 트렌치 식각시의 기판 데미지를 회복시키기 위해 기판 결과물에 대해 희생산화 공정을 수행한 후, 기판 세정을 통해 희생산화 공정시에 성장된 산화막을 제거하고, 그런다음, 열에 의해 발생될 수 있는 스트레스를 완충시킬 목적으로 기판 결과물에 대해 월 산화(wall oxidation) 공정을 수행하고, 이를 통해, 트렌치 표면에 월 산화막을 성장시킨다.
계속해서, 기판 결과물 상에 선형질화막을 증착한 후, 트렌치를 완전 매립하도록 상기 선형질화막 상에 HDP(High Density Plasma)-산화막을 증착한다. 그런다음, 상기 HDP-산화막에 대해 CMP(Chemical Mechanical Polishing)를 행하고, 그리고나서, 노출된 선형질화막 부분과 패드질화막 및 패드산화막을 제거하여 소자분리막을 형성한다.
그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제점이 있다.
일반적으로 HDP-산화막에 대한 CMP는 고 선택 슬러리(high selective slurry : 이하, HSS)를 사용하여 수행하고 있으며, 이 경우, CMP 베리어 물질, 즉, 패드질화막의 두께를 감소시킬 수 있어 CMP 균일성 개선을 꾀할 수 있다.
그런데, HSS를 사용하게 되면, 월 산화 공정시 패드질화막 상에 형성된 SiON막이 HSS의 높은 선택비 때문에 CMP 후에도 남게 되고, 이에 따라, 남겨진 SiON막이 후속 패드질화막의 제거시에 질화막 에천트에 대한 베리어로서 작용하는 바, 패드질화막이 국부적으로 남게 되는 현상이 일어나게 되고, 이 결과, 공정 마진이 확보되지 못하게 된다.
한편, 패드질화막이 국부적으로 남는 현상을 방지하기 위해서는 인산 용액을 이용한 습식 식각의 공정 시간을 증가시키면 되지만, 이 경우에는 트렌치 벽면에서의 선형질화막 손실(loss)을 심화됨으로써 소자분리막 가장자리에서의 모트(Moat) 깊이가 증가되고, 이에 따라, 소자 특성 및 제조수율이 저하된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, CMP 균일성을 확보하면서도 공정 마진을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 공정 마진을 확보함으로써 모트에 기인하는 소자 특성 및 제조수율 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계; 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 월 산화 공정을 통해 월 산화막을 성장시키는 단계; 상기 월 산화막이 형성된 기판 결과물 상에 선형질화막을 증착하는 단계; 상기 트렌치를 완전 매립하도록 선형질화막 상에 산화막을 증착하는 단계; 상기 산화막 표면을 HSS(High Selective Slurry)를 사용하여 CMP하는 단계; 상기 CMP의 결과로 노출된 패드질화막 상의 선형질화막 부분 및 상기 월 산화 공정시 패드질화막 상에 형성된 SiON막 및 상기 패드질화막의 소정 두께를 제거하는 단계; 및 상기 잔류된 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 패드질화막 상의 선형질화막 부분 및 상기 월 산화 공정시 패드질화막 상에 형성된 SiON막 및 상기 패드질화막의 소정 두께를 제거하는 단계는, 에치백 또는 LSS(Low Selective Slurry)를 이용한 CMP 공정으로 수행하며, 상기 에치백 또는 LSS를 이용한 CMP 공정은, 선형질화막의 두께에 대해 120∼200%를 타겟으로 수행한다.
또한, 본 발명은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계; 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판 결과물에 대해 월 산화 공정을 진행해서 상기 트렌치 표면에 월 산화막을 성장시킴과 동시에 상기 패드질화막 상에 SiON막을 형성하는 단계; 상기 월 산화막 및 SiON막이 형성된 기판 결과물에 대해 습식 식각을 진행해서 상기 패드질화막 상에 형성된 SiON막을 제거함과 동시에 상기 트렌치 표면에 성장된 월 산화막의 소정 두께를 제거하는 단계; 상기 패드질화막 상의 SiON막이 제거됨과 동시에 상기 트렌치 표면 상의 월 산화막의 소정 두께가 제거된 기판 결과물 상에 선형질화막을 증착하는 단계; 상기 트렌치를 완전 매립하도록 선형질화막 상에 산화막을 증착하는 단계; 상기 산화막 표면을 HSS를 사용하여 CMP하는 단계; 및 상기 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 패드질화막 상의 SiON막을 제거함과 동시에 트렌치 표면에 성장된 월 산화막의 소정 두께를 제거하는 단계는, HF 계열의 에천트를 사용하여 수행한다.
본 발명에 따르면, HSS를 이용한 CMP후에 에치백 또는 LSS를 이용한 CMP를 추가 수행하여 패드질화막 상의 SiON막을 완전 제거해 줌으로써, 상기 패드질화막의 제거시, 국부적 잔류를 방지할 수 있으며, 이에 따라, 공정 마진을 확보할 수 있고, 또한, 패드질화막을 제거하기 위한 과도 식각을 행하지 않아도 되는 바, 모트 깊이의 증가도 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 필드 영역 및 액티브 영역을 갖는 실리콘기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 이들을 패터닝하여 기판 필드 영역을 노출시키고, 그런다음, 노출된 기판 필드 영역을 식각하여 트렌치(4)를 형성한다.
다음으로, 트렌치 식각시의 데미지를 회복시키기 위해 희생산화 공정을 수행한 후, 기판 세정을 통해 상기 희생산화시에 트렌치 표면에 성장된 산화막을 제거한다. 그런다음, 상기 기판 결과물에 대해 월 산화 공정을 행하고, 이를 통해, 트렌치(4)의 표면에 월 산화막(5)를 성장시킨다. 이때, 상기 패드질화막(3) 상에는 SiON막(도시안됨)이 형성된다.
이어서, 기판 결과물 상에 리플레쉬 특성을 개선한 목적으로 선형질화막(6) 을 증착한 후, 트렌치를 완전 매립하도록 트렌치 매립용 산화막, 예컨데, HDP-산화막(7)을 증착한다.
도 1b를 참조하면, HSS를 사용하여 HDP-산화막(7)에 대한 CMP를 행한다. 여기서, 상기 HSS는 질화막에 대해 고선택비를 갖는 바, 상기 CMP는 패드질화막(3) 상의 선형질화막(6)이 노출되는 시점에서 멈춰진다.
도 1c를 참조하면, 기판 결과물에 대해서 상기 선형질화막(6)의 두께에 대해 120∼200%를 타겟으로 에치백(Etch Back)을 수행하고, 이를 통해, 패드질화막(3) 상의 선형질화막 부분을 제거함과 동시에 패드질화막의 일부 두께를 제거한다.
여기서, 전술한 월 산화 공정시에는 상기 패드질화막(3) 상에 SiON막(도시안됨)이 형성되며, 이러한 SiON막은 후속 패드질화막(3)의 습식 식각시에 식각 베리어로서 작용할 수 있다.
그런데, 본 발명에서는 상기 에치백 공정의 추가 수행을 통해 선형질화막(6)은 물론 패드질화막(3)의 일부 두께를 함께 식각해 주므로, 이 과정에서 상기 패드질화막(3) 상에 형성되어진 SiON막은 완전히 제거된다.
도 1d를 참조하면, 인산 용액을 이용한 습식 식각을 통해 패드질화막을 제거하고, 연이어, 기판 세정을 통해 패드산화막을 제거하여 본 발명에 따른 소자분리막(7a)의 형성을 완성한다. 이때, 패드질화막의 표면에는 SiON막이 없으므로, 상기 인산 용액에의 습식 식각에 따라 완전한 제거를 이룰 수 있다.
전술한 바와 같은 본 발명의 방법에 따르면, 에치백 공정의 추가 수행을 통해 패드질화막 상의 선형질화막 부분 및 상기 패드질화막의 일부 두께를 식각하였 기 때문에 월 산화 공정시에 상기 패드질화막 상에 형성되었을 SiON막은 완전히 제거될 수 있다.
이에 따라, 패드질화막의 제거시에 SiON막에 의한 상기 패드질화막의 국부적 잔류는 발생되지 않으며, 따라서, 공정 마진이 확보됨은 물론 패드질화막을 완전 제거하기 위한 과도 습식 식각이 필요치 않아 트렌치 벽면에서의 선형질화막 손실로 인한 모트 심화는 방지된다.
한편, 전술한 본 발명의 실시예에서는 패드질화막 상의 선형질화막 부분을 제거하기 위해 에치백을 수행하였지만, 상기 에치백 대신에 선택비가 낮은 LSS(Low Selective Slurry)를 이용한 CMP를 수행할 수 있으며, 이 경우에도 동일 효과를 얻을 수 있다. 이때, 상기 LSS를 이용한 CMP는 에치백과 마찬가지로 선형질화막의 두께에 대해 120∼200%를 타겟으로 수행한다.
또한, 전술한 실시예들에서는 HSS를 이용한 CMP 후에 에치백 또는 LSS를 이용한 CMP를 추가 수행하여 패드산화막 상에 형성된 SiON막을 제거하였지만, 본 발명의 다른 실시예로서, 기판 트렌치의 형성 후, 도 2a에 도시된 바와 같이, 월 산화 공정을 종래의 그것과 비교해서 월 산화막(5a)이 30% 더 두껍게 되도록 하는 타겟(target)으로 진행 한 후, 도 2b에 도시된 바와 같이, HF 계열의 에천트를 이용한 습식 식각을 행하여 트렌치 표면에 성장된 월 산화막의 일부 두께를 제거함과 동시에 패드질화막 상에 형성된 SiON막을 제거한 후, HDP-산화막의 증착 및 HSS를 이용한 CMP를 수행하고, 이어서, 인산 용액을 이용한 패드질화막의 식각을 진행할 수 있도 있다.
이 경우에도 마찬가지로 월 산화 공정에서 패드질화막 상에 형성된 SiON막을 완전히 제거할 수 있는 바, 패드질화막의 국부적 잔류 및 모트 심화는 방지된다.
이상에서와 같이, 본 발명은 에치백 또는 LSS를 이용한 CMP의 추가 수행을 통해 패드질화막 상에 형성된 SiON막을 제거함으로써, 상기 패드질화막의 식각시, 그 완전한 제거를 이룰 수 있으며, 이에 따라, 공정 마진이 확보됨은 물론 모트 심화에 기인하는 소자 특성 및 제조수율 저하를 방지할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계;
    상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 월 산화 공정을 통해 월 산화막을 성장시키는 단계;
    상기 월 산화막이 형성된 기판 결과물 상에 선형질화막을 증착하는 단계;
    상기 트렌치를 완전 매립하도록 선형질화막 상에 산화막을 증착하는 단계;
    상기 산화막 표면을 HSS(High Selective Slurry)를 사용하여 CMP하는 단계;
    상기 CMP의 결과로 노출된 패드질화막 상의 선형질화막 부분 및 상기 월 산화 공정시 패드질화막 상에 형성된 SiON막 및 상기 패드질화막의 소정 두께를 제거하는 단계; 및
    상기 잔류된 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 패드질화막 상의 선형질화막 부분 및 상기 월 산화 공정시 패드질화막 상에 형성된 SiON막 및 상기 패드질화막의 소정 두께를 제거하는 단계는, 에치백 또는 LSS(Low Selective Slurry)를 이용한 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 2 항에 있어서, 상기 에치백 또는 LSS를 이용한 CMP 공정은, 선형질화막의 두께에 대해 120∼200%를 타겟으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계;
    상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 기판 결과물에 대해 월 산화 공정을 진행해서 상기 트렌치 표면에 월 산화막을 성장시킴과 동시에 상기 패드질화막 상에 SiON막을 형성하는 단계;
    상기 월 산화막 및 SiON막이 형성된 기판 결과물에 대해 습식 식각을 진행해서 상기 패드질화막 상에 형성된 SiON막을 제거함과 동시에 상기 트렌치 표면에 성장된 월 산화막의 소정 두께를 제거하는 단계;
    상기 패드질화막 상의 SiON막이 제거됨과 동시에 상기 트렌치 표면 상의 월 산화막의 소정 두께가 제거된 기판 결과물 상에 선형질화막을 증착하는 단계;
    상기 트렌치를 완전 매립하도록 선형질화막 상에 산화막을 증착하는 단계;
    상기 산화막 표면을 HSS를 사용하여 CMP하는 단계; 및
    상기 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 4 항에 있어서, 상기 패드질화막 상의 SiON막을 제거함과 동시에 트렌치 표면에 성장된 월 산화막의 소정 두께를 제거하는 단계는, HF 계열의 에천트를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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