JPH09306985A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09306985A JPH09306985A JP8124392A JP12439296A JPH09306985A JP H09306985 A JPH09306985 A JP H09306985A JP 8124392 A JP8124392 A JP 8124392A JP 12439296 A JP12439296 A JP 12439296A JP H09306985 A JPH09306985 A JP H09306985A
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- polycrystalline silicon
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Abstract
(57)【要約】
【課題】 レジストとエッチングガスの反応生成物が側
壁保護膜としてトレンチ内の側壁に付着することを防止
して、側壁が垂直になる絶縁分離用のトレンチを形成す
る半導体装置の製造方法を提供することを目的とする。 【解決手段】 素子分離領域の形状にパターニングした
フォトレジスト膜１８をエッチングマスクとして、ＲＩ
Ｅにより多結晶シリコン膜１６、Ｓｉ3 Ｎ4 膜１４、及
びパッド酸化膜１２を選択的にエッチング除去して、ト
レンチ形成部２０の単結晶シリコン基板１０表面を露出
させた後、フォトレジスト膜１８を除去してから、単結
晶シリコン基板１０及び厚さ２５０ｎｍ程度の多結晶シ
リコン膜１６を同時にエッチングし、単結晶シリコン基
板１０に側壁が垂直にエッチンされた深さ２００ｎｍの
トレンチ２２を形成する。
壁保護膜としてトレンチ内の側壁に付着することを防止
して、側壁が垂直になる絶縁分離用のトレンチを形成す
る半導体装置の製造方法を提供することを目的とする。 【解決手段】 素子分離領域の形状にパターニングした
フォトレジスト膜１８をエッチングマスクとして、ＲＩ
Ｅにより多結晶シリコン膜１６、Ｓｉ3 Ｎ4 膜１４、及
びパッド酸化膜１２を選択的にエッチング除去して、ト
レンチ形成部２０の単結晶シリコン基板１０表面を露出
させた後、フォトレジスト膜１８を除去してから、単結
晶シリコン基板１０及び厚さ２５０ｎｍ程度の多結晶シ
リコン膜１６を同時にエッチングし、単結晶シリコン基
板１０に側壁が垂直にエッチンされた深さ２００ｎｍの
トレンチ２２を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にトレンチ絶縁分離型の半導体装置の製造方
法に関する。
に係り、特にトレンチ絶縁分離型の半導体装置の製造方
法に関する。
【０００２】
【従来の技術】半導体装置、例えば半導体集積回路の製
造方法において、各半導体素子間又は半導体素子内にお
ける所要部間を電気的に分離する場合には、一般にＬＯ
ＣＯＳ（Local Oxidation of Silicon；選択酸化）法が
用いられていた。しかし、このＬＯＣＯＳ法は、いわゆ
るバーズビーク（bird's beak ）の発生により集積密度
が低下する等の問題があるため、高度に微細化・集積化
された半導体装置、特に例えば微細集積化が進行したメ
モリ素子等の集積半導体回路においては、絶縁物が充填
形成されたトレンチ（trench）により絶縁分離を行うト
レンチ絶縁分離法が広く用いられている。
造方法において、各半導体素子間又は半導体素子内にお
ける所要部間を電気的に分離する場合には、一般にＬＯ
ＣＯＳ（Local Oxidation of Silicon；選択酸化）法が
用いられていた。しかし、このＬＯＣＯＳ法は、いわゆ
るバーズビーク（bird's beak ）の発生により集積密度
が低下する等の問題があるため、高度に微細化・集積化
された半導体装置、特に例えば微細集積化が進行したメ
モリ素子等の集積半導体回路においては、絶縁物が充填
形成されたトレンチ（trench）により絶縁分離を行うト
レンチ絶縁分離法が広く用いられている。
【０００３】従来のトレンチ絶縁分離法を、図９を用い
て説明する。図９に示すように、先ず、半導体基板４０
上に、パッド酸化膜（Pad Oxide ）４２、Ｓｉ3 Ｎ4 膜
（シリコン窒化膜）４４、及びＣＭＰ（Chemical Mecha
nical Polishing ；化学的機械的研磨）終点検出用の多
結晶シリコン膜４６を順に積層して形成する。続いて、
この多結晶シリコン膜４６上に、素子分離領域の形状に
パターニングされたフォトレジスト膜４８を形成する。
て説明する。図９に示すように、先ず、半導体基板４０
上に、パッド酸化膜（Pad Oxide ）４２、Ｓｉ3 Ｎ4 膜
（シリコン窒化膜）４４、及びＣＭＰ（Chemical Mecha
nical Polishing ；化学的機械的研磨）終点検出用の多
結晶シリコン膜４６を順に積層して形成する。続いて、
この多結晶シリコン膜４６上に、素子分離領域の形状に
パターニングされたフォトレジスト膜４８を形成する。
【０００４】その後、このフォトレジスト膜４８をマス
クとして、多結晶シリコン膜４６、Ｓｉ3 Ｎ4 膜４４、
パッド酸化膜４２、及び半導体基板４０を選択的に異方
性ドライエッチングする。こうして、半導体基板４０に
トレンチ５０を形成する。
クとして、多結晶シリコン膜４６、Ｓｉ3 Ｎ4 膜４４、
パッド酸化膜４２、及び半導体基板４０を選択的に異方
性ドライエッチングする。こうして、半導体基板４０に
トレンチ５０を形成する。
【０００５】次いで、図示はしないが、フォトレジスト
膜４８を除去した後、全面に絶縁膜を堆積して、トレン
チ５０内を埋め込む。続いて、多結晶シリコン膜４６を
ＣＭＰ終点検出用のストッパとするＣＭＰにより、絶縁
膜をその表面から平坦に研磨していき、多結晶シリコン
膜４６を露出させる。その後、多結晶シリコン膜４６、
Ｓｉ3 Ｎ4 膜４４、及びパッド酸化膜４２を除去する。
こうして、絶縁膜が充填されたトレンチ５０により電気
的に分離された素子形成領域を形成する。
膜４８を除去した後、全面に絶縁膜を堆積して、トレン
チ５０内を埋め込む。続いて、多結晶シリコン膜４６を
ＣＭＰ終点検出用のストッパとするＣＭＰにより、絶縁
膜をその表面から平坦に研磨していき、多結晶シリコン
膜４６を露出させる。その後、多結晶シリコン膜４６、
Ｓｉ3 Ｎ4 膜４４、及びパッド酸化膜４２を除去する。
こうして、絶縁膜が充填されたトレンチ５０により電気
的に分離された素子形成領域を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のトレンチ絶縁分離法においては、フォトレジスト膜
４８をマスクとする異方性ドライエッチングにより半導
体基板４０にトレンチ５０を形成するため、このドライ
エッチングの際に、図９に示すように、フォトレジスト
膜４８とエッチングガスの反応生成物であるカーボン系
ポリマが混在する側壁保護膜５２がトレンチ５０内の側
壁に付着形成される。そしてこの側壁保護膜５２の存在
により、トレンチ５０内の側壁は垂直にエッチングされ
ず、斜めに傾いてエッチングされる。
来のトレンチ絶縁分離法においては、フォトレジスト膜
４８をマスクとする異方性ドライエッチングにより半導
体基板４０にトレンチ５０を形成するため、このドライ
エッチングの際に、図９に示すように、フォトレジスト
膜４８とエッチングガスの反応生成物であるカーボン系
ポリマが混在する側壁保護膜５２がトレンチ５０内の側
壁に付着形成される。そしてこの側壁保護膜５２の存在
により、トレンチ５０内の側壁は垂直にエッチングされ
ず、斜めに傾いてエッチングされる。
【０００７】また、トレンチ５０を形成する際、エッチ
ングする領域、即ちトレンチ開口部が大きい場合により
多くの側壁保護膜５２が付着形成されるため、トレンチ
５０内の側壁の傾き角にはトレンチ開口幅依存性が生ず
る。従って、図９に示すように、開口部が小さいトレン
チ５０においては、そのトレンチ５０内の側壁の傾きは
小さく、開口部が大きいトレンチ５０においては、その
トレンチ５０内の側壁の傾きは大きくなる。こうしたト
レンチ５０内の側壁の傾きは、トレンチ５０内に絶縁膜
を充填する場合のカバレージや、素子形成領域に形成す
るトランジスタの特性に影響するため、同一の半導体基
板４０面内においては均一であることが望ましい。
ングする領域、即ちトレンチ開口部が大きい場合により
多くの側壁保護膜５２が付着形成されるため、トレンチ
５０内の側壁の傾き角にはトレンチ開口幅依存性が生ず
る。従って、図９に示すように、開口部が小さいトレン
チ５０においては、そのトレンチ５０内の側壁の傾きは
小さく、開口部が大きいトレンチ５０においては、その
トレンチ５０内の側壁の傾きは大きくなる。こうしたト
レンチ５０内の側壁の傾きは、トレンチ５０内に絶縁膜
を充填する場合のカバレージや、素子形成領域に形成す
るトランジスタの特性に影響するため、同一の半導体基
板４０面内においては均一であることが望ましい。
【０００８】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、絶縁分離用のトレンチを形成する際、
レジストとエッチングガスの反応生成物が側壁保護膜と
してトレンチ内の側壁に付着することを防止して、側壁
が垂直になるトレンチを形成する半導体装置の製造方法
を提供することを目的とする。
れたものであり、絶縁分離用のトレンチを形成する際、
レジストとエッチングガスの反応生成物が側壁保護膜と
してトレンチ内の側壁に付着することを防止して、側壁
が垂直になるトレンチを形成する半導体装置の製造方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に、バッファ膜を介して多結晶シリコン膜を形成す
る第１の工程と、前記多結晶シリコン膜上に、素子分離
領域の形状にパターニングしたレジストを形成する第２
の工程と、前記レジストをマスクとして、前記多結晶シ
リコン膜及び前記バッファ膜を選択的にエッチング除去
し、トレンチ開口部の前記半導体基板表面を露出させる
第３の工程と、前記レジストを除去する第４の工程と、
前記多結晶シリコン膜及び前記半導体基板の異方性エッ
チングを行い、前記半導体基板に所定の深さのトレンチ
を形成する第５の工程と、を有することを特徴とする。
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に、バッファ膜を介して多結晶シリコン膜を形成す
る第１の工程と、前記多結晶シリコン膜上に、素子分離
領域の形状にパターニングしたレジストを形成する第２
の工程と、前記レジストをマスクとして、前記多結晶シ
リコン膜及び前記バッファ膜を選択的にエッチング除去
し、トレンチ開口部の前記半導体基板表面を露出させる
第３の工程と、前記レジストを除去する第４の工程と、
前記多結晶シリコン膜及び前記半導体基板の異方性エッ
チングを行い、前記半導体基板に所定の深さのトレンチ
を形成する第５の工程と、を有することを特徴とする。
【００１０】このように請求項１に係る半導体装置の製
造方法においては、レジストを除去した後、多結晶シリ
コン膜及び半導体基板を同時に異方性エッチングしてト
レンチを形成することにより、トレンチ形成中に、レジ
ストとエッチングガスの反応生成物が側壁保護膜として
トレンチ内の側壁に付着することはない。このため、ト
レンチ内の側壁がトレンチ開口幅依存性をもって斜めに
傾いてエッチングされることを効果的に抑制することが
できる。即ち、トレンチ内の側壁の傾き角のトレンチ開
口幅依存性を効果的に抑制して、トレンチ内の側壁を常
に垂直にエッチングすることができる。
造方法においては、レジストを除去した後、多結晶シリ
コン膜及び半導体基板を同時に異方性エッチングしてト
レンチを形成することにより、トレンチ形成中に、レジ
ストとエッチングガスの反応生成物が側壁保護膜として
トレンチ内の側壁に付着することはない。このため、ト
レンチ内の側壁がトレンチ開口幅依存性をもって斜めに
傾いてエッチングされることを効果的に抑制することが
できる。即ち、トレンチ内の側壁の傾き角のトレンチ開
口幅依存性を効果的に抑制して、トレンチ内の側壁を常
に垂直にエッチングすることができる。
【００１１】また、上記請求項１記載の半導体装置の製
造方法において、前記第１の工程における前記バッファ
膜は、パッド酸化膜、又はパッド酸化膜及び他の膜が順
に積層された積層膜とすることができる。このように半
導体基板と多結晶シリコン膜とを区分するバッファ膜と
して、少なくとも半導体基板表面に接触する部分にはパ
ッド酸化膜を用いると、素子形成領域となる半導体基板
表面に結晶欠陥が誘起されることを防止することができ
る。また、このパッド酸化膜は、トレンチにより電気的
に分離された素子形成領域にＭＯＳＦＥＴ（Metal-Oxid
e-Semiconductor Field Effect Transistor ）を形成す
る場合、ゲート酸化膜として用いることも可能である。
造方法において、前記第１の工程における前記バッファ
膜は、パッド酸化膜、又はパッド酸化膜及び他の膜が順
に積層された積層膜とすることができる。このように半
導体基板と多結晶シリコン膜とを区分するバッファ膜と
して、少なくとも半導体基板表面に接触する部分にはパ
ッド酸化膜を用いると、素子形成領域となる半導体基板
表面に結晶欠陥が誘起されることを防止することができ
る。また、このパッド酸化膜は、トレンチにより電気的
に分離された素子形成領域にＭＯＳＦＥＴ（Metal-Oxid
e-Semiconductor Field Effect Transistor ）を形成す
る場合、ゲート酸化膜として用いることも可能である。
【００１２】また、前記他の膜として窒化膜を用いるこ
とができる。このようにバッファ膜として、パッド酸化
膜及び窒化膜が順に積層された積層膜が用いると、トレ
ンチを形成する際にたとえ多結晶シリコン膜がオーバー
エッチングされても、この窒化膜によりその下のパッド
酸化膜を保護することができる。なお、パッド酸化膜上
に積層する膜としては、窒化膜に限定されることはな
く、例えばタングステン（Ｗ）膜やタングステンシリサ
イド（ＷＳｉ）膜等を用いてもよい。
とができる。このようにバッファ膜として、パッド酸化
膜及び窒化膜が順に積層された積層膜が用いると、トレ
ンチを形成する際にたとえ多結晶シリコン膜がオーバー
エッチングされても、この窒化膜によりその下のパッド
酸化膜を保護することができる。なお、パッド酸化膜上
に積層する膜としては、窒化膜に限定されることはな
く、例えばタングステン（Ｗ）膜やタングステンシリサ
イド（ＷＳｉ）膜等を用いてもよい。
【００１３】また、前記第５の工程は、前記多結晶シリ
コン膜及び前記半導体基板の異方性エッチングを行い、
前記半導体基板に所定の深さのトレンチを形成すると共
に、前記バッファ膜上に所定の厚さの前記多結晶シリコ
ン膜を残存させる工程とすることができる。このように
多結晶シリコン膜及び半導体基板を同時に異方性エッチ
ングして所定の深さのトレンチを形成すると共に、バッ
ファ膜上に所定の厚さの多結晶シリコン膜を残存させる
ことにより、その後、全面に絶縁膜を堆積してトレンチ
内を充填した後、その絶縁膜を平坦に研磨する際に、こ
の残存させた多結晶シリコン膜を絶縁膜研磨の終点検出
用のストッパとして利用することができる。
コン膜及び前記半導体基板の異方性エッチングを行い、
前記半導体基板に所定の深さのトレンチを形成すると共
に、前記バッファ膜上に所定の厚さの前記多結晶シリコ
ン膜を残存させる工程とすることができる。このように
多結晶シリコン膜及び半導体基板を同時に異方性エッチ
ングして所定の深さのトレンチを形成すると共に、バッ
ファ膜上に所定の厚さの多結晶シリコン膜を残存させる
ことにより、その後、全面に絶縁膜を堆積してトレンチ
内を充填した後、その絶縁膜を平坦に研磨する際に、こ
の残存させた多結晶シリコン膜を絶縁膜研磨の終点検出
用のストッパとして利用することができる。
【００１４】また、本発明に係る半導体装置の製造方法
は、上記半導体装置の製造方法において、前記第５の工
程の後、全面に絶縁膜を堆積して、前記絶縁膜により前
記トレンチ内を充填する第６の工程と、前記絶縁膜を平
坦に研磨して、前記多結晶シリコン膜を露出させた後、
前記多結晶シリコン膜を除去する第７の工程とを有する
ものとすることができる。このように側壁が垂直にエッ
チングされたトレンチ内に絶縁膜を充填すると共に、こ
の絶縁膜を平坦化することにより、絶縁膜が充填された
トレンチにより電気的に分離された素子形成領域を形成
することができる。
は、上記半導体装置の製造方法において、前記第５の工
程の後、全面に絶縁膜を堆積して、前記絶縁膜により前
記トレンチ内を充填する第６の工程と、前記絶縁膜を平
坦に研磨して、前記多結晶シリコン膜を露出させた後、
前記多結晶シリコン膜を除去する第７の工程とを有する
ものとすることができる。このように側壁が垂直にエッ
チングされたトレンチ内に絶縁膜を充填すると共に、こ
の絶縁膜を平坦化することにより、絶縁膜が充填された
トレンチにより電気的に分離された素子形成領域を形成
することができる。
【００１５】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１乃至図９は、それ
ぞれ本発明の一の実施の形態に係るトレンチ絶縁分離型
の半導体装置の製造方法を説明するための工程断面図で
ある。先ず、図１に示すように、例えば半導体基板とし
ての単結晶シリコン基板１０表面を熱酸化して、単結晶
シリコン基板１０上に、例えば厚さ１０ｎｍ程度の、い
わゆるパッド酸化膜１２を形成する。続いて、このパッ
ド酸化膜１２上に、例えばＣＶＤ（Chemical Vapor Dep
osition ）法を用いて、厚さ１００ｎｍ程度のＳｉ3 Ｎ
4 膜１４を被着形成する。更に、このＳｉ3 Ｎ4 膜１４
上に、厚さ２５０ｎｍ程度の多結晶シリコン膜１６を形
成する。
本発明の実施の形態を説明する。図１乃至図９は、それ
ぞれ本発明の一の実施の形態に係るトレンチ絶縁分離型
の半導体装置の製造方法を説明するための工程断面図で
ある。先ず、図１に示すように、例えば半導体基板とし
ての単結晶シリコン基板１０表面を熱酸化して、単結晶
シリコン基板１０上に、例えば厚さ１０ｎｍ程度の、い
わゆるパッド酸化膜１２を形成する。続いて、このパッ
ド酸化膜１２上に、例えばＣＶＤ（Chemical Vapor Dep
osition ）法を用いて、厚さ１００ｎｍ程度のＳｉ3 Ｎ
4 膜１４を被着形成する。更に、このＳｉ3 Ｎ4 膜１４
上に、厚さ２５０ｎｍ程度の多結晶シリコン膜１６を形
成する。
【００１６】次いで、図２に示すように、多結晶シリコ
ン膜１６上に、フォトレジスト膜１８を塗布した後、リ
ソグラフィ技術を用いて、素子分離領域の形状にパター
ニングし、トレンチ形成部２０を開口する。続いて、こ
のトレンチ形成部２０が開口されたフォトレジスト膜１
８をエッチングマスクとして、異方性エッチング、例え
ばＲＩＥ（Reactive Ion Etching；反応性イオンエッチ
ング）により、多結晶シリコン膜１６、Ｓｉ3 Ｎ4 膜１
４、及びパッド酸化膜１２を選択的にエッチング除去す
る。そしてトレンチ形成部２０の単結晶シリコン基板１
０表面を露出させる。
ン膜１６上に、フォトレジスト膜１８を塗布した後、リ
ソグラフィ技術を用いて、素子分離領域の形状にパター
ニングし、トレンチ形成部２０を開口する。続いて、こ
のトレンチ形成部２０が開口されたフォトレジスト膜１
８をエッチングマスクとして、異方性エッチング、例え
ばＲＩＥ（Reactive Ion Etching；反応性イオンエッチ
ング）により、多結晶シリコン膜１６、Ｓｉ3 Ｎ4 膜１
４、及びパッド酸化膜１２を選択的にエッチング除去す
る。そしてトレンチ形成部２０の単結晶シリコン基板１
０表面を露出させる。
【００１７】次いで、図３に示すように、フォトレジス
ト膜１８を除去する。次いで、図４に示すように、単結
晶シリコンと多結晶シリコンのエッチング速度がほぼ等
しくなる条件において、露出している単結晶シリコン基
板１０及び多結晶シリコン膜１６を同時にエッチング
し、単結晶シリコン基板１０に例えば深さ２００ｎｍの
トレンチ２２を形成する。このとき、フォトレジスト膜
１８を除去した後に、単結晶シリコン基板１０及び多結
晶シリコン膜１６をエッチングしてトレンチ２２を形成
することにより、フォトレジスト膜１８とＲＩＥのエッ
チングガスの反応生成物が側壁保護膜としてトレンチ２
２内の側壁に付着することはないため、トレンチ２２内
の側壁の傾き角のトレンチ開口幅依存性が効果的に抑制
され、トレンチ２２内の側壁は常に垂直にエッチングさ
れる。
ト膜１８を除去する。次いで、図４に示すように、単結
晶シリコンと多結晶シリコンのエッチング速度がほぼ等
しくなる条件において、露出している単結晶シリコン基
板１０及び多結晶シリコン膜１６を同時にエッチング
し、単結晶シリコン基板１０に例えば深さ２００ｎｍの
トレンチ２２を形成する。このとき、フォトレジスト膜
１８を除去した後に、単結晶シリコン基板１０及び多結
晶シリコン膜１６をエッチングしてトレンチ２２を形成
することにより、フォトレジスト膜１８とＲＩＥのエッ
チングガスの反応生成物が側壁保護膜としてトレンチ２
２内の側壁に付着することはないため、トレンチ２２内
の側壁の傾き角のトレンチ開口幅依存性が効果的に抑制
され、トレンチ２２内の側壁は常に垂直にエッチングさ
れる。
【００１８】また、単結晶シリコン基板１０に深さ２０
０ｎｍのトレンチ２２が形成された段階で、Ｓｉ3 Ｎ4
膜１４上には多結晶シリコン膜１６が５０ｎｍ程度の厚
さに残存している。なお、多結晶シリコンのエッチング
速度が単結晶シリコンのエッチング速度より速い条件に
おいて単結晶シリコン基板１０及び多結晶シリコン膜１
６を同時にエッチングする場合には、その分だけＳｉ3
Ｎ4 膜１４上に形成する多結晶シリコン膜１６の厚さを
厚くすれば多結晶シリコン膜１６を残存させることがで
きる。
０ｎｍのトレンチ２２が形成された段階で、Ｓｉ3 Ｎ4
膜１４上には多結晶シリコン膜１６が５０ｎｍ程度の厚
さに残存している。なお、多結晶シリコンのエッチング
速度が単結晶シリコンのエッチング速度より速い条件に
おいて単結晶シリコン基板１０及び多結晶シリコン膜１
６を同時にエッチングする場合には、その分だけＳｉ3
Ｎ4 膜１４上に形成する多結晶シリコン膜１６の厚さを
厚くすれば多結晶シリコン膜１６を残存させることがで
きる。
【００１９】次いで、図５に示すように、熱酸化処理を
行い、外部に露出した単結晶シリコン基板１０表面、即
ちトレンチ２２内の側面及び底面に、厚さ２０ｎｍ程度
のシリコン酸化膜２４を形成する。同時に、多結晶シリ
コン膜１６表面に、シリコン酸化膜２６を形成する。な
お、この熱酸化は、例えば塩酸を１％含むドライ酸化雰
囲気中において温度１０００℃の条件で行う。次に、図
６に示すように、バイアスＥＣＲ（Electron Cyclotron
Resonance；電子サイクロトロン共鳴）を用いたＣＶＤ
法により、全面に、厚さ５００ｎｍ程度のＳｉＯ2 絶縁
膜２８を堆積し、このＳｉＯ2 絶縁膜２８によってトレ
ンチ２２内を埋め込む。
行い、外部に露出した単結晶シリコン基板１０表面、即
ちトレンチ２２内の側面及び底面に、厚さ２０ｎｍ程度
のシリコン酸化膜２４を形成する。同時に、多結晶シリ
コン膜１６表面に、シリコン酸化膜２６を形成する。な
お、この熱酸化は、例えば塩酸を１％含むドライ酸化雰
囲気中において温度１０００℃の条件で行う。次に、図
６に示すように、バイアスＥＣＲ（Electron Cyclotron
Resonance；電子サイクロトロン共鳴）を用いたＣＶＤ
法により、全面に、厚さ５００ｎｍ程度のＳｉＯ2 絶縁
膜２８を堆積し、このＳｉＯ2 絶縁膜２８によってトレ
ンチ２２内を埋め込む。
【００２０】次いで、図７に示すように、ＣＭＰにより
ＳｉＯ2 絶縁膜２８をその表面から平坦に研磨してい
き、多結晶シリコン膜１６を露出させる。即ち、単結晶
シリコン基板１０及び多結晶シリコン膜１６をエッチン
グしてトレンチ２２を形成した際に残存させた多結晶シ
リコン膜１６を、ＣＭＰ終点検出用のストッパとして用
いて、多結晶シリコン膜１６面が露出する位置までＳｉ
Ｏ2 絶縁膜２８及びシリコン酸化膜２６を研磨する。
ＳｉＯ2 絶縁膜２８をその表面から平坦に研磨してい
き、多結晶シリコン膜１６を露出させる。即ち、単結晶
シリコン基板１０及び多結晶シリコン膜１６をエッチン
グしてトレンチ２２を形成した際に残存させた多結晶シ
リコン膜１６を、ＣＭＰ終点検出用のストッパとして用
いて、多結晶シリコン膜１６面が露出する位置までＳｉ
Ｏ2 絶縁膜２８及びシリコン酸化膜２６を研磨する。
【００２１】次に、図８に示すように、多結晶シリコン
膜１６をＫＯＨのエッチング液を用いてエッチング除去
した後、Ｓｉ3 Ｎ4 膜１４をＨ3 ＰＯ4 のエッチング液
を用いてエッチング除去する。このとき、多結晶シリコ
ン膜１６側面のシリコン酸化膜２６も除去される。こう
してシリコン酸化膜２４を介してＳｉＯ2 絶縁膜２８が
充填されたトレンチ２２により電気的に分離された素子
形成領域３０を形成する。
膜１６をＫＯＨのエッチング液を用いてエッチング除去
した後、Ｓｉ3 Ｎ4 膜１４をＨ3 ＰＯ4 のエッチング液
を用いてエッチング除去する。このとき、多結晶シリコ
ン膜１６側面のシリコン酸化膜２６も除去される。こう
してシリコン酸化膜２４を介してＳｉＯ2 絶縁膜２８が
充填されたトレンチ２２により電気的に分離された素子
形成領域３０を形成する。
【００２２】次いで、図示はしないが、ＣＶＤ法等を用
いて、全面に多結晶シリコン膜を形成したのち、フォト
リソグラフィ技術を用いて所定の形状にパターニングし
て、素子形成領域３０のパッド酸化膜１２上にゲート電
極を形成する。即ち、パッド酸化膜１２をゲート酸化膜
として使用する。続いて、このゲート電極をマスクとし
て素子形成領域３０表面に不純物を選択的に導入して、
ソース領域及びドレイン領域を相対して形成する。こう
して、ＳｉＯ2 絶縁膜２８が充填されたトレンチ２２に
より電気的に分離された素子形成領域３０に、ソース領
域とドレイン領域とに挟まれたチャネル領域上にゲート
酸化膜としてのパッド酸化膜１２を介してゲート電極が
形成されたＭＯＳＦＥＴを形成する。
いて、全面に多結晶シリコン膜を形成したのち、フォト
リソグラフィ技術を用いて所定の形状にパターニングし
て、素子形成領域３０のパッド酸化膜１２上にゲート電
極を形成する。即ち、パッド酸化膜１２をゲート酸化膜
として使用する。続いて、このゲート電極をマスクとし
て素子形成領域３０表面に不純物を選択的に導入して、
ソース領域及びドレイン領域を相対して形成する。こう
して、ＳｉＯ2 絶縁膜２８が充填されたトレンチ２２に
より電気的に分離された素子形成領域３０に、ソース領
域とドレイン領域とに挟まれたチャネル領域上にゲート
酸化膜としてのパッド酸化膜１２を介してゲート電極が
形成されたＭＯＳＦＥＴを形成する。
【００２３】このように本実施の形態に係る半導体装置
の製造方法によれば、素子分離領域の形状にパターニン
グしたフォトレジスト膜１８をエッチングマスクとし
て、ＲＩＥにより多結晶シリコン膜１６、Ｓｉ3 Ｎ4 膜
１４、及びパッド酸化膜１２を選択的にエッチング除去
して、トレンチ形成部２０の単結晶シリコン基板１０表
面を露出させた後、フォトレジスト膜１８を除去してか
ら、単結晶シリコン基板１０及び多結晶シリコン膜１６
を同時にエッチングし、単結晶シリコン基板１０にトレ
ンチ２２を形成することにより、トレンチ２２の形成中
に、フォトレジスト膜１８とＲＩＥのエッチングガスの
反応生成物が側壁保護膜としてトレンチ２２内の側壁に
付着することはないため、トレンチ２２内の側壁がトレ
ンチ開口幅依存性をもって斜めに傾いてエッチングされ
ることを効果的に抑制して、トレンチ２２内の側壁を常
に垂直にエッチングすることができる。
の製造方法によれば、素子分離領域の形状にパターニン
グしたフォトレジスト膜１８をエッチングマスクとし
て、ＲＩＥにより多結晶シリコン膜１６、Ｓｉ3 Ｎ4 膜
１４、及びパッド酸化膜１２を選択的にエッチング除去
して、トレンチ形成部２０の単結晶シリコン基板１０表
面を露出させた後、フォトレジスト膜１８を除去してか
ら、単結晶シリコン基板１０及び多結晶シリコン膜１６
を同時にエッチングし、単結晶シリコン基板１０にトレ
ンチ２２を形成することにより、トレンチ２２の形成中
に、フォトレジスト膜１８とＲＩＥのエッチングガスの
反応生成物が側壁保護膜としてトレンチ２２内の側壁に
付着することはないため、トレンチ２２内の側壁がトレ
ンチ開口幅依存性をもって斜めに傾いてエッチングされ
ることを効果的に抑制して、トレンチ２２内の側壁を常
に垂直にエッチングすることができる。
【００２４】また、このように側壁が垂直にエッチング
されたトレンチ２２内にシリコン酸化膜２４を介してＳ
ｉＯ2 絶縁膜２８を埋め込むと共に、このＳｉＯ2 絶縁
膜２８を平坦化することにより、シリコン酸化膜２４を
介してＳｉＯ2 絶縁膜２８が充填されたトレンチ２２に
より電気的に分離された素子形成領域３０を形成するた
め、トレンチ２２内にＳｉＯ2 絶縁膜２８を埋め込む場
合のカバレージを良好にすると共に、素子形成領域３０
に形成したＭＯＳＦＥＴの特性を良好なものにすること
ができる。
されたトレンチ２２内にシリコン酸化膜２４を介してＳ
ｉＯ2 絶縁膜２８を埋め込むと共に、このＳｉＯ2 絶縁
膜２８を平坦化することにより、シリコン酸化膜２４を
介してＳｉＯ2 絶縁膜２８が充填されたトレンチ２２に
より電気的に分離された素子形成領域３０を形成するた
め、トレンチ２２内にＳｉＯ2 絶縁膜２８を埋め込む場
合のカバレージを良好にすると共に、素子形成領域３０
に形成したＭＯＳＦＥＴの特性を良好なものにすること
ができる。
【００２５】また、Ｓｉ3 Ｎ4 膜１４上に厚さ２５０ｎ
ｍ程度の多結晶シリコン膜１６を形成し、単結晶シリコ
ン基板１０及び多結晶シリコン膜１６を同時にエッチン
グして例えば深さ２００ｎｍのトレンチ２２を形成する
ことにより、トレンチ２２が形成された段階で、Ｓｉ3
Ｎ4 膜１４上に多結晶シリコン膜１６を残存させること
が可能であるため、その後、全面に厚さ５００ｎｍ程度
のＳｉＯ2 絶縁膜２８を堆積してトレンチ２２内を埋め
込んだ後、このＳｉＯ2 絶縁膜２８をその表面から平坦
に研磨する際に、残存させた多結晶シリコン膜１６をＣ
ＭＰ終点検出用のストッパとして利用することができ
る。
ｍ程度の多結晶シリコン膜１６を形成し、単結晶シリコ
ン基板１０及び多結晶シリコン膜１６を同時にエッチン
グして例えば深さ２００ｎｍのトレンチ２２を形成する
ことにより、トレンチ２２が形成された段階で、Ｓｉ3
Ｎ4 膜１４上に多結晶シリコン膜１６を残存させること
が可能であるため、その後、全面に厚さ５００ｎｍ程度
のＳｉＯ2 絶縁膜２８を堆積してトレンチ２２内を埋め
込んだ後、このＳｉＯ2 絶縁膜２８をその表面から平坦
に研磨する際に、残存させた多結晶シリコン膜１６をＣ
ＭＰ終点検出用のストッパとして利用することができ
る。
【００２６】また、単結晶シリコン基板１０と多結晶シ
リコン膜１６との間に介在させるバッファ膜として、単
結晶シリコン基板１０表面を熱酸化して形成したパッド
酸化膜１２とその上に形成したＳｉ3 Ｎ4 膜１４との積
層膜を用いることにより、素子形成領域となる単結晶シ
リコン基板１０表面に結晶欠陥が誘起されることを防止
すると共に、トレンチ２２を形成する際にたとえ多結晶
シリコン膜１６がオーバーエッチングされた場合でもパ
ッド酸化膜１２がダメージを受けることを防止すること
ができる。また、このパッド酸化膜１２は、トレンチ２
２により電気的に分離された素子形成領域３０にＭＯＳ
ＦＥＴを形成する場合に、ゲート酸化膜として用いるこ
とも可能である。
リコン膜１６との間に介在させるバッファ膜として、単
結晶シリコン基板１０表面を熱酸化して形成したパッド
酸化膜１２とその上に形成したＳｉ3 Ｎ4 膜１４との積
層膜を用いることにより、素子形成領域となる単結晶シ
リコン基板１０表面に結晶欠陥が誘起されることを防止
すると共に、トレンチ２２を形成する際にたとえ多結晶
シリコン膜１６がオーバーエッチングされた場合でもパ
ッド酸化膜１２がダメージを受けることを防止すること
ができる。また、このパッド酸化膜１２は、トレンチ２
２により電気的に分離された素子形成領域３０にＭＯＳ
ＦＥＴを形成する場合に、ゲート酸化膜として用いるこ
とも可能である。
【００２７】なお、上記トレンチ絶縁分離型の半導体装
置の製造方法においては、単結晶シリコン基板１０と多
結晶シリコン膜１６との間のバッファ膜として、パッド
酸化膜１２とＳｉ3 Ｎ4 膜１４とを順に積層した積層膜
を用いているが、このＳｉ3Ｎ4 膜１４の代わりに、例
えばタングステン膜やタングステンシリサイド膜等を用
いてもよい。
置の製造方法においては、単結晶シリコン基板１０と多
結晶シリコン膜１６との間のバッファ膜として、パッド
酸化膜１２とＳｉ3 Ｎ4 膜１４とを順に積層した積層膜
を用いているが、このＳｉ3Ｎ4 膜１４の代わりに、例
えばタングステン膜やタングステンシリサイド膜等を用
いてもよい。
【００２８】また、シリコン酸化膜２４を介してＳｉＯ
2 絶縁膜２８が充填されたトレンチ２２により電気的に
分離された素子形成領域３０には、ＭＯＳＦＥＴを形成
した場合について説明したが、このトレンチ絶縁分離法
はＭＯＳＦＥＴの場合のみならず、高度に微細化・集積
化された半導体集積回路に広く適用することが可能であ
る。
2 絶縁膜２８が充填されたトレンチ２２により電気的に
分離された素子形成領域３０には、ＭＯＳＦＥＴを形成
した場合について説明したが、このトレンチ絶縁分離法
はＭＯＳＦＥＴの場合のみならず、高度に微細化・集積
化された半導体集積回路に広く適用することが可能であ
る。
【００２９】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、素子分離領域の形状
にパターニングしたレジストをマスクとして、多結晶シ
リコン膜及びバッファ膜を選択的にエッチング除去し、
トレンチ開口部の半導体基板表面を露出させた後、この
レジストを除去してから、多結晶シリコン膜及び半導体
基板の異方性エッチングを行って所定の深さのトレンチ
を形成することにより、トレンチ形成中に、レジストと
エッチングガスの反応生成物が側壁保護膜としてトレン
チ内の側壁に付着することはないため、トレンチ内の側
壁の傾き角のトレンチ開口幅依存性を効果的に抑制し
て、トレンチ内の側壁を常に垂直にエッチングすること
ができる。
る半導体装置の製造方法によれば、素子分離領域の形状
にパターニングしたレジストをマスクとして、多結晶シ
リコン膜及びバッファ膜を選択的にエッチング除去し、
トレンチ開口部の半導体基板表面を露出させた後、この
レジストを除去してから、多結晶シリコン膜及び半導体
基板の異方性エッチングを行って所定の深さのトレンチ
を形成することにより、トレンチ形成中に、レジストと
エッチングガスの反応生成物が側壁保護膜としてトレン
チ内の側壁に付着することはないため、トレンチ内の側
壁の傾き角のトレンチ開口幅依存性を効果的に抑制し
て、トレンチ内の側壁を常に垂直にエッチングすること
ができる。
【００３０】また、側壁が垂直にエッチングされたトレ
ンチを形成した後、全面に絶縁膜を堆積してトレンチ内
を充填すると共に、この絶縁膜を平坦化することによ
り、絶縁膜が充填されたトレンチにより電気的に分離さ
れた素子形成領域を形成するため、トレンチ内に絶縁膜
を埋め込む場合のカバレージを良好にすると共に、素子
形成領域に形成するトランジスタの特性を良好なものに
することができる。従って、高度に微細化・集積化され
た半導体集積回路に好適なトレンチ絶縁分離法を提供す
ることができる。
ンチを形成した後、全面に絶縁膜を堆積してトレンチ内
を充填すると共に、この絶縁膜を平坦化することによ
り、絶縁膜が充填されたトレンチにより電気的に分離さ
れた素子形成領域を形成するため、トレンチ内に絶縁膜
を埋め込む場合のカバレージを良好にすると共に、素子
形成領域に形成するトランジスタの特性を良好なものに
することができる。従って、高度に微細化・集積化され
た半導体集積回路に好適なトレンチ絶縁分離法を提供す
ることができる。
【図１】本発明の一の実施の形態に係るトレンチ絶縁分
離型の半導体装置の製造方法を説明するための工程断面
図（その１）である。
離型の半導体装置の製造方法を説明するための工程断面
図（その１）である。
【図２】本発明の一の実施の形態に係るトレンチ絶縁分
離型の半導体装置の製造方法を説明するための工程断面
図（その２）である。
離型の半導体装置の製造方法を説明するための工程断面
図（その２）である。
【図３】本発明の一の実施の形態に係るトレンチ絶縁分
離型の半導体装置の製造方法を説明するための工程断面
図（その３）である。
離型の半導体装置の製造方法を説明するための工程断面
図（その３）である。
【図４】本発明の一の実施の形態に係るトレンチ絶縁分
離型の半導体装置の製造方法を説明するための工程断面
図（その４）である。
離型の半導体装置の製造方法を説明するための工程断面
図（その４）である。
【図５】本発明の一の実施の形態に係るトレンチ絶縁分
離型の半導体装置の製造方法を説明するための工程断面
図（その５）である。
離型の半導体装置の製造方法を説明するための工程断面
図（その５）である。
【図６】本発明の一の実施の形態に係るトレンチ絶縁分
離型の半導体装置の製造方法を説明するための工程断面
図（その６）である。
離型の半導体装置の製造方法を説明するための工程断面
図（その６）である。
【図７】本発明の一の実施の形態に係るトレンチ絶縁分
離型の半導体装置の製造方法を説明するための工程断面
図（その７）である。
離型の半導体装置の製造方法を説明するための工程断面
図（その７）である。
【図８】本発明の一の実施の形態に係るトレンチ絶縁分
離型の半導体装置の製造方法を説明するための工程断面
図（その８）である。
離型の半導体装置の製造方法を説明するための工程断面
図（その８）である。
【図９】従来のトレンチ絶縁分離法を説明するための工
程断面図である。
程断面図である。
１０……単結晶シリコン基板、１２……パッド酸化膜、
１４……Ｓｉ3 Ｎ4 膜、１６……多結晶シリコン膜、１
８……フォトレジスト膜、２０……トレンチ形成部、２
２……トレンチ、２４、２６……シリコン酸化膜、２８
……ＳｉＯ2 絶縁膜、３０……素子形成領域、４０……
半導体基板、４２……パッド酸化膜、４４……Ｓｉ3 Ｎ
4 膜、４６……多結晶シリコン膜、４８……フォトレジ
スト膜、５０……トレンチ、５２……側壁保護膜。
１４……Ｓｉ3 Ｎ4 膜、１６……多結晶シリコン膜、１
８……フォトレジスト膜、２０……トレンチ形成部、２
２……トレンチ、２４、２６……シリコン酸化膜、２８
……ＳｉＯ2 絶縁膜、３０……素子形成領域、４０……
半導体基板、４２……パッド酸化膜、４４……Ｓｉ3 Ｎ
4 膜、４６……多結晶シリコン膜、４８……フォトレジ
スト膜、５０……トレンチ、５２……側壁保護膜。
Claims (5)
- 【請求項１】 半導体基板上に、バッファ膜を介して多
結晶シリコン膜を形成する第１の工程と、 前記多結晶シリコン膜上に、素子分離領域の形状にパタ
ーニングしたレジストを形成する第２の工程と、 前記レジストをマスクとして、前記多結晶シリコン膜及
び前記バッファ膜を選択的にエッチング除去し、トレン
チ開口部の前記半導体基板表面を露出させる第３の工程
と、 前記レジストを除去する第４の工程と、 前記多結晶シリコン膜及び前記半導体基板の異方性エッ
チングを行い、前記半導体基板に所定の深さのトレンチ
を形成する第５の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１の工程における前記バッファ膜が、パッド酸化
膜、又はパッド酸化膜及び他の膜が順に積層された積層
膜であることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記他の膜が、窒化膜であることを特徴とする半導体装
置の製造方法。 - 【請求項４】 請求項１乃至３のいずれかに記載の半導
体装置の製造方法において、 前記第５の工程が、前記多結晶シリコン膜及び前記半導
体基板の異方性エッチングを行い、前記半導体基板に所
定の深さのトレンチを形成すると共に、前記バッファ膜
上に所定の厚さの前記多結晶シリコン膜を残存させる工
程であることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第５の工程の後、全面に絶縁膜を堆積して、前記絶
縁膜により前記トレンチ内を充填する第６の工程と、 前記絶縁膜を平坦に研磨して、前記多結晶シリコン膜を
露出させた後、前記多結晶シリコン膜を除去する第７の
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8124392A JPH09306985A (ja) | 1996-05-20 | 1996-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8124392A JPH09306985A (ja) | 1996-05-20 | 1996-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306985A true JPH09306985A (ja) | 1997-11-28 |
Family
ID=14884296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8124392A Pending JPH09306985A (ja) | 1996-05-20 | 1996-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306985A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289094A (ja) * | 1998-04-04 | 1999-10-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100345750B1 (ko) * | 1998-01-27 | 2002-07-27 | 인터내셔널 비지네스 머신즈 코포레이션 | 제거가능한 경질 마스크를 사용하는 트렌치 캐패시터의 제조 방법 |
| KR100400277B1 (ko) * | 2000-06-22 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| KR100533381B1 (ko) * | 2001-06-29 | 2005-12-06 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 제조방법 |
| CN103681451A (zh) * | 2012-09-26 | 2014-03-26 | 南亚科技股份有限公司 | 沟槽结构的制造方法 |
-
1996
- 1996-05-20 JP JP8124392A patent/JPH09306985A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100345750B1 (ko) * | 1998-01-27 | 2002-07-27 | 인터내셔널 비지네스 머신즈 코포레이션 | 제거가능한 경질 마스크를 사용하는 트렌치 캐패시터의 제조 방법 |
| JPH11289094A (ja) * | 1998-04-04 | 1999-10-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100400277B1 (ko) * | 2000-06-22 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| KR100533381B1 (ko) * | 2001-06-29 | 2005-12-06 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 제조방법 |
| CN103681451A (zh) * | 2012-09-26 | 2014-03-26 | 南亚科技股份有限公司 | 沟槽结构的制造方法 |
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