JPH11289094A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース／ドレイン領域がイオン注入法により
形成される際にもゲート絶縁膜がチャージングダメージ
を受けることの少ないＭＩＳトランジスタを有する半導
体装置及びその製造方法を提供する。 【解決手段】 ダミーの素子領域２１には、素子領域２
０に形成されるソース／ドレイン領域の形成と同時に、
部分的に不純物拡散領域が形成される。またイオン注入
法によりソース／ドレイン領域を形成する際に、マスク
用のフォトレジストなどが少なくとも１つのダミーの素
子領域の一部のみを被覆してイオン注入を行う。ソース
／ドレイン領域を形成するイオン注入時にマスク表面に
発生する電荷がマスクの表面に沿ってダミーの素子領域
に流れるので、ゲート電極を伝わりゲート絶縁膜を介し
て半導体基板に流れる電流が少なくなり、ゲート絶縁膜
がチャージングダメージを受け難くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子領域にＭＩＳ
トランジスタが形成される素子領域とともにダミーの素
子領域が形成された半導体装置及びその不純物拡散領域
の形成方法に関するものである。

【０００２】

【従来の技術】従来、半導体装置の素子分離領域の形成
にはＬＯＣＯＳ(Local Oxidation ofSilicon)法が用い
られていたが、近年の高集積化、微細化の進化に対応し
てＳＴＩ（Shallow Trench Isolation）を用いた素子分
離の形成法が多く用いられるようになってきた。通常こ
のＳＴＩを用いた素子分離の形成法では、化学的機械的
研磨法（以下、ＣＭＰ(Chemical Mechanical Polishin
g) という）を用いて埋め込み用のシリコン酸化膜をポ
リッシングしている。このＳＴＩを形成するには、シリ
コン半導体基板に浅いトレンチを形成し、この上にシリ
コン酸化膜を厚く堆積させる。次に、このシリコン酸化
膜表面をＣＭＰによりポリッシングして半導体基板表面
のトレンチに埋め込まれた部分を残し、それ以外の半導
体基板表面に残っているシリコン酸化膜を除去して素子
分離領域を形成する。しかし、半導体基板表面の堆積膜
をＣＭＰによりポリッシングして表面を平坦化する場
合、素子分離領域の面積が狭い場合は十分に平坦化が行
われるが、その面積が広い領域ではこの領域の中心部分
がオーバーポリッシングされてこの部分にディッシング
状の窪みが生じることが多い。これを避けるためには、
この部分の面積を小さくすれば良い。したがって、この
問題を解決する方法として面積の広い素子分離領域内に
ダミーの素子領域を形成することが行われている。この
ダミーの素子領域を採用することによって正確な平坦化
処理を維持することができるようになった。

【０００３】図１８（ａ）は、ダミーの素子領域が形成
された半導体基板の平面図、図１８（ｂ）は、素子領域
にＭＩＳトランジスタのソース／ドレイン領域を形成す
るために供されるマスク用のフォトレジストが被覆され
た半導体基板の平面図である。図１８（ａ）に示される
ように、シリコン半導体基板１には素子領域２０と素子
分離領域４０が形成されている。素子領域２０にはゲー
ト電極１０がそれぞれ形成されている。また素子分離領
域４０には面積の広い部分に複数のダミーの素子領域２
１が形成されている。半導体基板にＭＩＳトランジスタ
を形成する場合、通常半導体基板の所定領域をフォトレ
ジストで覆い、半導体基板の素子領域に形成したゲート
をマスクにして不純物をイオン注入して半導体基板表面
領域のゲート両側にソース／ドレイン領域を形成する
（図１８（ｂ）参照）。

【０００４】

【発明が解決しようとする課題】このイオン注入法は、
ソース／ドレイン領域を形成するには有効な手段である
が、チャージング・ダメージの問題があり、ゲート絶縁
膜などの絶縁膜に様々な影響を及ぼしている。イオン注
入時におけるチャージング・ダメージが生じるメカニズ
ムを説明すると、シリコン酸化膜などのゲート絶縁膜に
面積の大きなゲート電極やこれと同じ働きをするものが
接続している場合、この部分が電荷を集める働きをし
て、ゲート絶縁膜にダメージを与える。図１９は、この
メカニズムを説明する半導体基板の断面図であり、図１
８（ａ）のＡ−Ａ′線に沿う部分の断面図である。Ｐ型
シリコン半導体基板１にはＮ型ウエル７が形成されてい
る。半導体基板１は、その主面に素子領域２０と素子分
離領域４０とを有し、表面にゲート絶縁膜として利用さ
れるシリコン酸化膜２が形成されている。素子分離領域
４０は、浅いトレンチの内側面に形成されたシリコン酸
化膜５とこのトレンチに埋め込まれたシリコン酸化膜か
らなる堆積膜６から構成されている。ここでＭＩＳトラ
ンジスタとしてＰ型ＭＯＳトランジスタが、Ｎ型ウエル
７の素子領域２０に形成される。そして、素子領域２０
には多結晶シリコンなどから構成されたゲート電極１０
が形成されている。この素子領域２０にＰ型不純物をイ
オン注入するためにＮ型ＭＯＳトランジスタの形成領域
（図示せず）や素子分離領域４０を被覆するフォトレジ
スト３０が半導体基板１上に形成される。このフォトレ
ジスト３０を介してＰ型不純物２２がイオン注入されて
素子領域２０にソース／ドレイン領域（図示せず）が形
成される。

【０００５】この従来例に示されるように、イオン注入
時に、ゲート電極１０とフォトレジスト３０が重なって
いる場合、フォトレジスト３０が電荷を集めるアンテナ
として働く。この場合、フォトレジスト３０上の電荷
は、ゲート電極１０を伝わってゲート絶縁膜２を流れる
電流となり、ゲート絶縁膜２にダメージを与え、場合に
よっては破壊に至る。本発明は、このような事情により
なされたものであり、ソース／ドレイン領域がイオン注
入法により形成される際にもゲート絶縁膜がチャージン
グダメージを受けることの少ないＭＩＳトランジスタを
有する半導体装置及びその製造方法を提供する。

【０００６】

【課題を解決するための手段】本発明の半導体装置は、
ダミーの素子領域を有し、このダミーの素子領域にはＭ
ＩＳトランジスタのソース／ドレイン領域の形成と同時
に、部分的に不純物拡散領域が形成されることを特徴と
する。またイオン注入法によりソース／ドレイン領域を
形成する際に、マスク用のフォトレジストなどが少なく
とも１つのダミーの素子領域の一部のみを被覆してイオ
ン注入を行うことを特徴としている。この結果、ＭＩＳ
トランジスタのソース／ドレイン領域を形成するイオン
注入時にマスク表面に発生する電荷がマスクの表面に沿
ってダミーの素子領域に流れることになるので、ゲート
電極を伝わりゲート絶縁膜を介して半導体基板に流れる
電流が少なくなり、ゲート絶縁膜がチャージングダメー
ジを受けることが少なくなる。本発明は、素子分離領域
をＬＯＣＯＳ法により形成する場合にもＳＴＩの場合に
も適用できるが、とくにＳＴＩの場合には、トレンチに
埋め込まれるシリコン酸化膜などの絶縁膜をポリッシン
グする際にその正確な平坦化処理を行う目的で形成され
るダミーの素子領域の全部もしくは一部を、そのまま利
用することができる。

【０００７】すなわち本発明の半導体装置は、半導体基
板に形成された素子分離領域、並びにこの素子分離領域
で区画された素子領域及び少なくとも１つのダミーの素
子領域と、前記半導体基板の素子領域に形成されたＭＩ
Ｓトランジスタのソース／ドレイン領域と、前記ソース
／ドレイン領域と実質的に同一の工程で前記ダミーの素
子領域内に部分的に形成された不純物拡散領域とを備え
ていることを第１の特徴としている。前記不純物拡散領
域は、前記ダミーの素子領域と同じ導電型を有するよう
にしても良い。また、本発明の装置は、半導体基板に形
成された素子分離領域、並びにこの素子分離領域で区画
された素子領域及び少なくとも１つのダミーの素子領域
と、それぞれ前記半導体基板の素子領域に形成された第
１導電型のＭＩＳトランジスタのソース／ドレイン領域
及び第２導電型のＭＩＳトランジスタのソース／ドレイ
ン領域と、前記第１導電型のソース／ドレイン領域と実
質的に同一の工程で前記ダミーの素子領域内に部分的に
形成された第１の不純物拡散領域と、前記第２導電型の
ソース／ドレイン領域と実質的に同一の工程で前記ダミ
ーの素子領域内に部分的に形成された第２の不純物拡散
領域とを備えていることを第２の特徴としている。前記
第１、第２導電型のＭＩＳトランジスタのソース／ドレ
イン領域上及び前記ダミーの素子領域上にシリサイド膜
が形成されているようにしても良い。前記素子分離領域
は、半導体基板に形成されたトレンチと、このトレンチ
に埋め込まれた絶縁膜からなるようにしても良い。

【０００８】本発明の半導体装置の製造方法は、半導体
基板に素子分離領域に囲まれた素子領域を形成し、且つ
ダミーの素子領域を少なくとも１つ形成する工程と、前
記素子領域にゲート電極を形成する工程と、前記素子領
域を露出し、且つ前記ダミーの素子領域上の一部を被覆
するように所定パターンのマスクを形成する工程と、前
記マスクを用いて前記半導体基板に不純物をイオン注入
し、前記素子領域にトランジスタのソース／ドレイン領
域を形成するとともに、前記ダミーの素子領域の一部に
選択的に不純物拡散領域を形成する工程とを備えている
ことを特徴としている。前記半導体基板に素子分離領域
に囲まれた素子領域を形成し且つダミーの素子領域を少
なくとも１つ形成する工程は、前記半導体基板にトレン
チを形成する工程と、前記半導体基板全面にシリコン酸
化膜を堆積させる工程と、前記シリコン酸化膜表面を化
学的機械的研磨法によりポリッシングして前記半導体基
板表面の前記トレンチに埋め込まれた以外の前記シリコ
ン酸化膜を除去して前記素子分離領域を形成する工程を
備えていても良い。前記半導体基板には複数の前記ダミ
ーの素子領域が形成されており、前記マスクは、前記素
子領域に近接しているダミーの素子領域に対してはその
一部を被覆し、その他のダミーの素子領域に対してはそ
の全面を露出するようにしても良い。

【０００９】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図１０を参照して第
１の実施例を説明する。図１乃至図１０は、半導体装置
の製造工程断面図及び平面図である。半導体基板１に
は、例えば、Ｐ型シリコンを用いる。まず半導体基板表
面１は、９５０℃の水素燃焼酸化法により厚さ５０ｎｍ
のシリコン酸化膜（ＳｉＯ₂ ）２を形成する。さらに、
このシリコン酸化膜２上にポリシリコン膜３を１５０ｎ
ｍ程度堆積させる（図１（ａ））。次に、リソグラフィ
技術と異方性反応性イオンエッチング技術（以下、ＲＩ
Ｅ(Reactive Ion Etching)という）により素子分離領域
形成予定部４のポリシリコン膜３、シリコン酸化膜２、
半導体基板１の一部をエッチング除去する。この部分の
半導体基板１に形成された除去部分は、通常浅いトレン
チ(Shallow Trench)部といい、ここに形成された素子分
離領域を前述のようにＳＴＩという。さらに、半導体基
板１を１０００℃で乾燥酸素中で熱処理し、厚さ３５ｎ
ｍ程度のシリコン酸化膜（ＳｉＯ₂ ）５を素子分離領域
形成予定部４表面及びポリシリコン膜３の表面に形成す
る（図１（ｂ））。次に、素子分離に用いるシリコン酸
化膜（ＳｉＯ₂ ）６をＣＶＤ法により堆積させる（図２
（ａ））。

【００１０】次に、このシリコン酸化膜６の表面をＣＭ
Ｐによりポリッシングして半導体基板１表面のトレンチ
に埋め込まれたシリコン酸化膜を残し、それ以外の半導
体基板表面に残っているシリコン酸化膜を除去して素子
分離領域を形成する。このとき、素子分離領域形成予定
部４を除く半導体基板１表面上にはポリッシングされて
薄くなったポリシリコン膜３が残されている。そして、
素子分離領域形成予定部には、素子分離領域４０が形成
される。また半導体基板１には素子分離領域４０で区画
された素子領域２０とダミーの素子領域２１とが形成さ
れており、このダミーの素子領域２１が存在しているた
めに前記ポリッシングにより素子分離領域４０の本来広
い面積を有する部分が正確に平坦化される（図２
（ｂ））。半導体基板１上に残っているポリシリコン膜
３は、化学的気相エッチング技術により除去する（図
３）。図３（ａ）は、図３（ｂ）のＡ−Ａ′線に沿う部
分の断面図である。

【００１１】次に、リソグラフィ技術により不必要な部
分をフォトレジスト２３により被覆し、リン（Ｐ）を４
００ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2の条件で半導体
基板１にイオン注入してＮ型ウエル７を形成する。この
とき図示はしないがＭＩＳトランジスタのしきい値電圧
を調整するイオン注入を同様の方法で行う（図４
（ａ））。次に、素子領域２０上及びダミーの素子領域
２１上に形成されているシリコン酸化膜２をＮＨ₄ Ｆ溶
液によりエッチング除去する（図４（ｂ））。次に、半
導体基板１を乾燥酸素酸化法により熱処理を行って素子
領域２０及びダミーの素子領域２１表面に厚さ８ｎｍの
シリコン酸化膜（ＳｉＯ₂ ）８を形成する。そして、ゲ
ート電極に用いる厚さ２００ｎｍ程度のポリシリコン膜
９をＣＶＤ法により堆積させる（図５（ａ））。次に、
リソグラフィ技術とＲＩＥ技術によりゲート電極部分以
外のポリシリコン膜９を除去してゲート電極１０を素子
領域２０に形成する。その後、リソグラフィ技術及びイ
オン注入技術により素子領域２０のゲート電極１０の両
側及びダミーの素子領域２１に不純物拡散領域１１、１
２を形成する。具体的には、Ｎ型ウエル７を形成したＰ
型ＭＯＳトランジスタ側のゲート電極１０の両側及びダ
ミーの素子領域２１にはＢＦ₂ を２０ｋｅＶ及びドーズ
量２×１０¹³ｃｍ^-2の条件でイオン注入してＰ型不純物
拡散領域１１を形成し、Ｎ型ウエルの形成されていない
Ｎ型ＭＯＳトランジスタ側のゲート電極１０の両側には
Ａｓを２０ｋｅＶ及びドーズ量２×１０¹³ｃｍ^-2の条件
でイオン注入してＮ型不純物拡散領域１２を形成する
（図５（ｂ））。

【００１２】次に、半導体基板１上にゲート電極１０を
被覆するようにシリコン窒化膜（ＳｉＮ）を１００ｎｍ
程度堆積させる。このシリコン窒化膜をＲＩＥ技術によ
り異方性エッチングを行ってゲート電極１０の両側にサ
イドウォール１３を形成する。シリコン窒化膜をエッチ
ングする際にはシリコン酸化膜やポリシリコン膜との選
択比が十分得られるような条件で行う（図６（ａ））。
次に、半導体基板１をＮ型不純物のイオン注入時のマス
ク用のフォトレジスト２４で被覆する。フォトレジスト
２４は、Ｎ型ウエル７が形成された素子領域２０を完全
に被覆し、且つ一部のダミーの素子領域２１には開口部
２５を部分的に形成しておく（図８（ａ））。この状態
で半導体基板１にＡｓを６０ｋｅＶ、ドーズ量４×１０
¹⁵ｃｍ^-2の条件でイオン注入して、Ｎ型ＭＯＳトランジ
スタ側の素子領域２０ｎのゲート電極１０の両側及び開
口部２５内のダミーの素子領域２１にＮ型不純物拡散領
域１４を形成する（図６（ｂ））。図６（ｂ）は、図８
（ａ）のＡ−Ａ′線に沿う部分の断面図である。

【００１３】次に、半導体基板１に形成されたフォトレ
ジスト２４を除去してから半導体基板１をＰ型不純物の
イオン注入時のマスク用のフォトレジスト２６で被覆す
る。フォトレジスト２６は、Ｎ型ＭＯＳトランジスタ側
の素子領域２０を完全に被覆し、且つ一部のダミーの素
子領域２１には、フォトレジスト２４の場合と相補的な
開口部２７を形成しておく（図８（ｂ））。この状態で
半導体基板１にＢＦ₂を３５ｋｅＶ、ドーズ量３×１０
¹⁵ｃｍ^-2の条件でイオン注入して、Ｎ型ウエル７内の素
子領域２０ｐのゲート電極１０の両側及び開口部２７内
のダミーの素子領域２１にＰ型不純物拡散領域１５を形
成する（図７（ａ）、図１０）。図７（ａ）は、図８
（ｂ）のＡ−Ａ′線に沿う部分の断面図である。次に、
フォトレジスト２６を除去してからシリコン酸化膜２の
不純物拡散領域上に形成されて露出している部分をＮＨ
₄ Ｆ溶液によりエッチング除去する（図７（ｂ））。そ
の後、半導体基板１表面にＴｉ層とその上のＴｉＮ層か
らなる積層膜１６をスパッタリング法により堆積させる
（図９（ａ））。そして、ＲＴＡ（Rapid Thermal Anne
al）技術により７００℃、３０秒の条件で積層膜１６の
Ｔｉとゲート電極１０のシリコン及び不純物拡散領域１
４、１５のシリコンを反応させてゲート電極１０の上及
び不純物拡散領域１４、１５の表面にのみＴｉＳｉ_x 膜
を形成する。次に、反応しないでシリコン酸化膜やシリ
コン窒化膜の上に残っている積層膜（ＴｉＮ／Ｔｉ）１
６を除去する。さらに、ＲＴＡ技術により半導体基板１
を９００℃、３０秒の条件で熱処理してＴｉＳｉ_x 膜を
ＴｉＳｉ₂ 膜１７に変える（図９（ｂ））。

【００１４】次に、従来の方法で、半導体基板１の上に
層間絶縁膜を形成し、この層間絶縁膜の平坦化処理をＣ
ＭＰなどにより行う。さらに、この層間絶縁膜にコンタ
クト孔を形成してＡｌ−Ｓｉ−Ｃｕなどのアルミニウム
合金を用いて金属配線膜をスパッタリングにより形成
し、これをパターニングして、このコンタクトホールを
介してソース／ドレイン領域１４又は１５とゲート電極
１０間とを電気的に接続する。このようにして半導体基
板１上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラン
ジスタが形成される。この実施例のＭＩＳトランジスタ
では、イオン注入時にフォトレジスト表面に発生する電
荷がフォトレジストの表面に沿ってダミーの素子領域に
流れるので、ゲート電極を伝わりゲート絶縁膜を介して
半導体基板に流れる電流が少なくなり、ゲート絶縁膜が
チャージングダメージを受けることが少なくなる。すな
わち、素子分離領域の絶縁膜をＣＭＰにより平坦化する
ために必要なダミ−の素子領域を電荷の逃げる領域に利
用することができる。

【００１５】またここではゲート電極とともにソース／
ドレイン領域表面がシリサイド化されているので、これ
らの抵抗も十分小さくすることができる。この実施例で
はソース／ドレイン領域を形成するイオン注入により、
ウエル又は半導体基板のダミーの素子領域にその半導体
基板又はウエルの導電型とは異なる導電型の不純物拡散
領域が形成される。この様な不純物拡散領域はそのまま
では基板（ウエル）電位に固定されずフローティング状
態にあるが、こうした領域があると、ＭＩＳトランジス
タの動作の不安定要因となり、信頼性上余り好ましくな
い。然るにこの実施例においては、ダミーの素子領域に
形成された不純物拡散領域をシリサイド化することで、
不純物拡散領域を基板電位に固定できるので、基板と同
じ導電型の不純物拡散領域を通じてこのような問題が解
消される。また、この実施例では導電型の異なる２種類
の不純物拡散領域を形成する際にマスクパターンを反転
させれば良いので、パターン設計が容易が容易なものと
なりコスト低減等の点で有利である。

【００１６】なおこの実施例においては、チタンのシリ
サイドに限らず、コバルト、モリブデン、ニッケル、タ
ングステンなどの高融点金属のシリサイドをＭＩＳトラ
ンジスタのゲート電極１０及びソース／ドレイン領域１
４、１５とダミーの素子領域２１上に形成することもで
きる。またＰ型不純物拡散領域１１をＮ型ウエル７に形
成する際、ダミーの素子領域２１の全面に同時にイオン
注入を行い、Ｎ型不純物拡散領域１２の形成時にはダミ
ーの素子領域２１にはイオン注入を行わず、ダミーの素
子領域２１では全面にＰ型不純物拡散領域１１が形成さ
れるようにしたが、これらのイオン注入に当って後のＰ
型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのソ
ース／ドレイン領域形成時と同様のレジストパターンを
用い、ダミーの素子領域２１内に浅いＰ型不純物拡散領
域と浅いＮ型不純物拡散領域とがそれぞれ部分的に形成
されるようにしても良い。

【００１７】次に、図１１乃至図１３を参照して第２の
実施例を説明する。図１１は、半導体基板のイオン注入
時に用いるフォトレジストを形成した半導体基板の断面
図、図１２は、フォトレジストを除いた図１１の半導体
基板の平面図、図１３は、ダミーの素子領域の平面図で
ある。Ｐ型シリコン半導体基板１にはＮウエル７が形成
され、基板面にはそれぞれ素子領域２０、ダミーの素子
領域２１及び素子分離領域（ＳＴＩ）４０が形成されて
いる。素子領域２０にはＮウエル７上にＰ型ＭＯＳトラ
ンジスタ（ＰＭＯＳ）、半導体基板１上にＮ型ＭＯＳト
ランジスタ（ＮＭＯＳ）が形成されている。これらトラ
ンジスタ共通のゲート電極１０が半導体基板１上に形成
されている。さらに、これらトランジスタのソース／ド
レイン領域を形成するために不純物をイオン注入する。
まず、半導体基板１をフォトレジスト２４で被覆する。
フォトレジスト２４は、ＰＭＯＳ側の素子領域２０及び
半導体基板１表面のダミーの素子領域２１を全面的に被
覆するが、ＰＭＯＳ側のＮ型ウエル７表面のダミーの素
子領域２１が部分的に露出されている。この状態で半導
体基板１にＡｓなどのＮ型不純物をイオン注入する。そ
して半導体基板側の素子領域２０のゲート電極１０の両
側にソース／ドレイン領域（図示せず）を形成し、Ｎ型
ウエル７表面のダミーの素子領域２１の一部にＮ型不純
物拡散領域を形成する。

【００１８】次に、フォトレジスト２４に代えて半導体
基板１をフォトレジスト２６で被覆する。フォトレジス
ト２６は、ＮＭＯＳ側の素子領域２０及びＮ型ウエル７
表面のダミーの素子領域２１を全面的に被覆するが、Ｎ
ＭＯＳ側の半導体基板１表面のダミーの素子領域２１が
部分的に露出されている。この状態で半導体基板１にＢ
Ｆ₂ などのＰ型不純物をイオン注入する。そしてＮ型ウ
エル７の素子領域２０のゲート電極１０の両側にソース
／ドレイン領域（図示せず）を形成し、半導体基板１表
面のダミーの素子領域２１の一部にＰ型不純物拡散領域
を形成する。ダミーの素子領域は、ゲート電極と２〜３
μｍ程度離れていても良い（図１２参照）。また、ダミ
ーの形状は、１辺が２〜３μｍ程度の正方形である。し
かし、この形状はこれに限定されず、例えば、１辺１０
μｍ、幅１μｍ程度の環状体であっても良い（図１３
（ｂ）参照）。ここでもイオン注入時にフォトレジスト
表面に発生する電荷がフォトレジストの表面に沿ってダ
ミーの素子領域に流れるので、ゲート電極を伝わりゲー
ト絶縁膜を介して半導体基板に流れる電流が少なくな
り、ゲート絶縁膜がチャージングダメージを受けること
が少なくなる。すなわち素子分離領域の絶縁膜をＣＭＰ
により平坦化するために必要なダミ−の素子領域を電荷
の逃げる領域に利用することができ、また任意の位置の
ダミーの素子領域を用いることができる。

【００１９】上述のように、この実施例ではソース／ド
レイン領域を形成するイオン注入により、ウエル又は半
導体基板のダミーの素子領域にその半導体基板又はウエ
ルの導電型と同じ導電型の不純物拡散領域が形成される
のでシリサイド化をしなくても不純物拡散領域は基板
（ウエル）電位に固定される。ただし、イオン注入時の
２種類のマスクは互いの反転パターンではない別のパタ
ーンを有する。次に、図１４及び図１５を参照して第３
の実施例を説明する。図１４及び図１５は、半導体装置
の製造工程断面図である。この実施例は、素子分離領域
がＬＯＣＯＳ法により形成されることに特徴がある。し
たがって、ＣＭＰによりシリコン酸化膜をポリッシング
して表面を平坦化しないので、ＣＭＰに必要な既存のダ
ミーの素子領域は存在せず、ダミーの素子領域を新規に
形成している。

【００２０】半導体基板１は、例えば、Ｐ型シリコン半
導体からなり、その表面に９５０℃の水素燃焼酸化法に
より厚さ５０ｎｍのシリコン酸化膜（ＳｉＯ₂ ）２が形
成される。さらにこのシリコン酸化膜２上にシリコン窒
化膜２８を堆積させる。このシリコン窒化膜２８は、通
常のリソグラフィ技術によりパターニングして素子領域
形成予定部のみ被覆するようにする（図１４（ａ））。
次に、パターン化されたシリコン窒化膜２８をマスクに
して半導体基板１を熱処理する。シリコン窒化膜は、耐
酸化性があるので酸化に対してのマスクとなり、シリコ
ン窒化膜で被覆されていない部分のみ酸化されて素子分
離領域２９が形成され、半導体基板１表面に素子分離領
域２９で区画された素子領域２０とダミーの素子領域２
１が画定される（図１４（ｂ））。その後、シリコン窒
化膜２８を除去したうえで、半導体基板１にＮ型ウエル
７を形成する（図１４（ｃ））。

【００２１】次に、半導体基板１を熱処理して素子領域
２０にゲート酸化膜３１を形成する（図１５（ａ））。
次に、ダミーの素子領域２１の表面の酸化膜を除去して
ポリシリコン膜をＣＶＤ法により堆積させ、これをパタ
ーニングしてゲート電極１０を形成する（図１５
（ｂ））。次に、半導体基板１をフォトレジスト２６で
被覆する。ここでフォトレジスト２６は、Ｎ型ウエル７
の表面の素子領域２０以外を全面的に被覆するが、ダミ
ーの素子領域２１上に開口部が部分的に設けられてい
る。この状態で半導体基板１にＢＦ₂ などのＰ型不純物
をイオン注入する。そして、Ｎ型ウエル７の素子領域２
０のゲート電極１０の両側にソース／ドレイン領域（図
示せず）を形成するとともにダミーの素子領域２１の一
部にＰ型不純物拡散領域を形成する。ここでもイオン注
入時にフォトレジスト表面に発生する電荷がフォトレジ
ストの表面に沿ってダミーの素子領域に流れるので、ゲ
ート電極を伝わりゲート絶縁膜を介して半導体基板に流
れる電流が少なくなり、ゲート絶縁膜がチャージングダ
メージを受けることが少なくなる。なおダミーの素子領
域は素子分離領域の適宜の位置に形成することができ
る。

【００２２】次に、図１６及び図１７を参照して本発明
の作用効果を説明する。ここではＭＩＳトランジスタの
ソース／ドレイン領域がイオン注入法により形成される
場合において、ゲート絶縁膜がチャージングダメージを
受けることの少ない本発明による方法のメカニズムを説
明する。図１６は、本発明のメカニズムを説明する半導
体基板の断面図、図１７は、イオン注入時のマスク用の
フォトレジストで表面を被覆した半導体基板の平面図で
ある。この半導体基板は、図１８（ａ）に示す従来の半
導体基板と同じである。イオン注入法は、ソース／ドレ
イン領域の形成のための一般的な手段であるが、チャー
ジング・ダメージの問題があり、ゲート絶縁膜などの絶
縁膜に様々な影響を及ぼしている。イオン注入時におけ
るチャージング・ダメージが生じるメカニズムは、前述
の通りであるが、本発明では、イオン注入時のマスク用
のフォトレジストの端部がゲート電極と重なっていると
ともに、ダミーの素子領域においても重なっているの
で、フォトレジスト上の電荷の少なくとも一部はゲート
絶縁膜に大きなダメージを与えることなくダミーの素子
領域部分からＳｉ基板へと流れることが可能となる。

【００２３】すなわち図１６に示すように、Ｐ型シリコ
ン半導体基板１には一部にＮ型ウエル７が形成されてい
る。半導体基板１は、その主面に素子領域２０とダミー
の素子領域２１と素子分離領域４０とを有し、素子領域
２０及びダミーの素子領域２１の表面にゲート絶縁膜と
して利用されるシリコン酸化膜２が形成されている。素
子分離領域４０は、浅いトレンチの内側面に形成された
シリコン酸化膜５とこのトレンチに埋め込まれたシリコ
ン酸化膜からなる堆積膜６から構成されている。ここで
ＭＩＳトランジスタは、Ｎ型ウエル７表面の素子領域２
０に形成されている。そして、素子領域２０には多結晶
シリコンなどから構成されたゲート電極１０が形成され
ている。この素子領域２０にＰ型不純物をイオン注入す
るためにマスク用のフォトレジスト３２が半導体基板１
上に形成される。このフォトレジスト３２を介してＰ型
不純物２２がイオン注入されて素子領域２０にソース／
ドレイン領域（図示せず）が形成される。

【００２４】このときフォトレジスト３２は、図１７に
示すように、素子領域２０に近接している任意のダミー
の素子領域２１上にその端部が位置するようなパターン
で形成されている。すなわち、こうしてイオン注入時の
マスクパターンの端部をダミーの素子領域上に設定する
ことで、イオン注入により生じた電荷は、ゲート絶縁膜
にダメージを与えずにこの端部からシリコン基板へ流れ
る。さらにこの端部を前述のように素子領域に近接して
位置させることでマスク上に集められた電荷を効率良く
ダミーの素子領域側から基板に流すことができる。

【００２５】

【発明の効果】以上のように、本発明によれば、ＭＩＳ
トランジスタのソース／ドレイン領域へのイオン注入時
にダミーの素子領域の一部にも同時にイオン注入が行わ
れるので、イオン注入のためのマスク上の電荷の少なく
とも一部は、ダミーの素子領域部分からシリコン基板へ
と流れ、不純物拡散領域形成時のイオン注入によるゲー
ト絶縁膜の破壊を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造工程断面図。

【図２】本発明の半導体装置の製造工程断面図。

【図３】本発明の半導体装置の製造工程断面図及び平面
図。

【図４】本発明の半導体装置の製造工程断面図。

【図５】本発明の半導体装置の製造工程断面図。

【図６】本発明の半導体装置の製造工程断面図。

【図７】本発明の半導体装置の製造工程断面図。

【図８】図６（ｂ）及び図７（ａ）に示す半導体装置の
製造工程平面図。

【図９】本発明の半導体装置の製造工程断面図。

【図１０】図７（ｂ）に示す半導体装置の製造工程平面
図。

【図１１】本発明の半導体装置の製造工程を説明する半
導体基板の断面図。

【図１２】図１１に示す半導体基板上のＭＯＳトランジ
スタの平面図。

【図１３】本発明におけるダミーの素子領域の平面図。

【図１４】本発明の半導体装置の製造工程断面図。

【図１５】本発明の半導体装置の製造工程断面図。

【図１６】本発明の作用効果を説明する半導体基板の断
面図。

【図１７】本発明の作用効果を説明する半導体基板の平
面図。

【図１８】従来の半導体装置の断面図及び平面図。

【図１９】従来の問題を説明する半導体基板の断面図。

【符号の説明】

１・・・半導体基板、２、５・・・シリコン酸化膜、
３、９・・・ポリシリコン膜、４・・・素子分離領域形
成予定部、６・・・シリコン酸化膜（堆積膜）、７・・
・Ｎ型ウエル、８・・・シリコン酸化膜（ゲート酸化
膜）、１０・・・ゲート電極、１１、１５・・・Ｐ型不
純物拡散領域、１２、１４・・・Ｎ型不純物拡散領域、
１３・・・サイドウォ−ル、１６・・・ＴｉＮ／Ｔｉ積
層膜、１７・・・ＴｉＳｉ_x 膜、２０・・・素子領域、
２１・・・ダミーの素子領域、２２・・・Ｐ型不純物、
２３、２４、２６、３０、３２・・・フォトレジスト、
２５、２７・・・フォトレジストの開口部、２８・・・
シリコン窒化膜、２９・・・素子分離領域（フィールド
酸化膜）、４０・・・素子分離領域。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成された素子分離領域、
   並びにこの素子分離領域で区画された素子領域及び少な
   くとも１つのダミーの素子領域と、 前記半導体基板の素子領域に形成されたＭＩＳトランジ
   スタのソース／ドレイン領域と、 前記ソース／ドレイン領域と実質的に同一の工程で前記
   ダミーの素子領域内に部分的に形成された不純物拡散領
   域とを備えていることを特徴とする半導体装置。
2. 【請求項２】 前記不純物拡散領域は、前記ダミーの素
   子領域と同じ導電型を有することを特徴とする請求項１
   に記載の半導体装置。
3. 【請求項３】 半導体基板に形成された素子分離領域、
   並びにこの素子分離領域で区画された素子領域及び少な
   くとも１つのダミーの素子領域と、 それぞれ前記半導体基板の素子領域に形成された第１導
   電型のＭＩＳトランジスタのソース／ドレイン領域及び
   第２導電型のＭＩＳトランジスタのソース／ドレイン領
   域と、 前記第１導電型のソース／ドレイン領域と実質的に同一
   の工程で前記ダミーの素子領域内に部分的に形成された
   第１の不純物拡散領域と、 前記第２導電型のソース／ドレイン領域と実質的に同一
   の工程で前記ダミーの素子領域内に部分的に形成された
   第２の不純物拡散領域とを備えていることを特徴とする
   半導体装置。
4. 【請求項４】 前記第１及び第２導電型のＭＩＳトラン
   ジスタのソース／ドレイン領域上及び前記ダミーの素子
   領域上にシリサイド膜が形成されていることを特徴とす
   る請求項３に記載の半導体装置。
5. 【請求項５】 前記素子分離領域は、半導体基板に形成
   されたトレンチと、このトレンチに埋め込まれた絶縁膜
   からなることを特徴とする請求項１又は請求項３に記載
   の半導体装置。
6. 【請求項６】 半導体基板に素子分離領域に囲まれた素
   子領域を形成し、且つダミーの素子領域を少なくとも１
   つ形成する工程と、 前記素子領域にゲート電極を形成する工程と、 前記素子領域を露出し、且つ前記ダミーの素子領域上の
   一部を被覆するように所定パターンのマスクを形成する
   工程と、 前記マスクを用いて前記半導体基板に不純物をイオン注
   入し、前記素子領域にトランジスタのソース／ドレイン
   領域を形成するとともに、前記ダミーの素子領域の一部
   に選択的に不純物拡散領域を形成する工程とを備えてい
   ることを特徴とする半導体装置の製造方法。
7. 【請求項７】 前記半導体基板に素子分離領域に囲まれ
   た素子領域を形成し且つダミーの素子領域を少なくとも
   １つ形成する工程は、前記半導体基板にトレンチを形成
   する工程と、前記半導体基板全面にシリコン酸化膜を堆
   積させる工程と、前記シリコン酸化膜表面を化学的機械
   的研磨法によりポリッシングして前記半導体基板表面の
   前記トレンチに埋め込まれた以外の前記シリコン酸化膜
   を除去して前記素子分離領域を形成する工程を備えてい
   ることを特徴とする請求項６に記載の半導体装置の製造
   方法。
8. 【請求項８】 前記半導体基板には複数の前記ダミーの
   素子領域が形成されており、前記マスクは、前記素子領
   域に近接しているダミーの素子領域に対してはその一部
   を被覆し、その他のダミーの素子領域に対してはその全
   面を露出することを特徴とする請求項６又は請求項７に
   記載の半導体装置の製造方法。