JPH04165668A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04165668A JPH04165668A JP2294079A JP29407990A JPH04165668A JP H04165668 A JPH04165668 A JP H04165668A JP 2294079 A JP2294079 A JP 2294079A JP 29407990 A JP29407990 A JP 29407990A JP H04165668 A JPH04165668 A JP H04165668A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に半導体
装置の絶縁膜のイオン注入による静電破壊を防止する方
法に関するものである。
装置の絶縁膜のイオン注入による静電破壊を防止する方
法に関するものである。
半導体デバイスは、ＤＲＡＭに代表される様に、大規模
の集積化か進み、そのため、それを構成するセル面積も
縮小化されてきている。また、そのセルに使用されるＭ
ＯＳ）ランジスタは縮小化されるとともに、ショートチ
ャネル効果の抑制のためにゲート酸化膜厚が薄膜化され
ている。その膜厚は、チャネル長し５０．５８ｍになる
とゲート酸化膜厚ｔ ｏｘ≦１００人となり、この酸化
膜の信頼性は益々重要となってくる。このような薄い酸
化膜の破壊の１つとして静電破壊といわれる現像がある
。これは、ＲＩＥ（反応性イオンエツチング）等のプラ
ズマ処理、イオン注入工程においてイオンがキャパシタ
（ゲート電極−５ｉＯｚ（ゲート酸化膜）一基板）にチ
ャージされ、そのチャ−ジされた電荷かキャパシタの耐
量を越えた場合、ゲート酸化膜を破壊することとなる。
の集積化か進み、そのため、それを構成するセル面積も
縮小化されてきている。また、そのセルに使用されるＭ
ＯＳ）ランジスタは縮小化されるとともに、ショートチ
ャネル効果の抑制のためにゲート酸化膜厚が薄膜化され
ている。その膜厚は、チャネル長し５０．５８ｍになる
とゲート酸化膜厚ｔ ｏｘ≦１００人となり、この酸化
膜の信頼性は益々重要となってくる。このような薄い酸
化膜の破壊の１つとして静電破壊といわれる現像がある
。これは、ＲＩＥ（反応性イオンエツチング）等のプラ
ズマ処理、イオン注入工程においてイオンがキャパシタ
（ゲート電極−５ｉＯｚ（ゲート酸化膜）一基板）にチ
ャージされ、そのチャ−ジされた電荷かキャパシタの耐
量を越えた場合、ゲート酸化膜を破壊することとなる。
これを図式化したものを第３図に示す。この様な現象は
、ゲート酸化膜上のポリシリコンかドープされていない
場合か顕著であり、このポリシリコンかＰ” （リン
）デポされた場合や、ドープトポリシリコレを使用した
場合には、この静電破壊は大きく抑制される。これを第
４図に示す。図（ａ）はノンドープポリ、図（ｂ）はド
ープドポリの場合である。この静電破壊か導電性により
防止されるメカニズムについては、明白になっていない
。
、ゲート酸化膜上のポリシリコンかドープされていない
場合か顕著であり、このポリシリコンかＰ” （リン
）デポされた場合や、ドープトポリシリコレを使用した
場合には、この静電破壊は大きく抑制される。これを第
４図に示す。図（ａ）はノンドープポリ、図（ｂ）はド
ープドポリの場合である。この静電破壊か導電性により
防止されるメカニズムについては、明白になっていない
。
ところて、ハーフミクロン、クォータミクロンＴｒの開
発の１つの方向として、ＰｃｈＴｉをショートチャネル
効果に対して強いＰ″′′ポリシリコンゲートＴ、Ｎ
ｃ ｈ Ｔ ＲをＮ“ポリシリコンゲートＴ、にして、
Ｎ”、Ｐ＋ポリシリコンをＴｉ５ｉ２により結合したＣ
ＭＯ３、いわゆるデュアルゲー トＣＭＯ３がある。第
２図にこのデュアルゲートＣＭＯ８の製造方法について
示す。
発の１つの方向として、ＰｃｈＴｉをショートチャネル
効果に対して強いＰ″′′ポリシリコンゲートＴ、Ｎ
ｃ ｈ Ｔ ＲをＮ“ポリシリコンゲートＴ、にして、
Ｎ”、Ｐ＋ポリシリコンをＴｉ５ｉ２により結合したＣ
ＭＯ３、いわゆるデュアルゲー トＣＭＯ３がある。第
２図にこのデュアルゲートＣＭＯ８の製造方法について
示す。
第２図は従来のデュアルゲーｈ ＣＭ ＯＳの製造フロ
ー図であり、図において、１は８１基板、２はＰウェル
、３はＮウェル、４は分離酸化膜、５はゲート酸化膜、
６はノンドープポリシリコン、７はサイドウオール酸化
膜、ＩＯはしシスト膜を示す。
ー図であり、図において、１は８１基板、２はＰウェル
、３はＮウェル、４は分離酸化膜、５はゲート酸化膜、
６はノンドープポリシリコン、７はサイドウオール酸化
膜、ＩＯはしシスト膜を示す。
まず、Ｓｉ基板上にＮウェル３． Ｐウェル２を形成
し、ゲー［・酸化を行い、ノントー・プのポリシリコン
ロを堆積させる。これを第２図（ａ）に示す。
し、ゲー［・酸化を行い、ノントー・プのポリシリコン
ロを堆積させる。これを第２図（ａ）に示す。
次にＲＩＥを用いてパターニングを行い、ＣｖＤ酸化膜
を堆積させ酸化膜の枠付けを行う。これを第２図（ｂ）
に示す。次にＮ＋、Ｐ″のソース・ドルインの注入を行
う。これを第２図ｆｃｊ、 （ｄ）に示す。
を堆積させ酸化膜の枠付けを行う。これを第２図（ｂ）
に示す。次にＮ＋、Ｐ″のソース・ドルインの注入を行
う。これを第２図ｆｃｊ、 （ｄ）に示す。
このＳ／Ｄ（ソース／ドレイン）の注入条件としては、
注入エネルギー数ｆ＝ ｋ ｅ Ｖ、注入量としては、
ユ１０＋５／ｃｎｆ台である。デュアルゲー）ＣＭＯ８
は、ノンドープポリシリコンに注入するために第４図で
示したように静電破壊か顕著となる。
注入エネルギー数ｆ＝ ｋ ｅ Ｖ、注入量としては、
ユ１０＋５／ｃｎｆ台である。デュアルゲー）ＣＭＯ８
は、ノンドープポリシリコンに注入するために第４図で
示したように静電破壊か顕著となる。
しかしなから、デュアルゲートＴＲ１よ、ノンドープポ
リシリコンゲートに対し７注入することにより、Ｎｃｈ
ＴＲＩまＮ″ポリシリコンケート電極、Ｐｃｈ Ｔ Ｒ
はＰ＋ポリシリコンゲート電極になり、ＰｃｈＴｉを表
面チャネル型ＴＲとして動作させる事か出来るため、シ
ョートチャネル効果か抑制されるという利点かある。第
２図（Ｃ）、（ｄ）に示したイオン注入後、熱処理を行
う事により、Ｓ／Ｄ （ソース／ドレイン）の接合が形
成される。これを第２図（ｅ）に示す。また、このデュ
アルゲー ｈＴＲは、Ｎ ｃ ｈ Ｔ ＲとＰｃｈＴｉ
のポリシリコンゲートか結合する部分において導電型が
異なるために、Ｎ＋、ｐ＋′ポリシリコンゲート上をサ
リサイド（ＳＡＬＩＣＩＤＥ：５ｅｌｆ Ａｌｉｇｎ
ｅｄ ５ｉ１ｉｃｉｄｅ）プロセスを用いて結合する
必要かある。サリサイドプロセスをチタン（Ｔｉ）を用
いて行った結果を第２図げ）に示す。最後に層間絶縁膜
１８を形成し、ＡｌＳｉによって配線１９を施す。これ
を第２図（ｇに示す。
リシリコンゲートに対し７注入することにより、Ｎｃｈ
ＴＲＩまＮ″ポリシリコンケート電極、Ｐｃｈ Ｔ Ｒ
はＰ＋ポリシリコンゲート電極になり、ＰｃｈＴｉを表
面チャネル型ＴＲとして動作させる事か出来るため、シ
ョートチャネル効果か抑制されるという利点かある。第
２図（Ｃ）、（ｄ）に示したイオン注入後、熱処理を行
う事により、Ｓ／Ｄ （ソース／ドレイン）の接合が形
成される。これを第２図（ｅ）に示す。また、このデュ
アルゲー ｈＴＲは、Ｎ ｃ ｈ Ｔ ＲとＰｃｈＴｉ
のポリシリコンゲートか結合する部分において導電型が
異なるために、Ｎ＋、ｐ＋′ポリシリコンゲート上をサ
リサイド（ＳＡＬＩＣＩＤＥ：５ｅｌｆ Ａｌｉｇｎ
ｅｄ ５ｉ１ｉｃｉｄｅ）プロセスを用いて結合する
必要かある。サリサイドプロセスをチタン（Ｔｉ）を用
いて行った結果を第２図げ）に示す。最後に層間絶縁膜
１８を形成し、ＡｌＳｉによって配線１９を施す。これ
を第２図（ｇに示す。
従来のデュアルゲートＣＭＯ８は、以上のような製造プ
ロセスで製造されており、Ｎ”、Ｐ”のソース・トレイ
ン注入をノンドープポリシリコンに行・うため、その下
のゲート酸化膜の静電破壊か顕著となり、半導体装置の
性能を悪化させる等の問題点かあった。
ロセスで製造されており、Ｎ”、Ｐ”のソース・トレイ
ン注入をノンドープポリシリコンに行・うため、その下
のゲート酸化膜の静電破壊か顕著となり、半導体装置の
性能を悪化させる等の問題点かあった。
この発明は上記のようなノンドープポリシリコンに対し
て注入を行った時のケー ）絶縁膜の静電破壊を防止す
ることのできる半導体装置の製造方法を得ることを目的
どする。
て注入を行った時のケー ）絶縁膜の静電破壊を防止す
ることのできる半導体装置の製造方法を得ることを目的
どする。
この発明に係る半導体装置の製造方法は、デュアルゲー
トＴＲ等を製作する際に、ポリシリコンを堆積、バター
ニングし、グーｌ−電極を形成し、サイドウオール酸化
膜を形成した後、Ｓ／Ｄ注入を行う前に、Ｓ／Ｄ領域、
ゲート電極上をゲート酸化膜厚以下の厚さの酸化膜て覆
い、その酸化股上に多結晶シリコンを薄く堆積させ、本
来のグー１〜酸化膜で構成されるＭＯＳキャパシタ以外
にＳ／Ｄ領域、ゲート電極上にダミーのキャパシタを形
成し、このダミーキャパシタ越しにＳ／Ｄ注入を行うよ
うにしたものである。
トＴＲ等を製作する際に、ポリシリコンを堆積、バター
ニングし、グーｌ−電極を形成し、サイドウオール酸化
膜を形成した後、Ｓ／Ｄ注入を行う前に、Ｓ／Ｄ領域、
ゲート電極上をゲート酸化膜厚以下の厚さの酸化膜て覆
い、その酸化股上に多結晶シリコンを薄く堆積させ、本
来のグー１〜酸化膜で構成されるＭＯＳキャパシタ以外
にＳ／Ｄ領域、ゲート電極上にダミーのキャパシタを形
成し、このダミーキャパシタ越しにＳ／Ｄ注入を行うよ
うにしたものである。
二の発明に係る半導体装置の製造方法は、ゲート電極上
にダミーのキャパシタを形成し、このダミーキャパシタ
越し、にＳ／Ｄ注入を行うようにしたので、注入時の静
電破壊はダミーキャパシタにおいて発生し、本来のゲー
ト絶縁膜の静電破壊か防止できる。
にダミーのキャパシタを形成し、このダミーキャパシタ
越し、にＳ／Ｄ注入を行うようにしたので、注入時の静
電破壊はダミーキャパシタにおいて発生し、本来のゲー
ト絶縁膜の静電破壊か防止できる。
以下、この発明の一実施例を図を用いて説明する。
第１図は本発明の一実施例による半導体装置の製造方法
の工程断面図である。図中、第２図と同一符号は同一部
分を示し、８はゲート酸化膜厚程度またはそれ以下の膜
厚の薄い酸化膜、９はノンドープドまたはドープドポリ
シリコン膜、１１はＡｓ”、１２はＢＦ２”またはＢ３
を示す。
の工程断面図である。図中、第２図と同一符号は同一部
分を示し、８はゲート酸化膜厚程度またはそれ以下の膜
厚の薄い酸化膜、９はノンドープドまたはドープドポリ
シリコン膜、１１はＡｓ”、１２はＢＦ２”またはＢ３
を示す。
第１図（ａ＞において、Ｎウェル３． Ｐウェル２形
成後、ゲート酸化膜５を形成し、ノンドープのポリシリ
コンロを堆積させる。次にポリシリコンをパターニング
し、ＣＶＤ酸化膜のサイドウオール７を形成し、ゲート
電極を形成する。これを第１図（１））に示す。次に第
１図（ｂ）の状態においてウエノ＼−全面を熱酸化膜ま
たはＣＶ Ｄ系酸化膜８により覆う。この時の酸化膜厚
は、ケート酸化膜厚程度または、それ以下の膜厚程度に
する。次にこの酸化膜上にノンドープポリシリコンまた
は、ドープドポリシリコン膜９を膜厚５００人程変形積
させる。これによりＳ／Ｄ領域上、ゲート電極上にダミ
ーのキャパシタが形成される。これを第１図ＦＣ＋に示
す。次に第１図（Ｃ）の状態で、Ｎ”、Ｐ−のＳ／Ｄ注
入を行う。これを第１図（ｄ）、（ｅ）に示す。次にア
ニールを行いＳ／Ｄの接合１３．１４を形成する。これ
を第１図げ）に示す。次にダミーキャパシタのポリシリ
コン薄膜９を全面エツチングして除去し、薄い酸化膜８
もエツチングにより除去する。このダミーキャパシタを
除去した後の状態を第１図（額に示す。次にＳ／Ｄ領域
上、ゲート電極」−をチタン（Ｔｉ）を用いたサリサイ
ドプロセスを適用する事により、Ｓ／Ｄ領域ゲート電極
の低抵抗化および、導電性の異なるＮ＋ポリシリコン、
Ｐ゛ポリシリコン１フ結合を行う。これを第１図（ｈ、
）に示す。そして最後に層間絶縁膜１８を形成し、コン
タクト開口を行い、Ａｌ５ｉ１９配線を行う。これを第
１図（ｉｌに示す。
成後、ゲート酸化膜５を形成し、ノンドープのポリシリ
コンロを堆積させる。次にポリシリコンをパターニング
し、ＣＶＤ酸化膜のサイドウオール７を形成し、ゲート
電極を形成する。これを第１図（１））に示す。次に第
１図（ｂ）の状態においてウエノ＼−全面を熱酸化膜ま
たはＣＶ Ｄ系酸化膜８により覆う。この時の酸化膜厚
は、ケート酸化膜厚程度または、それ以下の膜厚程度に
する。次にこの酸化膜上にノンドープポリシリコンまた
は、ドープドポリシリコン膜９を膜厚５００人程変形積
させる。これによりＳ／Ｄ領域上、ゲート電極上にダミ
ーのキャパシタが形成される。これを第１図ＦＣ＋に示
す。次に第１図（Ｃ）の状態で、Ｎ”、Ｐ−のＳ／Ｄ注
入を行う。これを第１図（ｄ）、（ｅ）に示す。次にア
ニールを行いＳ／Ｄの接合１３．１４を形成する。これ
を第１図げ）に示す。次にダミーキャパシタのポリシリ
コン薄膜９を全面エツチングして除去し、薄い酸化膜８
もエツチングにより除去する。このダミーキャパシタを
除去した後の状態を第１図（額に示す。次にＳ／Ｄ領域
上、ゲート電極」−をチタン（Ｔｉ）を用いたサリサイ
ドプロセスを適用する事により、Ｓ／Ｄ領域ゲート電極
の低抵抗化および、導電性の異なるＮ＋ポリシリコン、
Ｐ゛ポリシリコン１フ結合を行う。これを第１図（ｈ、
）に示す。そして最後に層間絶縁膜１８を形成し、コン
タクト開口を行い、Ａｌ５ｉ１９配線を行う。これを第
１図（ｉｌに示す。
このように本実施例では、Ｎ”、Ｐ”のＳ／Ｄ注入を、
ゲート酸化膜及びノンドープポリシリコンの上に形成さ
れた該ゲート酸化膜厚程度またはそれ以下の膜厚の薄い
酸化膜とノンドープまたはドープトポリシリコン膜より
成るダミーキャパシタに対して行うため、イオンかダミ
ーキャパシタにチャージし、静電破壊はダミーキャパシ
タで発生し、本来のゲート絶縁膜では発生しない。
ゲート酸化膜及びノンドープポリシリコンの上に形成さ
れた該ゲート酸化膜厚程度またはそれ以下の膜厚の薄い
酸化膜とノンドープまたはドープトポリシリコン膜より
成るダミーキャパシタに対して行うため、イオンかダミ
ーキャパシタにチャージし、静電破壊はダミーキャパシ
タで発生し、本来のゲート絶縁膜では発生しない。
なお、上記実施例中においては、ダミーキャパシタの多
結晶シリコン膜厚を５００人程変形したか、特にこの膜
厚に限定するものではない。
結晶シリコン膜厚を５００人程変形したか、特にこの膜
厚に限定するものではない。
また本実施例中においては、サリサイドプロセスとして
チタン（Ｔｉ）を用いた場合について述へたか、他の高
融点金属、例えば、Ｃｏ（コバルト） 、Ｍｏ （モリ
ブデン）、Ｗ（タングステン）、Ｐｔ （プラチナ）、
Ｔａ（タンタル）等を用いても構わない。
チタン（Ｔｉ）を用いた場合について述へたか、他の高
融点金属、例えば、Ｃｏ（コバルト） 、Ｍｏ （モリ
ブデン）、Ｗ（タングステン）、Ｐｔ （プラチナ）、
Ｔａ（タンタル）等を用いても構わない。
また、上記実施例では半導体基板上に熱酸化法又はＣＶ
Ｄ法により酸化膜を形成し、この上にポリシリコンを
堆積させる方法について説明したか、これは半導体基板
上に形成した多結晶シリコン上に熱酸化法またはＣＶＤ
法により酸化膜を形成しこの上に多結晶シリコン膜を堆
積させるようにしてもよい。
Ｄ法により酸化膜を形成し、この上にポリシリコンを
堆積させる方法について説明したか、これは半導体基板
上に形成した多結晶シリコン上に熱酸化法またはＣＶＤ
法により酸化膜を形成しこの上に多結晶シリコン膜を堆
積させるようにしてもよい。
以上のようにこの発明によれば、半導体装置の製造方法
において、ゲート電極形成後、Ｓ／Ｄ注入前にＳ／Ｄ領
域及びゲート電極上にダミーキャパシタを設けてダミー
キャパシタ越しに注入することにより注入時の静電破壊
をダミーキャパシタにおいて発生するようにしたので、
本来のゲート絶縁膜での静電破壊を防止することか出来
、高信頼性のデュアルゲートトランジスタ等を製造でき
る効果かある。
において、ゲート電極形成後、Ｓ／Ｄ注入前にＳ／Ｄ領
域及びゲート電極上にダミーキャパシタを設けてダミー
キャパシタ越しに注入することにより注入時の静電破壊
をダミーキャパシタにおいて発生するようにしたので、
本来のゲート絶縁膜での静電破壊を防止することか出来
、高信頼性のデュアルゲートトランジスタ等を製造でき
る効果かある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図は従来技術による半導体装
置の製造方法を示す工程断面図、第３図はゲート絶縁膜
の静電破壊の状態を示す断面図、第４図はゲート電極と
してノンドープポリシリコン、ドープドポリシリコンを
用いた時のそれぞれのゲート酸化膜の静電破壊の頻度を
示す図である。 図において、１はＳ】基板、２はＰウェル、３はＮウェ
ル、４は分離酸化膜、５はゲート酸化膜、６はノンドー
プポリシリコン、７はサイドウオール酸化膜、８は薄い
酸化膜、９はノンドープあるいはドープドポリシリコン
、ＩＯはレジスト膜、１１はＡｓ＋注入、１２はＢＦ２
＋あるいはＢ４．１３はＮ１接合、１４はＰ１接合、１
７はＴｉＳｉ２．１８は層間絶縁膜、１９はＡβＳｉ配
線である。 なお図中同一符号は同−又は相当部分を示す。
法を示す工程断面図、第２図は従来技術による半導体装
置の製造方法を示す工程断面図、第３図はゲート絶縁膜
の静電破壊の状態を示す断面図、第４図はゲート電極と
してノンドープポリシリコン、ドープドポリシリコンを
用いた時のそれぞれのゲート酸化膜の静電破壊の頻度を
示す図である。 図において、１はＳ】基板、２はＰウェル、３はＮウェ
ル、４は分離酸化膜、５はゲート酸化膜、６はノンドー
プポリシリコン、７はサイドウオール酸化膜、８は薄い
酸化膜、９はノンドープあるいはドープドポリシリコン
、ＩＯはレジスト膜、１１はＡｓ＋注入、１２はＢＦ２
＋あるいはＢ４．１３はＮ１接合、１４はＰ１接合、１
７はＴｉＳｉ２．１８は層間絶縁膜、１９はＡβＳｉ配
線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上、または、半導体基板上に形成した
多結晶シリコン上に熱酸化法、または化学的気相成長法
を用いて形成した酸化膜上に多結晶シリコン膜を堆積さ
せる工程と、 上記多結晶シリコンをパターニングしてゲート電極を形
成する工程と、 上記多結晶シリコン上に熱酸化法またはＣＶＤ法により
上記酸化膜厚と同程度またはそれ以下の膜厚の薄い酸化
絶縁膜を形成し、該絶縁膜の上部に薄い多結晶シリコン
膜を堆積させる工程と、上記酸化膜及び多結晶シリコン
膜越しに不純物の注入を行い、熱処理を行い、注入した
不純物を活性化させる工程と、 上記最上部の多結晶シリコン膜および上記薄い絶縁膜を
除去する工程とを備えたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294079A JPH04165668A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294079A JPH04165668A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165668A true JPH04165668A (ja) | 1992-06-11 |
Family
ID=17803018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2294079A Pending JPH04165668A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289094A (ja) * | 1998-04-04 | 1999-10-19 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-10-29 JP JP2294079A patent/JPH04165668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289094A (ja) * | 1998-04-04 | 1999-10-19 | Toshiba Corp | 半導体装置及びその製造方法 |
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