JPS63200558A

JPS63200558A - 半導体装置の製造方法

Info

Publication number: JPS63200558A
Application number: JP62032372A
Authority: JP
Inventors: Kenji Miura; 三浦　賢次; Ban Nakajima; 中島　蕃
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-02-17
Filing date: 1987-02-17
Publication date: 1988-08-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は、ゲート酸化膜に窓開けし、ゲート電極あるい
は高抵抗体など導電膜を半導体基板表面へ直接接続させ
た（以下、このような構造をダイレクトコンタクトと称
する。）半導体装置の製造方法に関する。

〔従来技術の説明〕

上記ダイレクトコンタクト技術を適用したＥ／Ｄ　ｎ　
Ｍ　ＯＳインバータの回路図およびその平面レイアウト
図、構造断面図を、第５図（、）〜（ｅ）に示す。第５
図（、）は回路図、（ｂ）と（Ｃ）。

および（ｄ）と（ｅ）はそれぞれ回路（ａ）を有する装
置の平面レイアウト図、Ａ−Ａ’断面図である。

すなわち、このＥ　／　Ｄ　ｎ　Ｍ　ＯＳインバータは
、エンハンスメント型ＭＯ８ＦＥＴを駆動トランジスタ
１とし、デプレッション型ＭＯ８ＦＥＴを負荷トランジ
スタ２とした信号反転回路であり、負荷トランジスタ２
のドレイン３を電源端子９に、駆動トランジスタ１のソ
ース７を接地端子１０に、駆動トランジスタ１のゲート
８を入力端子１１に、負荷トランジスタ２のゲート５お
よびソース４と駆動トランジスタ１のドレイン６を出力
端子１２に、それぞれ接続したものである。ここで、こ
の負荷トランジスタ２のゲー１−５を出力端子１２であ
る拡散層に直接接続するために、第１図（ｂ）あるいは
（ｄ）に示したようなダイレクトコンタクト１３が、素
子の占有面積削減のため、またこれに付随して生じる寄
生容量低減に伴なう高速化のために使用されている。こ
のダイレクトコンタク１〜構造を製造する方法として、
従来第６図（ａ）〜（Ｑ）に示すような方法が用いられ
ていた。すなわち、■シリコン窒化膜２１をマスクとす
る熱酸化による素子分離領域の形成　　　　　　工程（
ａ）■熱酸化法によりゲート酸化膜の形成工程（ｂ） ■ホトレジスト膜２２の塗布　　　　工程（ｃ）■ダイ
レクトコンタクト領域のバターニング工程（ｄ） ■ダイレクトコンタクト部のグー１〜酸化膜の除去　　
　　　　　　　　　　　　　　　　　　工程　（ｅ）■
ホトレジスト膜２２の除去　　　　工程（ｆ）■ダイレ
クトコンタクト部の前処理工程（ｇ） ■ゲート電極用導電膜２３の付着　　工程（ｈ）■ホト
レジスト膜２４の塗布　　　　工程（ｉ）［相］ゲート
電極のバターニング　　　工程（ｊ）■ゲート電極の加
工　　　　　　　工程（ｋ）Ｏホトレジスト膜２４の除
去　　　　工程（＋ｌりである。

〔発明が解決しようとする問題点〕

このような製造方法を用いる従来のダイレクトコンタク
ト技術では、（１）トランジスタが形成されるゲート酸化膜上に直接
ホトレジスト膜を付着させる（第６図（Ｃ））。

（２）ホトレジスト膜除去は０□プラズマによるアッシ
ングにより行われるが、このとき直接ゲート酸化膜表面
がプラズマによって叩かれる（第６図（ｆ））。

（３）ホトレジスト膜を完全に除去するために、ｏ２プ
ラズマ処理後、Ｈ２Ｓ　Ｏ４＋　Ｈ２０２液を用いて再
度レジスト除去が行われるが、この工程によりダイレク
トコンタクト部に極薄シリコン酸化膜２５が形成される
。このため、ＨＦ（フッ化水素）が混合されたライトエ
ッチ液による軽いエツチングが不可欠であるが、このと
きゲート酸化膜もエツチングされてしまう（第６図（ｆ
））。

という現象が生しる。

（１）、（２）の現象は、ホトレジスト膜からの汚染お
よびホトレジスト膜除去のためのアッシングによるダメ
ージにより、トランジスタの界面準位密度を増大させ、
閾値電圧の制御性を劣化させるという問題を発生させて
いる。また、（３）の現象でのライトエッチ液は、ウェ
ハ面内での均一性・制御性が非常に優れたものとは言い
難く、このプロセスでの膜減りを考慮して初期膜厚を決
定しておくことは困難である。このため、ゲート酸化膜
を薄くし、トランジスタ特性の均一性・安定性および制
御性を悪化させるという問題を発生させてぃる。

〔問題を解決するための手段〕

本発明の半導体装置の製造方法は、上記問題点を解決す
るために、半導体基板上に絶縁膜（ゲート絶縁膜）を形
成する工程と、上記絶縁膜上に（ゲート電極あるいは高
抵抗体を構成する）第１の導電膜を形成する工程と、上
記第１の導電膜および上記絶縁膜を除去して同一パター
ンの開口を形成し、所定領域の上記半導体基板表面を露
出する工程（ダイレクトコンタクト部窓開は工程）と、
上記第１の導電膜上および上記露出された半導体基板表
面上に第２の導電膜を形成する工程と、少なくとも１個
の上記第２の導電膜が、上記絶縁膜の端部に形成された
上記第１の導電膜の一部を覆い、かつ上記露出された半
導体基板表面上に延在するように上記第２の導電膜を加
工する工程と、上記第２の導電膜で覆われていない上記
露出された半導体基板表面上に基板エツチング防止用薄
膜を形成する工程と、上記パターニングされた第２の導
電膜をマスクとして上記第１の導電膜をエッチングする
工程を含むことを特徴とする。

〔作用〕

上記のような構成を取ることにより、直接ゲート酸化膜
上にホトレジスト膜を付着させることがないため、ダイ
レクトコンタクト部窓開は用のホトレジスト膜からの汚
染、および上記ホトレジスト膜除去のためのアッシング
によるダメージによる界面準位密度の増加を防止できる
。

また、上記ホトレジスト膜除去後に半導体基板露出表面
に形成される極薄シリコン酸化膜を除去するダイレクト
コンタクト部の前処理工程では、ゲート酸化膜の上には
最初に付着させた第１の導電膜が被覆されているため、
ライトエッチによるゲート酸化膜の膜減りも防止できる
。

また、ゲート電極加工時（第１の導電膜のエツチング時
）には基板エツチング防止用薄膜が半導体基板表面に堆
積されているため、長時間半導体基板表面が露出すると
いうことがなく、このため、直接半導体基板表面がエツ
チングされるという事態は発生せず、接合リーク電流の
増大という問題も防止できる。

〔実施例〕

以下、図面に従って詳細に説明する。なお、実施例は一
つの例示であって本発明の精神を逸脱しない範囲で種々
の変更あるいは改良を行ない得ることは言うまでもない
。

第２図は、本発明の製造方法を用いて形成した半導体装
置の一例の構造断面図である。図において、２６はゲー
ト電極の下層となる第１の導電膜である。ダイレクトコ
ンタクト部の第１の導電膜２６は、絶縁膜３１の端部（
コンタクト用窓の端部）に形成されている。２７はゲー
ト電極の上層および半導体基板との接続層となる第２の
導電膜である。

ダイレクトコンタクト部の第２の導電膜２７は、絶縁膜
３１の端部に形成された第１の導電膜２６を覆い、かつ
コンタクト用窓に延在している。ダイレクトコンタクト
部２８は、半導体基板と接続される第２の導電膜２７の
みからなり、他の領域では積層された第１および第２の
導電膜からなるゲート電極が形成されている。このため
、第１の導電膜とじて一７＝安定なトランジスタ特性の得られる多結晶シリコンを、
また第２の導電膜として低抵抗化が可能な高融点金属シ
リサイドを用いることができ、高性能な大規模集積回路
が実現可能となる。

実施例　１第１図（ａ）〜（ｑ）は、本発明の半導体装置の製造方
法の一実施例を示す工程断面図である。

まず、処理工程（ａ）では、シリコン窒化膜２１をマス
クに素子分離領域を形成する。この素子分離工程は、フ
ィールド分離、選択酸化分離、酸化膜埋込み分離、溝分
離等どの分離法でも可能である。

次に、処理工程（ｂ）では、半導体基板の表面に熱酸化
法によりゲート酸化膜となる５〜２０ｎｍ程度の薄いシ
リコン酸化膜３１を形成する。

処理工程（ｃ）では、このシリコン酸化膜３１上に化学
的気相成長（ＣＶＤ）法により、１００〜１５０ｎｍ程
度の膜厚で半導体基板とは逆極性の不純物を含んだ多結
晶シリコン膜３２（第１の導電膜）を付着させ、ゲート
電極の下層を構成する。

処理工程（ｄ）、（ｅ）では、この多結晶シリコン膜３
２上にホトレジスト膜３３を塗布し、ホトリソグラフィ
一工程およびエツチング工程により、このホトレジスト
膜３３にダイレクトコンタクト部のパターニングを行な
う。

処理工程（ｆ）では、このホトレジストパターンをマス
クに、多結晶シリコン膜３２および下地のゲート酸化膜
３１を反応性イオンエツチング（ＲＩＥ）法によりエツ
チング除去する。

処理工程（ｇ）では、０２プラズマを用いたアッシング
によりホトレジスト膜３３を除去し、さらにＨ２Ｓｏ４
＋Ｈ２Ｏ２液で洗浄してホトレジスト膜３３を完全に除
去する。

処理工程（ｈ）では、露出されたダイレクトコンタクト
部の半導体基板表面をライトエッチ液を用いて軽くエッ
チし、半導体基板表面の極薄シリコン酸化膜３４を除去
する。

続いて、処理工程（ｉ）、（ｊ）では、スパッタリング
法などの公知の付着法により２００〜４００ｎｍ程度の
高融点金属シリサイド膜３５（第２の導電膜）を堆積し
、イオン注入法などにより半導体基板とは逆極性の不純
物のドーピングを行なう。この時、多結晶シリコンと高
融点金属シリサイドの堆積膜厚の和は、段差軽減のため
、５００ｎｍ程度以下に調整することが望ましい。

続いて、処理工程（ｋ）では、１００〜２００ｎｍ程度
のシリコン酸化膜３６を高融点金属シリサイド膜３５の
表面上にＣＶＤ法もしくは熱酸化法により形成した後、
その上にホトレジスト膜３７を塗布する。

処理工程（Ｑ）では、ホトレジスト膜３７にゲート電極
としてのパターニングを行なう。

処理工程（ｍ）では、このレジストパターンをエツチン
グマスクとしてシリコン酸化膜３６および高融点金属シ
リサイド膜３５をＲＩＥによりエツチング加工する。こ
の後、ホトレジスト膜３７を除去する。

処理工程（ｎ）では、ウェット０２雰囲気中での熱酸化
法により再度全面にシリコン酸化膜３８を形成する。こ
の時、多結晶シリコンと単結晶シリコンの酸化速度の差
を積極的に利用する。例えば、６００〜６５０℃のウェ
ット０２雰囲気中での熱酸化では、多結晶シリコン上で
１５０ｎｍ、単結晶シリコン上で１０ｎｍのシリコン酸
化膜が形成できる。

処理工程（０）では、ＲＩＥによるエッチバックあるい
はライトエッチ液によりダイレクトコンタクト部の半導
体基板表面のみ露出させる。

処理工程（ｐ）では、この領域のみに選択的に基板エツ
チング防止用の薄膜３９を形成する。この薄膜３９は、
選択的に形成可能で、かつ多結晶シリコン膜３２のエツ
チング時にエツチングされる材料であれば良く、導電膜
でも絶縁物でも特に問題はない。また、この簿膜３９の
堆積膜厚は、次の工程で行なわれる多結晶シリコン膜３
２のエツチング加工時に丁度エツチング除去される程度
であれば良い。

処理工程（ｑ）では、高融点金属シリサイド膜３５上の
シリコン酸化膜３８および３６をエツチングマスクとし
て多結晶シリコン膜３２および基板エツチング防止用薄
膜３９をエツチングし、所望のゲート電極形状へと加工
する。

ここで、第１の導電膜として多結晶シリコンを、第２の
導電膜として高融点金属シリサイドを用いたが、これら
は同一の材料でも良いし、また異なった材料を用いても
構わない。特に、第１の導電膜に、半導体基板と逆極性
の不純物が含まれるドープトアモルファスシリコンある
いはドープト多結晶シリコンを、第２の導電膜に同じく
逆極性のドープトシリサイドを用いた場合は、トランジ
スタ特性の安定性およびゲート電極の低抵抗化に極めて
有効である。

実施例　２第３図（ａ）〜（１）は、本発明の半導体装置の製造方
法の他の実施例を示し、高抵抗負荷をゲート電極と同一
層で形成可能とした高抵抗負荷型インバータの製造工程
断面を示す図である。しかし、基本的には低抵抗である
ゲート電極と高抵抗である負荷を切り分けるためのイオ
ン注入工程がゲート電極加工直前に追加されただけで、
他は第１図と全く同様である。

ます、処理工程（ａ）〜（ｉ）までは第１図（ａ）〜（
ｉ）と全く同様である。処理工程（ｊ）、（ｋ）では、
再度ホトレジスト膜４６を塗布し、ゲート電極部と高抵
抗負荷部とを切り分けるためのイオン注入マスクのパタ
ーニングを行ない、イオン注入を実施する。このとき、
第１および第２の導電膜の膜種とイオン注入のイオン種
に対して、次の２通りの方法がある。ゲート電極部への
イオン注入とする工程（ｋ）の場合ならば、第１および
第２の導電膜ともにノンドープ多結晶シリコンあるいは
ノンドープアモルファスシリコンの堆積とし、イオン注
入には燐（Ｐ）あるいは砒素（Ａｓ）イオンを用いる。

また、高抵抗負荷部へのイオン注入とする場合ならば（
第４図に示す。）、第１および第２の導電膜ともにドー
プト多結晶シリコンの堆積とし、イオン注入には酸素（
○）イオンを用いるのが一般的である。後の処理工程（
Ｑ）〜（ｒ）は、同じく第１図と同一である。

〔発明の効果〕

以上説明したように、本発明による半導体装置の製造方
法によれば、直接ゲート酸化膜上にホトレジス１〜膜を
付着させることがないため、ホトレジスト膜からの汚染
、ホトレジスト膜除去用アッシングのダメージによる界
面準位密度の増加が防止できる。また、ダイレクトコン
タクト部の半導体基板表面の前処理では、ゲート酸化膜
上は最初に付着させた第１の導電膜が被覆されているた
め、ライトエッチ工程でのゲート酸化膜の膜減りも防止
できる。さらに、ゲート電極あるいは高抵抗負荷への第
１の導電膜の加工においては、ダイレクトコンタクト部
が完全にエツチング防止用薄膜で覆われていることから
、半導体基板表面がエツチング時に長時間露出するとい
う問題もなく、接合リーク電流の低減も図ることができ
る。このため、ダイレクトコンタクト技術が、大規模集
積回路へ十分適用可能となり、これにより大規模集積回
路の高密度化・高速化が実現でき、非常に有効である。

【図面の簡単な説明】

第１図（ａ）〜（ｑ）は、本発明の半導体装置の製造方
法の一実施例を示す工程断面図、第２図は、本発明の製
造方法により形成された装置の構造断面図、第３図（ａ
）〜（ｒ）は、本発明の半導体装置の製造方法の他の実
施例を示す工程断面図、第４図は、第３図（ｋ）の代わ
りの工程断面図、第５図（ａ）−（ｅ）は、従来のＥ　
／　Ｄ　ｎＭＯＳインバータの回路図、平面レイアウト
図および構造断面図、第６図（ａ）〜（Ｑ）は、従来の
ダイレクトコンタクトの製造方法の一例を示す工程断面
図である。 ■・・・駆動トランジスタ２・・・負荷トランジスタ９・・電源端子１０・・・接地端子１１・・・入力端子１２・・・出力端子１３．２８・・ダイレクトコンタクト部３２．４２・・
・第１の導電膜３５．４５・・・第２の導電膜３９．５０・・エツチング防止用薄膜２１・・・シリコン窒化膜３１．３４．３Ｂ、３８．４１．４４．４７．４９・・
・シリコン酸化膜

Claims

【特許請求の範囲】

１、半導体基板上に絶縁膜を形成する工程と、上記絶縁
膜上に第１の導電膜を形成する工程と、上記第１の導電
膜および上記絶縁膜を除去して同一パターンの開口を形
成し、所定領域の上記半導体基板表面を露出する工程と
、上記第１の導電膜上および上記露出された半導体基板
表面上に第２の導電膜を形成する工程と、上記絶縁膜の
端部に形成された上記第１の導電膜の一部を覆い、かつ
上記露出された半導体基板表面上に延在するように上記
第２の導電膜を加工する工程と、上記第２の導電膜で覆
われていない上記露出された半導体基板表面上に薄膜を
形成する工程と、上記加工された第２の導電膜をマスク
として上記第１の導電膜をエッチングする工程を含むこ
とを特徴とする半導体装置の製造方法。