JPH04165667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04165667A JPH04165667A JP2294080A JP29408090A JPH04165667A JP H04165667 A JPH04165667 A JP H04165667A JP 2294080 A JP2294080 A JP 2294080A JP 29408090 A JP29408090 A JP 29408090A JP H04165667 A JPH04165667 A JP H04165667A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にイオン注
入による半導体装置の絶縁膜の静電破壊を防止するよう
にした方法に関するものである。
入による半導体装置の絶縁膜の静電破壊を防止するよう
にした方法に関するものである。
半導体デバイスはD RA、 Mに代表されるように、
大規模な集積化か進み、そのため、それを構成するセル
面積も縮小化されてきている。また、そのセルに使用さ
れるMO3+−ランジスタは縮小化されるとともに、シ
ョートチャネル効果の抑制のためにゲート酸化膜厚か薄
膜化されている。その膜厚はチャネル長し50.5μm
になるとゲート酸化膜厚t 6m≦100人となり、こ
の酸化膜の信頼性は益々重要となってくる。このような
薄い酸化膜の破壊の1つとして静電破壊といわれる現象
かある。これはRIE(反応性イオンエツチング)等の
プラズマ処理、イオン注入工程においてゲート電極−5
i02 (ゲート酸化膜)一基板からなるキャパシタに
イオンかチャージされ、そのチャージされた電荷かキャ
パシタの耐量を越えた場合、ゲート酸化膜を破壊するこ
ととなる。これを図式化したものを第3図に示す。この
ような現象は、ゲート酸化膜上のポリシリコンかドープ
されていない場合か顕著であり、P″ (リン)ドープ
されたポリシリコンを使用した場合には、この静電破壊
は太き(抑制される。これを第4図に示す。図(a)は
ノントープドボリ、図(b)はリンドープドポリの場合
である。この静電破壊か導電性により防止されるメカニ
ズムについては明白になっていない。
大規模な集積化か進み、そのため、それを構成するセル
面積も縮小化されてきている。また、そのセルに使用さ
れるMO3+−ランジスタは縮小化されるとともに、シ
ョートチャネル効果の抑制のためにゲート酸化膜厚か薄
膜化されている。その膜厚はチャネル長し50.5μm
になるとゲート酸化膜厚t 6m≦100人となり、こ
の酸化膜の信頼性は益々重要となってくる。このような
薄い酸化膜の破壊の1つとして静電破壊といわれる現象
かある。これはRIE(反応性イオンエツチング)等の
プラズマ処理、イオン注入工程においてゲート電極−5
i02 (ゲート酸化膜)一基板からなるキャパシタに
イオンかチャージされ、そのチャージされた電荷かキャ
パシタの耐量を越えた場合、ゲート酸化膜を破壊するこ
ととなる。これを図式化したものを第3図に示す。この
ような現象は、ゲート酸化膜上のポリシリコンかドープ
されていない場合か顕著であり、P″ (リン)ドープ
されたポリシリコンを使用した場合には、この静電破壊
は太き(抑制される。これを第4図に示す。図(a)は
ノントープドボリ、図(b)はリンドープドポリの場合
である。この静電破壊か導電性により防止されるメカニ
ズムについては明白になっていない。
ところで、ハーフミクロン、クォータミクロンTrの開
発の1つの方向として、P c h T Rをショート
チャネル効果に対して強いP“ポリシリコンゲートTR
に、N c h T RをN″′′ポリシリコンゲート
Tこして、N+ポリシリコン′とP゛ポリシリコンをT
iSi2により結合したCMO3、いわゆるデュアルゲ
ートCMO8かある。このデュアルゲートCMO8の製
造方法について第2図に示す。
発の1つの方向として、P c h T Rをショート
チャネル効果に対して強いP“ポリシリコンゲートTR
に、N c h T RをN″′′ポリシリコンゲート
Tこして、N+ポリシリコン′とP゛ポリシリコンをT
iSi2により結合したCMO3、いわゆるデュアルゲ
ートCMO8かある。このデュアルゲートCMO8の製
造方法について第2図に示す。
第2図は従来のデュアルゲートCMO3の製造工程の主
要断面図てあり、図において、1はSi基板、2はPウ
ェル、3はNウェル、4は分離酸化膜、5はゲート酸化
膜、6はノンドープポリシリコン、7はサイドウオール
、I4は層間絶縁膜、I6はAlSi配線である。
要断面図てあり、図において、1はSi基板、2はPウ
ェル、3はNウェル、4は分離酸化膜、5はゲート酸化
膜、6はノンドープポリシリコン、7はサイドウオール
、I4は層間絶縁膜、I6はAlSi配線である。
まず、シリコン基板1上にNウェル3. Pウェル2
を形成し、ゲート酸化5を行い、ノンドープのポリシリ
コンロを堆積させる。これを第2図(ajに示す。次に
RIEを用いてパターニングを行い、CVD酸化膜を堆
積させ酸化膜の枠付け7を行う。
を形成し、ゲート酸化5を行い、ノンドープのポリシリ
コンロを堆積させる。これを第2図(ajに示す。次に
RIEを用いてパターニングを行い、CVD酸化膜を堆
積させ酸化膜の枠付け7を行う。
これを第2図(b)に示す。次にN”、P“のソース・
ドレインの注入を行う。これを第2図fc)及び(dl
に示す。このS/D (、ソース/ドレイン)の注入条
件としては、注入エネルギー数十keV、注入量として
は、〜1015/car台である。デュアルケートCM
O3は、ノンドープポリシリコン6に注入するために第
4図で示したように#層破壊か顕著となる。しかしなか
ら、デュアルケートT、はノンドープポリシリコンゲー
トに対し注入することにより、N c h、 TRはN
+ポリシリコンゲート電極、PchTiはPゝポリシリ
コンゲート電極になり、PchTiを表面チャネル型T
、とじて動作させることかできるため、ショートチャネ
ル効果が制御されるという利点かある。S/D注入後、
熱処理を行うことにより、S/Dの接合I2か形成され
る。これを第2図telに示す。また、このデュアルゲ
ートT8はN c h T RとPchTRのポリシリ
コンゲートか結合する部分において導電型か異なるため
に、N+ポリシリコンゲートとP+ポリシリコンゲート
上をサリサイド(SALI CI D E : 5el
f Aligned 5ilicide )プロセスを
用いて結合する必要かある。サリサイドプロセスをチタ
ン(Ti)等を用いて行った結果13を第2図げ)に示
す。最後に層間絶縁膜14を形成し、AIS i I
6等によって配線を施す。これを第2図(釦に示す。
ドレインの注入を行う。これを第2図fc)及び(dl
に示す。このS/D (、ソース/ドレイン)の注入条
件としては、注入エネルギー数十keV、注入量として
は、〜1015/car台である。デュアルケートCM
O3は、ノンドープポリシリコン6に注入するために第
4図で示したように#層破壊か顕著となる。しかしなか
ら、デュアルケートT、はノンドープポリシリコンゲー
トに対し注入することにより、N c h、 TRはN
+ポリシリコンゲート電極、PchTiはPゝポリシリ
コンゲート電極になり、PchTiを表面チャネル型T
、とじて動作させることかできるため、ショートチャネ
ル効果が制御されるという利点かある。S/D注入後、
熱処理を行うことにより、S/Dの接合I2か形成され
る。これを第2図telに示す。また、このデュアルゲ
ートT8はN c h T RとPchTRのポリシリ
コンゲートか結合する部分において導電型か異なるため
に、N+ポリシリコンゲートとP+ポリシリコンゲート
上をサリサイド(SALI CI D E : 5el
f Aligned 5ilicide )プロセスを
用いて結合する必要かある。サリサイドプロセスをチタ
ン(Ti)等を用いて行った結果13を第2図げ)に示
す。最後に層間絶縁膜14を形成し、AIS i I
6等によって配線を施す。これを第2図(釦に示す。
従来のデュアルゲートCMO3は以上のような方法で製
造され、ノンドープポリシリコンに対して不純物か注入
されるので、イオンかキャパシタにチャージされ、酸化
膜の静電破壊が生じ、半導体装置の性能を悪化させるな
どの問題点かあった。
造され、ノンドープポリシリコンに対して不純物か注入
されるので、イオンかキャパシタにチャージされ、酸化
膜の静電破壊が生じ、半導体装置の性能を悪化させるな
どの問題点かあった。
この発明は上記のようなノンドープポリシリコンに対し
て注入を行った時のゲート絶縁膜の静電破壊を防止する
ことのできる半導体装置の製造方法を得ることを目的と
する。
て注入を行った時のゲート絶縁膜の静電破壊を防止する
ことのできる半導体装置の製造方法を得ることを目的と
する。
この発明に係る半導体装置の製造方法は、デュアルケー
トT、1等を製作する際に、ポリシリコンを堆積、パタ
ーニングし、ゲート電極を形成し、サイドウオール酸化
膜を形成した後、S/D注入を行う前に、S/D領域及
びゲート電極上を導電膜で覆い、この導電膜越しにS/
D注入したものである。
トT、1等を製作する際に、ポリシリコンを堆積、パタ
ーニングし、ゲート電極を形成し、サイドウオール酸化
膜を形成した後、S/D注入を行う前に、S/D領域及
びゲート電極上を導電膜で覆い、この導電膜越しにS/
D注入したものである。
この発明においては、S/D領域及びゲート電極上に形
成した導電膜ごしにS/D注入するため、ゲート電極か
チャージアップされず、ゲート絶縁膜の静電破壊を抑制
することができる。
成した導電膜ごしにS/D注入するため、ゲート電極か
チャージアップされず、ゲート絶縁膜の静電破壊を抑制
することができる。
以下、この発明の一実施例を図について説明する。
第1図(a)から(社)は本発明の一実施例による半導
体装置の製造方法の製造工程を示す主要断面図である。
体装置の製造方法の製造工程を示す主要断面図である。
図において、第2図と同一符号は同一または相当部分を
示し、8は導電膜を示す。
示し、8は導電膜を示す。
まず、シリコン基板1内にNチャネルトランジスタが形
成されるPウェル領域2と、Pチャネルトランジスタか
形成されるNウェル領域3を形成する。その上に分離酸
化膜4を形成した後、ケート絶縁膜5.ゲート電極とな
るポリシリコンロを順次堆積する(第1図(a))。ポ
リシリコンロを選択的にリアクティブエツチング法等に
より除去したのち、CVD法等により形成した絶縁膜の
サイドウオール7をポリシリコンロの側壁に形成し、ゲ
ート電極を形成する(第1図(b))。このとき、L
D D構造を形成するためにあらかじめサイドウオール
の下のシリコン基板表面にリンやボロン等の低濃度の不
純物を注入しておいてもよい(図示せず)。この後、第
1図FC)に示すように、シリコン基板表面にチタン等
の導電膜8を200人程変形成する。第1図(d)に示
すように、導電膜8上に形成したレジスト9をNチャネ
ルトランジスタを形成する領域のみ除去し、砒素10を
たとえば80keVて5 X l O”/cd注入する
。第1図(eel:示すようにPチャネルトランジスタ
を形成する領域のみ、新たに設けたレジスト9を除去し
、ボロン11をたとえば15keVで5 x 10 ”
/ad注入する。いずれもこれらの注入エネルギーは表
面の導電膜8を通り抜はポリシリコンロまたはシリコン
基板表面にイオンが注入されるエネルギーか選ばれてい
る。表面の導電膜8を除去した後、注入した不純物を活
性化させるための熱処理を行ってソース/トレイン領域
12を形成する。このとき同時にポリシリコン中に導入
された不純物も活性化し、それぞれN+ポリシリコンと
P″′′ポリシリコンる(第1図げ))。第1図(g)
に示すように、自己整合的に例えば、チタンシリサイド
膜13をゲートポリシリコンロ上及びソース/ドレイン
領域12上に形成する。このチタンシリサイド膜13に
よりN1ポリシリコンとP”ポリシリコンか接続される
。この後通常のシリコンプロセスにより、層間絶縁膜1
4を形成し、コンタクトホール15.アルミ等の配線1
6を形成してデュアルゲ−1−CMO3が形成される(
第1図(h))。
成されるPウェル領域2と、Pチャネルトランジスタか
形成されるNウェル領域3を形成する。その上に分離酸
化膜4を形成した後、ケート絶縁膜5.ゲート電極とな
るポリシリコンロを順次堆積する(第1図(a))。ポ
リシリコンロを選択的にリアクティブエツチング法等に
より除去したのち、CVD法等により形成した絶縁膜の
サイドウオール7をポリシリコンロの側壁に形成し、ゲ
ート電極を形成する(第1図(b))。このとき、L
D D構造を形成するためにあらかじめサイドウオール
の下のシリコン基板表面にリンやボロン等の低濃度の不
純物を注入しておいてもよい(図示せず)。この後、第
1図FC)に示すように、シリコン基板表面にチタン等
の導電膜8を200人程変形成する。第1図(d)に示
すように、導電膜8上に形成したレジスト9をNチャネ
ルトランジスタを形成する領域のみ除去し、砒素10を
たとえば80keVて5 X l O”/cd注入する
。第1図(eel:示すようにPチャネルトランジスタ
を形成する領域のみ、新たに設けたレジスト9を除去し
、ボロン11をたとえば15keVで5 x 10 ”
/ad注入する。いずれもこれらの注入エネルギーは表
面の導電膜8を通り抜はポリシリコンロまたはシリコン
基板表面にイオンが注入されるエネルギーか選ばれてい
る。表面の導電膜8を除去した後、注入した不純物を活
性化させるための熱処理を行ってソース/トレイン領域
12を形成する。このとき同時にポリシリコン中に導入
された不純物も活性化し、それぞれN+ポリシリコンと
P″′′ポリシリコンる(第1図げ))。第1図(g)
に示すように、自己整合的に例えば、チタンシリサイド
膜13をゲートポリシリコンロ上及びソース/ドレイン
領域12上に形成する。このチタンシリサイド膜13に
よりN1ポリシリコンとP”ポリシリコンか接続される
。この後通常のシリコンプロセスにより、層間絶縁膜1
4を形成し、コンタクトホール15.アルミ等の配線1
6を形成してデュアルゲ−1−CMO3が形成される(
第1図(h))。
このように、本実施例では、不純物をS/D注入する前
に導電膜を形成しているので、導電膜の導電性により、
第4図に示した、リンドープドポリの場合と同様に静電
破壊を防止することができる。
に導電膜を形成しているので、導電膜の導電性により、
第4図に示した、リンドープドポリの場合と同様に静電
破壊を防止することができる。
なお、上記実施例ではソース/ドレイン注入する前に形
成した導電膜8を除去した後熱処理を行ったか、この導
電膜8を除去せず熱処理を行って自己整合的にシリサイ
ド膜を形成すると同時にソース/ドレイン領域の活性化
を図ってもよい。
成した導電膜8を除去した後熱処理を行ったか、この導
電膜8を除去せず熱処理を行って自己整合的にシリサイ
ド膜を形成すると同時にソース/ドレイン領域の活性化
を図ってもよい。
また、本実施例中においては、サリサイドプロセスとし
てチタン(Ti)を用いた場合について述べたが、他の
高融点金属、例えば、Co(コバルト)、Mo(モリブ
デン)、W(タングステン)、Pt(プラチナ)、Ta
(タンタル)等を用いても構わない。
てチタン(Ti)を用いた場合について述べたが、他の
高融点金属、例えば、Co(コバルト)、Mo(モリブ
デン)、W(タングステン)、Pt(プラチナ)、Ta
(タンタル)等を用いても構わない。
また、本実施例では半導体基板上に熱酸化法又はCVD
法により酸化膜を形成し、この上にポリシリコンを堆積
させる方法について説明したが、これは半導体基板上に
形成した多結晶シリコン上に熱酸化法またはCVD法に
より酸化膜を形成し、この上に多結晶シリコン膜を堆積
させるようにしてもよい。
法により酸化膜を形成し、この上にポリシリコンを堆積
させる方法について説明したが、これは半導体基板上に
形成した多結晶シリコン上に熱酸化法またはCVD法に
より酸化膜を形成し、この上に多結晶シリコン膜を堆積
させるようにしてもよい。
以上のように、この発明によれば、半導体装置の製造方
法において、ゲート電極形成後、S/D注入前にS/D
領域及びゲート電極上に導電膜を形成するようにしたの
で、イオン注入時にゲート電極かチャージアップされず
、ゲート絶縁膜の静電破壊を防止でき、高信頼性のデュ
アルゲートトランジスタ等を製造できるという効果があ
る。
法において、ゲート電極形成後、S/D注入前にS/D
領域及びゲート電極上に導電膜を形成するようにしたの
で、イオン注入時にゲート電極かチャージアップされず
、ゲート絶縁膜の静電破壊を防止でき、高信頼性のデュ
アルゲートトランジスタ等を製造できるという効果があ
る。
第1図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第2図は従来の半導体装置の製造
方法を示す工程断面図、第3図はゲート絶縁膜の静電破
壊の状態を説明する断面図、第4図はゲート電極として
ノンドープポリシリコン、ドープドポリシリコンを用い
た時のそれぞれのゲート酸化膜の静電破壊による故障の
頻度を示す図である。 図において、1はシリコン基板、2はPウェル、3はN
ウェル、4は分離酸化膜、5はゲート酸化膜、6はノン
ドープポリシリコン、7はサイドウオール酸化膜、8は
導電膜、9はレジスト膜、10はAs”注入、11はB
F2+あるいはB1、I3はTi5iz、14は層間絶
縁膜、16はAlSi配線である。 なお図中同一符号は同−又は相当部分を示す。
法を示す工程断面図、第2図は従来の半導体装置の製造
方法を示す工程断面図、第3図はゲート絶縁膜の静電破
壊の状態を説明する断面図、第4図はゲート電極として
ノンドープポリシリコン、ドープドポリシリコンを用い
た時のそれぞれのゲート酸化膜の静電破壊による故障の
頻度を示す図である。 図において、1はシリコン基板、2はPウェル、3はN
ウェル、4は分離酸化膜、5はゲート酸化膜、6はノン
ドープポリシリコン、7はサイドウオール酸化膜、8は
導電膜、9はレジスト膜、10はAs”注入、11はB
F2+あるいはB1、I3はTi5iz、14は層間絶
縁膜、16はAlSi配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)半導体基板上、または、半導体基板上に形成した
多結晶シリコン上に熱酸化法または化学的気相成長法(
CVD法)を用いて形成した酸化膜上に多結晶シリコン
膜を堆積させる工程と、上記多結晶シリコンをパターニ
ングしてゲート電極を形成する工程と、 上記多結晶シリコン上に導電膜を形成する工程と、 上記導電膜越しに不純物の注入を行い、熱処理を行って
、ソース、ドレイン領域を形成する工程と、 上記導電膜を除去する工程とを備えたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2294080A JPH04165667A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2294080A JPH04165667A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04165667A true JPH04165667A (ja) | 1992-06-11 |
Family
ID=17803031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2294080A Pending JPH04165667A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04165667A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6228766B1 (en) | 1997-01-23 | 2001-05-08 | Nec Corporation | Process for fabricating semiconductor device without separation between silicide layer and insulating layer |
-
1990
- 1990-10-29 JP JP2294080A patent/JPH04165667A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6228766B1 (en) | 1997-01-23 | 2001-05-08 | Nec Corporation | Process for fabricating semiconductor device without separation between silicide layer and insulating layer |
KR100294131B1 (ko) * | 1997-01-23 | 2001-07-12 | 가네꼬 히사시 | 실리사이드층과절연층사이의박리없는반도체장치제조방법 |
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