JP2002329794A - デュアルメタルゲートｃｍｏｓデバイスおよびその製造方法 - Google Patents
デュアルメタルゲートｃｍｏｓデバイスおよびその製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
(57)【要約】 （修正有）
【課題】 ポリシリコンをゲート領域に用いない、効率
的かつ信頼性のあるＣＭＯＳデバイスを提供する。 【解決手段】 デュアルメタルゲートＣＭＯＳを製造す
る方法は、シリコン基板を調整して、それぞれがｎウェ
ル１４およびｐウェル１６を含むデバイス領域を形成す
る工程と、ゲート領域にゲート酸化物を形成し、ｎウェ
ルおよびｐウェルのそれぞれに置換ゲートを堆積する工
程と、イオンを注入して、ｎウェルおよびｐウェルのそ
れぞれにソース領域およびドレイン領域を形成する工程
と、置換ゲートおよびゲート酸化物を除去する工程と、
ゲート領域に高ｋ誘電体３８を堆積する工程と、ｐウェ
ルのゲート領域に第１のメタル４２を堆積する工程と、
ｎウェルおよびｐウェルのそれぞれのゲート領域に第２
のメタル４４を堆積する工程と、上記工程によって得ら
れる構造を絶縁し、金属配線の接続をする工程とを包含
する。
的かつ信頼性のあるＣＭＯＳデバイスを提供する。 【解決手段】 デュアルメタルゲートＣＭＯＳを製造す
る方法は、シリコン基板を調整して、それぞれがｎウェ
ル１４およびｐウェル１６を含むデバイス領域を形成す
る工程と、ゲート領域にゲート酸化物を形成し、ｎウェ
ルおよびｐウェルのそれぞれに置換ゲートを堆積する工
程と、イオンを注入して、ｎウェルおよびｐウェルのそ
れぞれにソース領域およびドレイン領域を形成する工程
と、置換ゲートおよびゲート酸化物を除去する工程と、
ゲート領域に高ｋ誘電体３８を堆積する工程と、ｐウェ
ルのゲート領域に第１のメタル４２を堆積する工程と、
ｎウェルおよびｐウェルのそれぞれのゲート領域に第２
のメタル４４を堆積する工程と、上記工程によって得ら
れる構造を絶縁し、金属配線の接続をする工程とを包含
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タおよびＩＣの製造方法に関し、より詳細には、デュア
ルメタルゲートＣＭＯＳデバイスおよびその製造方法に
関する。
タおよびＩＣの製造方法に関し、より詳細には、デュア
ルメタルゲートＣＭＯＳデバイスおよびその製造方法に
関する。
【０００２】
【従来の技術】デュアルメタルゲートＣＭＯＳデバイス
は、１９９９年編「Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅ
ｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒｓ」において提案されているが、上
記の文献は、このようなデバイスを製造するプロセスに
ついては何ら教示も示唆もしていないし、デュアルメタ
ルゲートＣＭＯＳデバイスを製造するための材料または
パラメータを特定してもいない。
は、１９９９年編「Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅ
ｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒｓ」において提案されているが、上
記の文献は、このようなデバイスを製造するプロセスに
ついては何ら教示も示唆もしていないし、デュアルメタ
ルゲートＣＭＯＳデバイスを製造するための材料または
パラメータを特定してもいない。
【０００３】現在のＣＭＯＳデバイスは、ＮＭＯＳトラ
ンジスタおよびＰＭＯＳトランジスタの両方のゲート電
極としてポリシリコンを用いている。ＮＭＯＳトランジ
スタにはＮ＋ポリシリコンを用い、一方ＰＭＯＳトラン
ジスタにはＰ＋ポリシリコンを用いる。ポリシリコンに
関連するゲート空乏問題のため、より信頼性に優れ、か
つ効率的なＣＭＯＳデバイスを提供するために、ポリシ
リコンをメタルで置き換えることが期待されている。
ンジスタおよびＰＭＯＳトランジスタの両方のゲート電
極としてポリシリコンを用いている。ＮＭＯＳトランジ
スタにはＮ＋ポリシリコンを用い、一方ＰＭＯＳトラン
ジスタにはＰ＋ポリシリコンを用いる。ポリシリコンに
関連するゲート空乏問題のため、より信頼性に優れ、か
つ効率的なＣＭＯＳデバイスを提供するために、ポリシ
リコンをメタルで置き換えることが期待されている。
【０００４】現在、ＩＣデバイスにメタル電極を配置す
る技術には２つの技術がある。一方の技術では、Ｓｉバ
ンドギャップの中間であるフェルミレベルを有するメタ
ル電極を用いる。もう一方の技術では、デュアルメタル
を用いる。デュアルメタルの１つのメタルは、ＮＭＯＳ
トランジスタにおけるＮ＋ポリシリコンと同様の働きを
し、もう一方の異なるメタルは、ＰＭＯＳトランジスタ
におけるＰ＋ポリシリコンと同様の働きをする。
る技術には２つの技術がある。一方の技術では、Ｓｉバ
ンドギャップの中間であるフェルミレベルを有するメタ
ル電極を用いる。もう一方の技術では、デュアルメタル
を用いる。デュアルメタルの１つのメタルは、ＮＭＯＳ
トランジスタにおけるＮ＋ポリシリコンと同様の働きを
し、もう一方の異なるメタルは、ＰＭＯＳトランジスタ
におけるＰ＋ポリシリコンと同様の働きをする。
【０００５】
【発明が解決しようとする課題】本発明の目的は、効率
的かつ信頼性のあるデュアルメタルゲートＣＭＯＳデバ
イスを提供することである。
的かつ信頼性のあるデュアルメタルゲートＣＭＯＳデバ
イスを提供することである。
【０００６】本発明の別の目的は、ポリシリコンをゲー
ト領域に用いないＣＭＯＳデバイスを提供することであ
る。
ト領域に用いないＣＭＯＳデバイスを提供することであ
る。
【０００７】
【課題を解決するための手段】本発明によるデュアルメ
タルゲートＣＭＯＳを製造する方法は、ａ）シリコン基
板を調整して、それぞれがｎウェルおよびｐウェルを含
むデバイス領域を形成する工程と、ｂ）ゲート領域にゲ
ート酸化物を形成し、該ｎウェルおよび該ｐウェルのそ
れぞれに置換ゲートを堆積する工程と、ｃ）イオンを注
入して、該ｎウェルおよび該ｐウェルのそれぞれにソー
ス領域およびドレイン領域を形成する工程と、ｄ）該置
換ゲートおよび該ゲート酸化物を除去する工程と、ｅ）
該ゲート領域に高ｋ誘電体を堆積する工程と、ｆ）該ｐ
ウェルの該ゲート領域に第１のメタルを堆積する工程
と、ｇ）該ｎウェルおよび該ｐウェルのそれぞれの該ゲ
ート領域に第２のメタルを堆積する工程と、ｈ）該工程
ａ）〜ｇ）によって得られる構造を絶縁し、金属配線の
接続をする工程とを包含し、これにより上記目的を達成
する。
タルゲートＣＭＯＳを製造する方法は、ａ）シリコン基
板を調整して、それぞれがｎウェルおよびｐウェルを含
むデバイス領域を形成する工程と、ｂ）ゲート領域にゲ
ート酸化物を形成し、該ｎウェルおよび該ｐウェルのそ
れぞれに置換ゲートを堆積する工程と、ｃ）イオンを注
入して、該ｎウェルおよび該ｐウェルのそれぞれにソー
ス領域およびドレイン領域を形成する工程と、ｄ）該置
換ゲートおよび該ゲート酸化物を除去する工程と、ｅ）
該ゲート領域に高ｋ誘電体を堆積する工程と、ｆ）該ｐ
ウェルの該ゲート領域に第１のメタルを堆積する工程
と、ｇ）該ｎウェルおよび該ｐウェルのそれぞれの該ゲ
ート領域に第２のメタルを堆積する工程と、ｈ）該工程
ａ）〜ｇ）によって得られる構造を絶縁し、金属配線の
接続をする工程とを包含し、これにより上記目的を達成
する。
【０００８】前記置換ゲートを堆積する工程ｂ）は、置
換材料を約１５０ｎｍ〜５００ｎｍの間の厚さに堆積す
る工程を包含してもよい。
換材料を約１５０ｎｍ〜５００ｎｍの間の厚さに堆積す
る工程を包含してもよい。
【０００９】前記置換ゲートを堆積する工程ｂ）は、Ｓ
ｉ3Ｎ4を堆積する工程を包含してもよい。
ｉ3Ｎ4を堆積する工程を包含してもよい。
【００１０】前記除去する工程ｄ）の前に酸化物層を堆
積する工程をさらに包含し、該酸化物層の厚さは、前記
置換ゲートの厚さの約１．５倍〜２．０倍の間であって
もよい。
積する工程をさらに包含し、該酸化物層の厚さは、前記
置換ゲートの厚さの約１．５倍〜２．０倍の間であって
もよい。
【００１１】前記高ｋ材料を堆積する工程ｅ）は、Ｈｆ
Ｏ2およびＺｒＯ2からなる材料群から選択される高ｋ材
料を堆積する工程を包含してもよい。
Ｏ2およびＺｒＯ2からなる材料群から選択される高ｋ材
料を堆積する工程を包含してもよい。
【００１２】前記高ｋ材料を堆積する工程ｅ）は、約３
ｎｍ〜８ｎｍの間の厚さに高ｋ材料を堆積する工程を包
含してもよい。
ｎｍ〜８ｎｍの間の厚さに高ｋ材料を堆積する工程を包
含してもよい。
【００１３】前記第１のメタルを堆積する工程ｆ）は、
前記ｐウェルの前記ゲート領域をパターニングし、該第
１のメタルを堆積し、該第１のメタルをパターニング
し、該第１のメタルを選択的にエッチングする工程を包
含してもよい。
前記ｐウェルの前記ゲート領域をパターニングし、該第
１のメタルを堆積し、該第１のメタルをパターニング
し、該第１のメタルを選択的にエッチングする工程を包
含してもよい。
【００１４】前記第１のメタルを堆積する工程ｆ）は、
前記デバイス領域全体に該第１のメタルの層を堆積し、
該デバイス領域をパターニングして、前記ｐウェルの前
記ゲート領域内に第１のメタルカップを残す工程を包含
してもよい。
前記デバイス領域全体に該第１のメタルの層を堆積し、
該デバイス領域をパターニングして、前記ｐウェルの前
記ゲート領域内に第１のメタルカップを残す工程を包含
してもよい。
【００１５】前記第１のメタルを堆積する工程ｆ）は、
プラチナおよびイリジウムからなるメタル群から選択さ
れるメタルを堆積する工程を包含してもよい。
プラチナおよびイリジウムからなるメタル群から選択さ
れるメタルを堆積する工程を包含してもよい。
【００１６】前記第２のメタルを堆積する工程ｇ）は、
アルミニウム、ジルコニウム、モリブデン、ニオブ、タ
リウム、窒化タリウムおよびバナジウムからなるメタル
群から選択されるメタルを堆積する工程を包含してもよ
い。
アルミニウム、ジルコニウム、モリブデン、ニオブ、タ
リウム、窒化タリウムおよびバナジウムからなるメタル
群から選択されるメタルを堆積する工程を包含してもよ
い。
【００１７】本発明によるデュアルメタルゲートＣＭＯ
Ｓを製造する方法は、ａ）シリコン基板を調整して、そ
れぞれがｎウェルおよびｐウェルを含むデバイス領域を
形成する工程と、ｂ）ゲート領域にゲート酸化物を形成
し、約１５０ｎｍ〜５００ｎｍの間の厚さにＳｉ3Ｎ4置
換材料を堆積する工程を包含する、該ｎウェルおよび該
ｐウェルのそれぞれに置換ゲートを堆積する工程と、
ｃ）イオンを注入して、該ｎウェルおよび該ｐウェルの
それぞれにソース領域およびドレイン領域を形成する工
程と、ｄ）約２２５ｎｍ〜１０００ｎｍの間の厚さに酸
化物層を堆積する工程と、ｅ）該置換ゲートおよび該ゲ
ート酸化物を除去する工程と、ｆ）該ゲート領域に高ｋ
誘電体を堆積する工程と、ｇ）プラチナおよびイリジウ
ムからなるメタル群から選択される第１のメタルを該ｐ
ウェルの該ゲート領域に堆積する工程と、ｈ）アルミニ
ウム、ジルコニウム、モリブデン、ニオブ、タリウム、
窒化タリウムおよびバナジウムからなるメタル群から選
択される第２のメタルを該ｎウェルおよび該ｐウェルの
それぞれの該ゲート領域に堆積する工程と、ｉ）該工程
ａ）〜ｈ）によって得られる構造を絶縁し、金属配線の
接続をする工程とを包含し、これにより上記目的を達成
する。
Ｓを製造する方法は、ａ）シリコン基板を調整して、そ
れぞれがｎウェルおよびｐウェルを含むデバイス領域を
形成する工程と、ｂ）ゲート領域にゲート酸化物を形成
し、約１５０ｎｍ〜５００ｎｍの間の厚さにＳｉ3Ｎ4置
換材料を堆積する工程を包含する、該ｎウェルおよび該
ｐウェルのそれぞれに置換ゲートを堆積する工程と、
ｃ）イオンを注入して、該ｎウェルおよび該ｐウェルの
それぞれにソース領域およびドレイン領域を形成する工
程と、ｄ）約２２５ｎｍ〜１０００ｎｍの間の厚さに酸
化物層を堆積する工程と、ｅ）該置換ゲートおよび該ゲ
ート酸化物を除去する工程と、ｆ）該ゲート領域に高ｋ
誘電体を堆積する工程と、ｇ）プラチナおよびイリジウ
ムからなるメタル群から選択される第１のメタルを該ｐ
ウェルの該ゲート領域に堆積する工程と、ｈ）アルミニ
ウム、ジルコニウム、モリブデン、ニオブ、タリウム、
窒化タリウムおよびバナジウムからなるメタル群から選
択される第２のメタルを該ｎウェルおよび該ｐウェルの
それぞれの該ゲート領域に堆積する工程と、ｉ）該工程
ａ）〜ｈ）によって得られる構造を絶縁し、金属配線の
接続をする工程とを包含し、これにより上記目的を達成
する。
【００１８】前記高ｋ材料を堆積する工程ｆ）は、Ｈｆ
Ｏ2およびＺｒＯ2からなる材料群から選択される高ｋ材
料を堆積する工程を包含してもよい。
Ｏ2およびＺｒＯ2からなる材料群から選択される高ｋ材
料を堆積する工程を包含してもよい。
【００１９】前記高ｋ材料を堆積する工程ｆ）は、約３
ｎｍ〜８ｎｍの間の厚さに高ｋ材料を堆積する工程を包
含してもよい。
ｎｍ〜８ｎｍの間の厚さに高ｋ材料を堆積する工程を包
含してもよい。
【００２０】前記第１のメタルを堆積する工程ｇ）は、
前記ｐウェルの前記ゲート領域をパターニングし、該第
１のメタルを堆積し、該第１のメタルをパターニング
し、該第１のメタルを選択的にエッチングする工程を包
含してもよい。
前記ｐウェルの前記ゲート領域をパターニングし、該第
１のメタルを堆積し、該第１のメタルをパターニング
し、該第１のメタルを選択的にエッチングする工程を包
含してもよい。
【００２１】前記第１のメタルを堆積する工程ｇ）は、
前記デバイス領域全体に該第１のメタルの層を堆積し、
該デバイス領域をパターニングして、前記ｐウェルの前
記ゲート領域内に第１のメタルカップを残す工程を包含
してもよい。
前記デバイス領域全体に該第１のメタルの層を堆積し、
該デバイス領域をパターニングして、前記ｐウェルの前
記ゲート領域内に第１のメタルカップを残す工程を包含
してもよい。
【００２２】本発明によるデュアルメタルゲートＣＭＯ
Ｓは、ＰＭＯＳトランジスタを形成するためのｎウェル
と、ＮＭＯＳトランジスタを形成するためのｐウェルと
を有する基板であって、該ｎウェルおよびｐウェルの各
々がゲート領域とソース領域とドレイン領域とを有する
基板と、該ＮＭＯＳトランジスタ内に、高ｋカップと、
該高ｋカップに形成された第１のメタルカップと、該第
１のメタルカップに形成された第２のメタルゲートとを
含むゲートと、該ＰＭＯＳトランジスタ内に、高ｋカッ
プと、該高ｋカップに形成された第２のメタルゲートと
を含むゲートとを備え、該第１のメタルは、プラチナと
イリジウムとからなるメタル群から選択され、該第２の
メタルは、アルミニウム、ジルコニウム、モリブデン、
ニオブ、タリウム、窒化タリウムおよびバナジウムから
なるメタル群から選択され、これにより上記目的を達成
する。
Ｓは、ＰＭＯＳトランジスタを形成するためのｎウェル
と、ＮＭＯＳトランジスタを形成するためのｐウェルと
を有する基板であって、該ｎウェルおよびｐウェルの各
々がゲート領域とソース領域とドレイン領域とを有する
基板と、該ＮＭＯＳトランジスタ内に、高ｋカップと、
該高ｋカップに形成された第１のメタルカップと、該第
１のメタルカップに形成された第２のメタルゲートとを
含むゲートと、該ＰＭＯＳトランジスタ内に、高ｋカッ
プと、該高ｋカップに形成された第２のメタルゲートと
を含むゲートとを備え、該第１のメタルは、プラチナと
イリジウムとからなるメタル群から選択され、該第２の
メタルは、アルミニウム、ジルコニウム、モリブデン、
ニオブ、タリウム、窒化タリウムおよびバナジウムから
なるメタル群から選択され、これにより上記目的を達成
する。
【００２３】前記高ｋ材料は、ＨｆＯ2とＺｒＯ2とから
なる材料群から選択される高ｋ材料であってもよい。
なる材料群から選択される高ｋ材料であってもよい。
【００２４】デュアルメタルゲートＣＭＯＳを製造する
方法は、シリコン基板を調整して、それぞれがｎウェル
およびｐウェルを含むデバイス領域を形成する工程と、
ゲート領域にゲート酸化物を形成し、ｎウェルおよびｐ
ウェルのそれぞれに置換ゲートを堆積する工程と、イオ
ンを注入して、ｎウェルおよびｐウェルのそれぞれにソ
ース領域およびドレイン領域を形成する工程と、置換ゲ
ートおよびゲート酸化物を除去する工程と、ゲート領域
に高ｋ誘電体を堆積する工程と、ｐウェルのゲート領域
に第１のメタルを堆積する工程と、ｎウェルおよびｐウ
ェルのそれぞれのゲート領域に第２のメタルを堆積する
工程と、上記工程によって得られた構造を絶縁し、金属
配線の接続をする工程とを包含する。
方法は、シリコン基板を調整して、それぞれがｎウェル
およびｐウェルを含むデバイス領域を形成する工程と、
ゲート領域にゲート酸化物を形成し、ｎウェルおよびｐ
ウェルのそれぞれに置換ゲートを堆積する工程と、イオ
ンを注入して、ｎウェルおよびｐウェルのそれぞれにソ
ース領域およびドレイン領域を形成する工程と、置換ゲ
ートおよびゲート酸化物を除去する工程と、ゲート領域
に高ｋ誘電体を堆積する工程と、ｐウェルのゲート領域
に第１のメタルを堆積する工程と、ｎウェルおよびｐウ
ェルのそれぞれのゲート領域に第２のメタルを堆積する
工程と、上記工程によって得られた構造を絶縁し、金属
配線の接続をする工程とを包含する。
【００２５】本発明のデュアルメタルゲートＣＭＯＳ
は、ＰＭＯＳトランジスタを形成するためのｎウェルお
よびＮＭＯＳトランジスタを形成するためのｐウェルを
有する基板を含む。ｎウェルおよびｐウェルのそれぞれ
が、ゲート領域、ソース領域およびドレイン領域を有す
る。ＮＭＯＳトランジスタのゲートは、高ｋカップ、高
ｋカップ内に形成された第１のメタルカップ、および第
１のメタルカップ内に形成された第２のメタルゲートを
含む。ＰＭＯＳトランジスタのゲートは、高ｋカップお
よび高ｋカップ内に形成された第２のメタルゲートを含
む。第１のメタルは、プラチナおよびイリジウムからな
るメタル群から選択される。第２のメタルは、アルミニ
ウム、ジルコニウム、モリブデン、ニオブ、タリウム、
窒化タリウムおよびバナジウムからなるメタル群から選
択される。
は、ＰＭＯＳトランジスタを形成するためのｎウェルお
よびＮＭＯＳトランジスタを形成するためのｐウェルを
有する基板を含む。ｎウェルおよびｐウェルのそれぞれ
が、ゲート領域、ソース領域およびドレイン領域を有す
る。ＮＭＯＳトランジスタのゲートは、高ｋカップ、高
ｋカップ内に形成された第１のメタルカップ、および第
１のメタルカップ内に形成された第２のメタルゲートを
含む。ＰＭＯＳトランジスタのゲートは、高ｋカップお
よび高ｋカップ内に形成された第２のメタルゲートを含
む。第１のメタルは、プラチナおよびイリジウムからな
るメタル群から選択される。第２のメタルは、アルミニ
ウム、ジルコニウム、モリブデン、ニオブ、タリウム、
窒化タリウムおよびバナジウムからなるメタル群から選
択される。
【００２６】本発明のこの解決手段および目的は、本発
明の原理を素早く理解できるように設けられる。本発明
は、以下に示す本発明の好適な実施形態の詳細な説明を
添付の図面とともに参照することによってより完全に理
解され得る。
明の原理を素早く理解できるように設けられる。本発明
は、以下に示す本発明の好適な実施形態の詳細な説明を
添付の図面とともに参照することによってより完全に理
解され得る。
【００２７】
【発明の実施の形態】本発明は、デュアルメタルゲート
ＣＭＯＳデバイスの集積化のプロセス、および本発明の
方法に従って構成されるＣＭＯＳデバイスを提供する。
図１を参照して、本発明のＣＭＯＳデバイスが、ｐ型シ
リコンのウェハ１０上に形成される。ウェハ１０は、酸
化物領域１１によってデバイス分離され、デバイス領域
を形成するように分割されている。このように分割され
たうちの１つを一般的に１２に示す。最新のプロセスを
施して、ＰＭＯＳトランジスタにはｎウェル１４を、Ｎ
ＭＯＳトランジスタにはｐウェル１６を形成する。これ
らの領域は、ＰＭＯＳトランジスタについては、約５×
１０13ｃｍ-2〜５×１０14ｃｍ-2のドーズ量のリンイオ
ンを５０ｋｅＶ〜２００ｋｅＶのエネルギーレベルで注
入し、ＮＭＯＳトランジスタについては、約５×１０13
ｃｍ-2〜５×１０14ｃｍ-2のドーズ量のボロンイオンを
２０ｋｅＶ〜１００ｋｅＶのエネルギーレベルで注入し
て形成され得る。閾値電圧は調整される。ＰＭＯＳトラ
ンジスタのゲート酸化物層１８およびＮＭＯＳトランジ
スタのゲート酸化物層２０はそれぞれ、熱酸化によって
形成される。窒化シリコン（Ｓｉ3Ｎ4）またはポリシリ
コンが、プラズマ促進化学的気相成長法（ＰＥＣＶＤ）
によって約１５０ｎｍ〜５００ｎｍの間の厚さに堆積さ
れ、「ダミー」ゲート（すなわち、置換ゲート）と称さ
れるゲートを形成する。置換ゲート２２、２４は、それ
ぞれＰＭＯＳおよびＮＭＯＳに形成される。これらのゲ
ートは、フォトリソグラフィーを行い、窒化物またはポ
リシリコンに異方性プラズマエッチングを施し、ゲート
酸化物と同じ高さでエッチングを停止することによって
形成される。ゲート酸化物は、部分的にエッチングされ
てもよいし、またはこのエッチングプロセス中に完全に
除去されてもよい。窒化物層は、ゲート電極用の置換キ
ャストを形成する。
ＣＭＯＳデバイスの集積化のプロセス、および本発明の
方法に従って構成されるＣＭＯＳデバイスを提供する。
図１を参照して、本発明のＣＭＯＳデバイスが、ｐ型シ
リコンのウェハ１０上に形成される。ウェハ１０は、酸
化物領域１１によってデバイス分離され、デバイス領域
を形成するように分割されている。このように分割され
たうちの１つを一般的に１２に示す。最新のプロセスを
施して、ＰＭＯＳトランジスタにはｎウェル１４を、Ｎ
ＭＯＳトランジスタにはｐウェル１６を形成する。これ
らの領域は、ＰＭＯＳトランジスタについては、約５×
１０13ｃｍ-2〜５×１０14ｃｍ-2のドーズ量のリンイオ
ンを５０ｋｅＶ〜２００ｋｅＶのエネルギーレベルで注
入し、ＮＭＯＳトランジスタについては、約５×１０13
ｃｍ-2〜５×１０14ｃｍ-2のドーズ量のボロンイオンを
２０ｋｅＶ〜１００ｋｅＶのエネルギーレベルで注入し
て形成され得る。閾値電圧は調整される。ＰＭＯＳトラ
ンジスタのゲート酸化物層１８およびＮＭＯＳトランジ
スタのゲート酸化物層２０はそれぞれ、熱酸化によって
形成される。窒化シリコン（Ｓｉ3Ｎ4）またはポリシリ
コンが、プラズマ促進化学的気相成長法（ＰＥＣＶＤ）
によって約１５０ｎｍ〜５００ｎｍの間の厚さに堆積さ
れ、「ダミー」ゲート（すなわち、置換ゲート）と称さ
れるゲートを形成する。置換ゲート２２、２４は、それ
ぞれＰＭＯＳおよびＮＭＯＳに形成される。これらのゲ
ートは、フォトリソグラフィーを行い、窒化物またはポ
リシリコンに異方性プラズマエッチングを施し、ゲート
酸化物と同じ高さでエッチングを停止することによって
形成される。ゲート酸化物は、部分的にエッチングされ
てもよいし、またはこのエッチングプロセス中に完全に
除去されてもよい。窒化物層は、ゲート電極用の置換キ
ャストを形成する。
【００２８】ソース接合およびドレイン接合が、ＰＭＯ
ＳおよびＮＭＯＳの両方に形成される。これを達成する
１つの技術は、約１×１０15ｃｍ-2〜５×１０15ｃｍ-2
のドーズ量のＢＦ2イオンを３０ｋｅＶ〜５０ｋｅＶの
エネルギーレベルでｎウェル１４に注入することによっ
て、ＰＭＯＳにソース２６およびドレイン２８を設け、
約１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ
素イオンを３０ｋｅＶ〜６０ｋｅＶのエネルギーレベル
でｐウェル１６に注入することによって、ＮＭＯＳにソ
ース３０およびドレイン３２を設けることである。酸化
物を堆積し、異方性エッチングを行い、その後シリサイ
ドを堆積することによって、酸化物スペーサが形成され
る。
ＳおよびＮＭＯＳの両方に形成される。これを達成する
１つの技術は、約１×１０15ｃｍ-2〜５×１０15ｃｍ-2
のドーズ量のＢＦ2イオンを３０ｋｅＶ〜５０ｋｅＶの
エネルギーレベルでｎウェル１４に注入することによっ
て、ＰＭＯＳにソース２６およびドレイン２８を設け、
約１×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーズ量のヒ
素イオンを３０ｋｅＶ〜６０ｋｅＶのエネルギーレベル
でｐウェル１６に注入することによって、ＮＭＯＳにソ
ース３０およびドレイン３２を設けることである。酸化
物を堆積し、異方性エッチングを行い、その後シリサイ
ドを堆積することによって、酸化物スペーサが形成され
る。
【００２９】次に図２を参照して、酸化物層３６がＣＶ
Ｄによって堆積される。所望される厚さは、図１におい
て堆積された窒化シリコンの厚さの約１．５倍〜２倍の
厚さである。この構造は、ＣＭＰ処理を行い、窒化シリ
コンの上部で停止することによって平坦化される。ＣＭ
Ｐ処理には高い選択性のあるスラリーが望ましい。
Ｄによって堆積される。所望される厚さは、図１におい
て堆積された窒化シリコンの厚さの約１．５倍〜２倍の
厚さである。この構造は、ＣＭＰ処理を行い、窒化シリ
コンの上部で停止することによって平坦化される。ＣＭ
Ｐ処理には高い選択性のあるスラリーが望ましい。
【００３０】次に図３および４を参照して、窒化物置換
ゲート２２、２４およびゲート酸化物１８、２０の除去
を行う。ＨｆＯ2またはＺｒＯ2のような高ｋ誘電体３８
を約３ｎｍ〜８ｎｍの厚さに堆積し、約５００℃〜８０
０℃の範囲の温度で約１０分〜６０分間のアニーリング
を含む従来のポスト堆積処理によって処理し、ｎウェル
１４およびｐウェル１６のそれぞれのゲート領域に誘電
体カップを形成する。本発明の方法の次の工程は、２つ
の方法のうちのいずれかで行われ得る。
ゲート２２、２４およびゲート酸化物１８、２０の除去
を行う。ＨｆＯ2またはＺｒＯ2のような高ｋ誘電体３８
を約３ｎｍ〜８ｎｍの厚さに堆積し、約５００℃〜８０
０℃の範囲の温度で約１０分〜６０分間のアニーリング
を含む従来のポスト堆積処理によって処理し、ｎウェル
１４およびｐウェル１６のそれぞれのゲート領域に誘電
体カップを形成する。本発明の方法の次の工程は、２つ
の方法のうちのいずれかで行われ得る。
【００３１】第１の選択肢は、図３を参照して、ＮＭＯ
Ｓゲート領域をパターニングするためにフォトレジスト
４０を塗布し、スパッタリングによってメタルゲート電
極用の第１のメタル４２を堆積することである。第１の
メタルは、一般的には、プラチナまたはイリジウムのい
ずれかである。メタルをパターニングし、ＮＭＯＳのゲ
ート領域のメタル以外をエッチングする。次いで、フォ
トレジストを除去し、図５に示される構造が得られる。
この構造は、ＮＭＯＳにある高ｋカップ内に形成された
第１のメタルカップを含む。
Ｓゲート領域をパターニングするためにフォトレジスト
４０を塗布し、スパッタリングによってメタルゲート電
極用の第１のメタル４２を堆積することである。第１の
メタルは、一般的には、プラチナまたはイリジウムのい
ずれかである。メタルをパターニングし、ＮＭＯＳのゲ
ート領域のメタル以外をエッチングする。次いで、フォ
トレジストを除去し、図５に示される構造が得られる。
この構造は、ＮＭＯＳにある高ｋカップ内に形成された
第１のメタルカップを含む。
【００３２】第２の選択肢は、図４を参照して、ウェハ
全体に第１のメタル４２を堆積し、その後、フォトレジ
スト４０を用いてウェハおよびＰＭＯＳ領域をパターニ
ングすることである。次いで、高ｋゲート誘電体をエッ
チングしないエッチャントを用いて、露出されたメタル
に選択的ウェットエッチを施す。このようなエッチャン
トの１つには、Ｈ2Ｏ2がある。第１の選択肢から得られ
る構造と同様に、第２の選択肢によって得られる構造を
図５に示す。
全体に第１のメタル４２を堆積し、その後、フォトレジ
スト４０を用いてウェハおよびＰＭＯＳ領域をパターニ
ングすることである。次いで、高ｋゲート誘電体をエッ
チングしないエッチャントを用いて、露出されたメタル
に選択的ウェットエッチを施す。このようなエッチャン
トの１つには、Ｈ2Ｏ2がある。第１の選択肢から得られ
る構造と同様に、第２の選択肢によって得られる構造を
図５に示す。
【００３３】本発明の方法の次の工程は、第２のメタル
４４を堆積することである。この第２のメタル４４は、
アルミニウム、ジルコニウム、モリブデン、ニオブ、タ
リウム、窒化タリウムおよびバナジウムからなる群から
選択される任意のメタルであり得る。次いで、このメタ
ルをＣＭＰによって平滑化し、薄くする。得られる構造
を図６に示す。図６において、メタルゲート電極は、Ｐ
ＭＯＳの高ｋカップおよびＮＭＯＳの第１のメタルカッ
プ内に形成される。
４４を堆積することである。この第２のメタル４４は、
アルミニウム、ジルコニウム、モリブデン、ニオブ、タ
リウム、窒化タリウムおよびバナジウムからなる群から
選択される任意のメタルであり得る。次いで、このメタ
ルをＣＭＰによって平滑化し、薄くする。得られる構造
を図６に示す。図６において、メタルゲート電極は、Ｐ
ＭＯＳの高ｋカップおよびＮＭＯＳの第１のメタルカッ
プ内に形成される。
【００３４】次に図７を参照して、最新技術のプロセス
に従って、デュアルメタルゲートＣＭＯＳを完成させる
残りのプロセスを行い、残りの高ｋ材料を除去し、絶縁
酸化物４６を堆積し、構造４８、５０、５２および５４
に金属配線の接続をする。図７には示さないが、ゲート
電極への金属配線の接続も行われる。
に従って、デュアルメタルゲートＣＭＯＳを完成させる
残りのプロセスを行い、残りの高ｋ材料を除去し、絶縁
酸化物４６を堆積し、構造４８、５０、５２および５４
に金属配線の接続をする。図７には示さないが、ゲート
電極への金属配線の接続も行われる。
【００３５】従って、デュアルメタルゲートＣＭＯＳデ
バイスのためのシステム、および上記デュアルメタルゲ
ートＣＭＯＳデバイスを製造するための方法が開示され
た。本発明のさらなる変更および改変が、上掲の特許請
求の範囲に規定される本発明の範囲から逸脱することな
く為され得ることが理解される。
バイスのためのシステム、および上記デュアルメタルゲ
ートＣＭＯＳデバイスを製造するための方法が開示され
た。本発明のさらなる変更および改変が、上掲の特許請
求の範囲に規定される本発明の範囲から逸脱することな
く為され得ることが理解される。
【００３６】
【発明の効果】デュアルメタルゲートＣＭＯＳを製造す
る方法は、ゲート領域にゲート酸化物を形成し、ｎウェ
ルおよびｐウェルのそれぞれに置換ゲートを堆積する工
程と、置換ゲートおよびゲート酸化物を除去する工程
と、ゲート領域に高ｋ誘電体を堆積する工程と、ｐウェ
ルのゲート領域に第１のメタルを堆積する工程と、ｎウ
ェルおよびｐウェルのそれぞれのゲート領域に第２のメ
タルを堆積する工程と、上記工程によって得られた構造
を絶縁し、金属配線の接続をする工程とを包含する。上
記方法によれば、ポリシリコンを用いることなく信頼性
に優れ、かつ効率的にＣＭＯＳを提供することができ
る。
る方法は、ゲート領域にゲート酸化物を形成し、ｎウェ
ルおよびｐウェルのそれぞれに置換ゲートを堆積する工
程と、置換ゲートおよびゲート酸化物を除去する工程
と、ゲート領域に高ｋ誘電体を堆積する工程と、ｐウェ
ルのゲート領域に第１のメタルを堆積する工程と、ｎウ
ェルおよびｐウェルのそれぞれのゲート領域に第２のメ
タルを堆積する工程と、上記工程によって得られた構造
を絶縁し、金属配線の接続をする工程とを包含する。上
記方法によれば、ポリシリコンを用いることなく信頼性
に優れ、かつ効率的にＣＭＯＳを提供することができ
る。
【００３７】また、本発明のデュアルメタルゲートＣＭ
ＯＳは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタを含む。ＮＭＯＳトランジスタにおいて、ゲート
は、高ｋカップ、その高ｋカップに形成された第１のメ
タルカップおよびその第１のメタルカップに形成された
第２のメタルゲートを含む。ＰＭＯＳトランジスタにお
いて、ゲートは、高ｋカップおよびその高ｋカップに形
成された第２のメタルゲートを含む。本発明のデュアル
メタルゲートＣＭＯＳによれば、ゲートが高誘電率材料
であるため効率的かつ信頼性がある。
ＯＳは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタを含む。ＮＭＯＳトランジスタにおいて、ゲート
は、高ｋカップ、その高ｋカップに形成された第１のメ
タルカップおよびその第１のメタルカップに形成された
第２のメタルゲートを含む。ＰＭＯＳトランジスタにお
いて、ゲートは、高ｋカップおよびその高ｋカップに形
成された第２のメタルゲートを含む。本発明のデュアル
メタルゲートＣＭＯＳによれば、ゲートが高誘電率材料
であるため効率的かつ信頼性がある。
【図１】図１は、本発明の方法によるデュアルメタルゲ
ートＣＭＯＳデバイスを形成する工程を示す。
ートＣＭＯＳデバイスを形成する工程を示す。
【図２】図２は、本発明の方法によるデュアルメタルゲ
ートＣＭＯＳデバイスを形成する工程を示す。
ートＣＭＯＳデバイスを形成する工程を示す。
【図３】図３は、本発明の方法によるデュアルメタルゲ
ートＣＭＯＳデバイスを形成する工程を示す。
ートＣＭＯＳデバイスを形成する工程を示す。
【図４】図４は、本発明の方法によるデュアルメタルゲ
ートＣＭＯＳデバイスを形成する工程を示す。
ートＣＭＯＳデバイスを形成する工程を示す。
【図５】図５は、本発明の方法によるデュアルメタルゲ
ートＣＭＯＳデバイスを形成する工程を示す。
ートＣＭＯＳデバイスを形成する工程を示す。
【図６】図６は、本発明の方法によるデュアルメタルゲ
ートＣＭＯＳデバイスを形成する工程を示す。
ートＣＭＯＳデバイスを形成する工程を示す。
【図７】図７は、本発明の方法によるデュアルメタルゲ
ートＣＭＯＳデバイスを形成する工程を示す。
ートＣＭＯＳデバイスを形成する工程を示す。
１０ ウェハ １１ 酸化物領域 １８、２０ ゲート酸化物領域 ２２、２４ 置換ゲート ２６、３０ ソース ２８、３２ ドレイン ３６ 酸化物層 ３８ 高ｋ誘電体 ４０ フォトレジスト ４２ 第１のメタル ４４ 第２のメタル ４６ 絶縁酸化物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダビッド ラッセル エバンス アメリカ合衆国 オレゴン 97007， ビ ーバートン， エスダブリュー 179ティ ーエイチ プレイス 7574 (72)発明者 シェン テン スー アメリカ合衆国 ワシントン 98607， ケイマス， エヌダブリュー トラウト コート 2216 Ｆターム(参考） 4M104 AA01 BB02 BB04 BB06 BB13 BB16 BB36 CC05 DD03 DD26 EE03 EE16 FF13 GG09 GG10 5F048 AA07 AC03 BA01 BB00 BB04 BB11 BB12 BB14 BE03 BG11
Claims (17)
- 【請求項１】 デュアルメタルゲートＣＭＯＳを製造す
る方法であって、 ａ） シリコン基板を調整して、それぞれがｎウェルお
よびｐウェルを含むデバイス領域を形成する工程と、 ｂ） ゲート領域にゲート酸化物を形成し、該ｎウェル
および該ｐウェルのそれぞれに置換ゲートを堆積する工
程と、 ｃ） イオンを注入して、該ｎウェルおよび該ｐウェル
のそれぞれにソース領域およびドレイン領域を形成する
工程と、 ｄ） 該置換ゲートおよび該ゲート酸化物を除去する工
程と、 ｅ） 該ゲート領域に高ｋ誘電体を堆積する工程と、 ｆ） 該ｐウェルの該ゲート領域に第１のメタルを堆積
する工程と、 ｇ） 該ｎウェルおよび該ｐウェルのそれぞれの該ゲー
ト領域に第２のメタルを堆積する工程と、 ｈ） 該工程ａ）〜ｇ）によって得られる構造を絶縁
し、金属配線の接続をする工程とを包含する、方法。 - 【請求項２】 前記置換ゲートを堆積する工程ｂ）は、
置換材料を約１５０ｎｍ〜５００ｎｍの間の厚さに堆積
する工程を包含する、請求項１に記載の方法。 - 【請求項３】 前記置換ゲートを堆積する工程ｂ）は、
Ｓｉ3Ｎ4を堆積する工程を包含する、請求項２に記載の
方法。 - 【請求項４】 前記除去する工程ｄ）の前に酸化物層を
堆積する工程をさらに包含し、該酸化物層の厚さは、前
記置換ゲートの厚さの約１．５倍〜２．０倍の間であ
る、請求項２に記載の方法。 - 【請求項５】 前記高ｋ材料を堆積する工程ｅ）は、Ｈ
ｆＯ2およびＺｒＯ2からなる材料群から選択される高ｋ
材料を堆積する工程を包含する、請求項１に記載の方
法。 - 【請求項６】 前記高ｋ材料を堆積する工程ｅ）は、約
３ｎｍ〜８ｎｍの間の厚さに高ｋ材料を堆積する工程を
包含する、請求項１に記載の方法。 - 【請求項７】 前記第１のメタルを堆積する工程ｆ）
は、前記ｐウェルの前記ゲート領域をパターニングし、
該第１のメタルを堆積し、該第１のメタルをパターニン
グし、該第１のメタルを選択的にエッチングする工程を
包含する、請求項１に記載の方法。 - 【請求項８】 前記第１のメタルを堆積する工程ｆ）
は、前記デバイス領域全体に該第１のメタルの層を堆積
し、該デバイス領域をパターニングして、前記ｐウェル
の前記ゲート領域内に第１のメタルカップを残す工程を
包含する、請求項１に記載の方法。 - 【請求項９】 前記第１のメタルを堆積する工程ｆ）
は、プラチナおよびイリジウムからなるメタル群から選
択されるメタルを堆積する工程を包含する、請求項１に
記載の方法。 - 【請求項１０】 前記第２のメタルを堆積する工程ｇ）
は、アルミニウム、ジルコニウム、モリブデン、ニオ
ブ、タリウム、窒化タリウムおよびバナジウムからなる
メタル群から選択されるメタルを堆積する工程を包含す
る、請求項１に記載の方法。 - 【請求項１１】 デュアルメタルゲートＣＭＯＳを製造
する方法であって、 ａ） シリコン基板を調整して、それぞれがｎウェルお
よびｐウェルを含むデバイス領域を形成する工程と、 ｂ） ゲート領域にゲート酸化物を形成し、約１５０ｎ
ｍ〜５００ｎｍの間の厚さにＳｉ3Ｎ4置換材料を堆積す
る工程を包含する、該ｎウェルおよび該ｐウェルのそれ
ぞれに置換ゲートを堆積する工程と、 ｃ） イオンを注入して、該ｎウェルおよび該ｐウェル
のそれぞれにソース領域およびドレイン領域を形成する
工程と、 ｄ） 約２２５ｎｍ〜１０００ｎｍの間の厚さに酸化物
層を堆積する工程と、 ｅ） 該置換ゲートおよび該ゲート酸化物を除去する工
程と、 ｆ） 該ゲート領域に高ｋ誘電体を堆積する工程と、 ｇ） プラチナおよびイリジウムからなるメタル群から
選択される第１のメタルを該ｐウェルの該ゲート領域に
堆積する工程と、 ｈ） アルミニウム、ジルコニウム、モリブデン、ニオ
ブ、タリウム、窒化タリウムおよびバナジウムからなる
メタル群から選択される第２のメタルを該ｎウェルおよ
び該ｐウェルのそれぞれの該ゲート領域に堆積する工程
と、 ｉ） 該工程ａ）〜ｈ）によって得られる構造を絶縁
し、金属配線の接続をする工程とを包含する、方法。 - 【請求項１２】 前記高ｋ材料を堆積する工程ｆ）は、
ＨｆＯ2およびＺｒＯ2からなる材料群から選択される高
ｋ材料を堆積する工程を包含する、請求項１１に記載の
方法。 - 【請求項１３】 前記高ｋ材料を堆積する工程ｆ）は、
約３ｎｍ〜８ｎｍの間の厚さに高ｋ材料を堆積する工程
を包含する、請求項１１に記載の方法。 - 【請求項１４】 前記第１のメタルを堆積する工程ｇ）
は、前記ｐウェルの前記ゲート領域をパターニングし、
該第１のメタルを堆積し、該第１のメタルをパターニン
グし、該第１のメタルを選択的にエッチングする工程を
包含する、請求項１１に記載の方法。 - 【請求項１５】 前記第１のメタルを堆積する工程ｇ）
は、前記デバイス領域全体に該第１のメタルの層を堆積
し、該デバイス領域をパターニングして、前記ｐウェル
の前記ゲート領域内に第１のメタルカップを残す工程を
包含する、請求項１１に記載の方法。 - 【請求項１６】 デュアルメタルゲートＣＭＯＳであっ
て、 ＰＭＯＳトランジスタを形成するためのｎウェルと、Ｎ
ＭＯＳトランジスタを形成するためのｐウェルとを有す
る基板であって、該ｎウェルおよびｐウェルの各々がゲ
ート領域とソース領域とドレイン領域とを有する基板
と、 該ＮＭＯＳトランジスタ内に、高ｋカップと、該高ｋカ
ップに形成された第１のメタルカップと、該第１のメタ
ルカップに形成された第２のメタルゲートとを含むゲー
トと、 該ＰＭＯＳトランジスタ内に、高ｋカップと、該高ｋカ
ップに形成された第２のメタルゲートとを含むゲートと
を備え、該第１のメタルは、プラチナとイリジウムとか
らなるメタル群から選択され、 該第２のメタルは、アルミニウム、ジルコニウム、モリ
ブデン、ニオブ、タリウム、窒化タリウムおよびバナジ
ウムからなるメタル群から選択される、デュアルメタル
ゲートＣＭＯＳ。 - 【請求項１７】 前記高ｋ材料は、ＨｆＯ2とＺｒＯ2と
からなる材料群から選択される高ｋ材料である、請求項
１６に記載のＣＭＯＳ。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7820476B2 (en) | 2007-10-16 | 2010-10-26 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| US7875512B2 (en) | 2008-01-21 | 2011-01-25 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| US8252675B2 (en) | 2009-12-08 | 2012-08-28 | Samsung Electronics Co., Ltd. | Methods of forming CMOS transistors with high conductivity gate electrodes |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504194B1 (en) * | 1999-12-01 | 2003-01-07 | Innotech Corporation | Solid state imaging device, method of manufacturing the same, and solid state imaging system |
| KR20030002256A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 시모스 (ｃｍｏｓ)의 제조 방법 |
| JP4316896B2 (ja) * | 2003-01-09 | 2009-08-19 | 株式会社 日立ディスプレイズ | 表示装置とその製造方法 |
| TWI258811B (en) * | 2003-11-12 | 2006-07-21 | Samsung Electronics Co Ltd | Semiconductor devices having different gate dielectrics and methods for manufacturing the same |
| US20050151166A1 (en) * | 2004-01-09 | 2005-07-14 | Chun-Chieh Lin | Metal contact structure and method of manufacture |
| JP2005203436A (ja) * | 2004-01-13 | 2005-07-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| TWI252539B (en) * | 2004-03-12 | 2006-04-01 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| JP4040602B2 (ja) * | 2004-05-14 | 2008-01-30 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US7105889B2 (en) * | 2004-06-04 | 2006-09-12 | International Business Machines Corporation | Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics |
| JP4455427B2 (ja) * | 2005-06-29 | 2010-04-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7202535B2 (en) * | 2005-07-14 | 2007-04-10 | Infineon Technologies Ag | Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure |
| US20070048920A1 (en) * | 2005-08-25 | 2007-03-01 | Sematech | Methods for dual metal gate CMOS integration |
| US7332433B2 (en) * | 2005-09-22 | 2008-02-19 | Sematech Inc. | Methods of modulating the work functions of film layers |
| US8648403B2 (en) * | 2006-04-21 | 2014-02-11 | International Business Machines Corporation | Dynamic memory cell structures |
| JP4271230B2 (ja) | 2006-12-06 | 2009-06-03 | 株式会社東芝 | 半導体装置 |
| US7466617B2 (en) * | 2007-01-16 | 2008-12-16 | International Business Machines Corporation | Multi-port dynamic memory structures |
| US7799630B2 (en) * | 2008-01-23 | 2010-09-21 | United Microelectronics Corp. | Method for manufacturing a CMOS device having dual metal gate |
| US20090206416A1 (en) * | 2008-02-19 | 2009-08-20 | International Business Machines Corporation | Dual metal gate structures and methods |
| US7838946B2 (en) * | 2008-03-28 | 2010-11-23 | United Microelectronics Corp. | Method for fabricating semiconductor structure and structure of static random access memory |
| US7977754B2 (en) | 2008-07-25 | 2011-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Poly resistor and poly eFuse design for replacement gate technology |
| US20100059823A1 (en) | 2008-09-10 | 2010-03-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive device for high-k metal gate technology and method of making |
| CN101685800B (zh) * | 2008-09-26 | 2012-02-01 | 台湾积体电路制造股份有限公司 | 半导体装置的制造方法 |
| US7915105B2 (en) * | 2008-11-06 | 2011-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for patterning a metal gate |
| US8895426B2 (en) | 2009-06-12 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate transistor, integrated circuits, systems, and fabrication methods thereof |
| US7994576B2 (en) * | 2009-06-22 | 2011-08-09 | United Microelectronics Corp. | Metal gate transistor and resistor and method for fabricating the same |
| US8304841B2 (en) * | 2009-09-14 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate transistor, integrated circuits, systems, and fabrication methods thereof |
| CN102064176B (zh) * | 2009-11-11 | 2013-03-20 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
| US8330227B2 (en) | 2010-02-17 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated semiconductor structure for SRAM and fabrication methods thereof |
| KR101675373B1 (ko) * | 2010-03-24 | 2016-11-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US8519487B2 (en) | 2011-03-21 | 2013-08-27 | United Microelectronics Corp. | Semiconductor device |
| US9269634B2 (en) | 2011-05-16 | 2016-02-23 | Globalfoundries Inc. | Self-aligned metal gate CMOS with metal base layer and dummy gate structure |
| US20120319198A1 (en) | 2011-06-16 | 2012-12-20 | Chin-Cheng Chien | Semiconductor device and fabrication method thereof |
| US8674452B2 (en) | 2011-06-24 | 2014-03-18 | United Microelectronics Corp. | Semiconductor device with lower metal layer thickness in PMOS region |
| US8486790B2 (en) | 2011-07-18 | 2013-07-16 | United Microelectronics Corp. | Manufacturing method for metal gate |
| US8580625B2 (en) | 2011-07-22 | 2013-11-12 | Tsuo-Wen Lu | Metal oxide semiconductor transistor and method of manufacturing the same |
| US8476704B2 (en) * | 2011-08-19 | 2013-07-02 | Nan Ya Technology Corporation | Circuit structure with vertical double gate |
| US8445345B2 (en) * | 2011-09-08 | 2013-05-21 | International Business Machines Corporation | CMOS structure having multiple threshold voltage devices |
| US8658487B2 (en) | 2011-11-17 | 2014-02-25 | United Microelectronics Corp. | Semiconductor device and fabrication method thereof |
| US8860135B2 (en) | 2012-02-21 | 2014-10-14 | United Microelectronics Corp. | Semiconductor structure having aluminum layer with high reflectivity |
| US8860181B2 (en) | 2012-03-07 | 2014-10-14 | United Microelectronics Corp. | Thin film resistor structure |
| US8836049B2 (en) | 2012-06-13 | 2014-09-16 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| FR2995135B1 (fr) * | 2012-09-05 | 2015-12-04 | Commissariat Energie Atomique | Procede de realisation de transistors fet |
| US9054172B2 (en) | 2012-12-05 | 2015-06-09 | United Microelectrnics Corp. | Semiconductor structure having contact plug and method of making the same |
| US8735269B1 (en) | 2013-01-15 | 2014-05-27 | United Microelectronics Corp. | Method for forming semiconductor structure having TiN layer |
| US8787096B1 (en) * | 2013-01-16 | 2014-07-22 | Qualcomm Incorporated | N-well switching circuit |
| US9023708B2 (en) | 2013-04-19 | 2015-05-05 | United Microelectronics Corp. | Method of forming semiconductor device |
| US9159798B2 (en) | 2013-05-03 | 2015-10-13 | United Microelectronics Corp. | Replacement gate process and device manufactured using the same |
| US9196542B2 (en) | 2013-05-22 | 2015-11-24 | United Microelectronics Corp. | Method for manufacturing semiconductor devices |
| US8921947B1 (en) | 2013-06-10 | 2014-12-30 | United Microelectronics Corp. | Multi-metal gate semiconductor device having triple diameter metal opening |
| US9064814B2 (en) | 2013-06-19 | 2015-06-23 | United Microelectronics Corp. | Semiconductor structure having metal gate and manufacturing method thereof |
| US9384984B2 (en) | 2013-09-03 | 2016-07-05 | United Microelectronics Corp. | Semiconductor structure and method of forming the same |
| US9245972B2 (en) | 2013-09-03 | 2016-01-26 | United Microelectronics Corp. | Method for manufacturing semiconductor device |
| US20150069534A1 (en) | 2013-09-11 | 2015-03-12 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| US9281201B2 (en) | 2013-09-18 | 2016-03-08 | United Microelectronics Corp. | Method of manufacturing semiconductor device having metal gate |
| US9318490B2 (en) | 2014-01-13 | 2016-04-19 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
| US9231071B2 (en) | 2014-02-24 | 2016-01-05 | United Microelectronics Corp. | Semiconductor structure and manufacturing method of the same |
| ES2666591B1 (es) | 2016-11-02 | 2018-11-30 | Rotecna, S.A. | Perfeccionamientos en las máquinas para el tratamiento de purines |
| US10714486B2 (en) | 2018-09-13 | 2020-07-14 | Sandisk Technologies Llc | Static random access memory cell employing n-doped PFET gate electrodes and methods of manufacturing the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291282B1 (en) * | 1999-02-26 | 2001-09-18 | Texas Instruments Incorporated | Method of forming dual metal gate structures or CMOS devices |
| JP4237332B2 (ja) * | 1999-04-30 | 2009-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| US6093590A (en) * | 1999-09-14 | 2000-07-25 | Worldwide Semiconductor Manufacturing Corp. | Method of fabricating transistor having a metal gate and a gate dielectric layer with a high dielectric constant |
| US6444512B1 (en) * | 2000-06-12 | 2002-09-03 | Motorola, Inc. | Dual metal gate transistors for CMOS process |
| US6303418B1 (en) * | 2000-06-30 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating CMOS devices featuring dual gate structures and a high dielectric constant gate insulator layer |
| US6410376B1 (en) * | 2001-03-02 | 2002-06-25 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate dual-metal CMOS transistors for sub-0.1 μm ULSI integration |
| US6365450B1 (en) * | 2001-03-15 | 2002-04-02 | Advanced Micro Devices, Inc. | Fabrication of P-channel field effect transistor with minimized degradation of metal oxide gate |
| US6406956B1 (en) * | 2001-04-30 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | Poly resistor structure for damascene metal gate |
-
2001
- 2001-03-27 US US09/817,834 patent/US6573134B2/en not_active Expired - Fee Related
-
2002
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-
2003
- 2003-06-02 US US10/453,230 patent/US20030205767A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7820476B2 (en) | 2007-10-16 | 2010-10-26 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| US7875512B2 (en) | 2008-01-21 | 2011-01-25 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| US8252675B2 (en) | 2009-12-08 | 2012-08-28 | Samsung Electronics Co., Ltd. | Methods of forming CMOS transistors with high conductivity gate electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6573134B2 (en) | 2003-06-03 |
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