KR20020077160A - 이중 상감 구리 게이트 및 그 인터커넥트 - Google Patents
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Abstract
동시 형성된 게이트와 인터커넥트를 가지는 반도체 소자의 형성방법은, 격리 능동 에리어(active area)를 상측에 가지는 기판을 준비하는 단계; 능동 에리어 게이트 영역에 절연층을 형성하는 단계; 제 1배리어금속층을 증착하는 단계; 제 1배리어 금속층상에 게이트 플레이스-홀더층을 증착하는 단계; 게이트 스택(gate stack)을 형성하기 위해 게이트 플레이스-홀더층과 제 1배리어금속층을 에칭하는 단계; 게이트 스택에 대한 산화물 사이드월(sidewall)을 구축하는 단계; 능동 에리어에 소스 영역과 드레인 영역을 형성하는 단계; 구조체위에 산화물층을 증착하고, 그 산화물층을 에칭하여 게이트 플레이스-홀더의 레벨에 대한 이중 상감 트렌치를 형성하고 소스 영역과 드레인 영역에 대한 비아(via)를 형성하는 단계; 게이트 플레이스-홀더를 제거하는 단계; 제 2배리어금속층을 증착하는 단계; 이중 상감 트렌치 및 비아 내에 구리를 증착하는 단계; 및 최종 증착된 산화물층의 레벨까지 여분의 구리와 제 2배리어금속층의 모든 부분을 제거하는 단계를 포함한다.
Description
본 출원은, 2000년 10월 17일에 이반스(Evans) 등에게 허여된 미국특허 제 6,133,106호, 화학ㆍ기계적 연마 및 질화물 치환에 의한 융기 소스/드레인을 가진 평면 모스전계효과트랜지스터의 제조(Fabrication of a planar MOSFET with raised source/drain by chemical mechanical polishing and nitride replacement)에 관한 것이다.
본 발명은 CMOS 집적회로에 관한 것이고, 특히, 금속 게이트 및 그 금속 인터커넥트를 단일 공정단계로 제조하는 것에 관한 것이다.
금속 게이트 구조체를 형성하는 기술은, 폴리실리콘 치환 게이트(polysilicon replacement gate), 질화물 치환 게이트(nitride replacement gate), 또는 티타늄질화물(TiN), 텅스텐(W), 몰리브덴(Mo)을 이용한 게이트 등과같이, 많은 기술들이 알려져 있다. 금속 게이트는 고속 스위칭(high-speed swuitching)의 이점을 가지고 있고, 실리콘 기판의 기부로 붕소가 침투하지 못하게 한다. 그러나, 알려져 있는 금속 게이트 제조 기술은, 공정이 복잡하고, 추가적인 마스킹(masking), 에칭(etching), 증착(deposition)을 필요로 한다.
에이치.양(H. Yang) 등의 3나노미터 게이트 산화물상의 화학증착 텅스텐/티타늄질화물 게이트에 대한 티타늄질화물 공정의 비교(A comparison of TiN processes for CVD W/TiN gate electrode on 3nm gate oxide), 1997년, 아이이디엠-97(IEDM-97), 459쪽∼462쪽에는, 티타늄질화물을 게이트 전극으로서 사용하는 것과 그러한 게이트 전극을 형성하는 다양한 기술이 기재되어 있다.
에이.채터지(A. Chatterjee) 등의 치환게이트공정에 의해 제조된 서브-100나노미터 게이트 길이의 금속게이트(Sub-100nm gate length metal gate NMOS transistors fabricated by a replacement gate process), 1997년, 아이디엠-97, 821쪽∼824쪽에는, 폴리실리콘 게이트 플레이스-홀더(polysilicon gate place-holder)의 이용과, 이어서 그러한 플레이스-홀더를 금속에 의해 치환하는 것에 대해 기재되어 있다.
제이.시.후(J.C.Hu) 등의 종래의 0.13㎛ CMOS 기술 등에 대한 금속게이트로서의 텅스텐/티타늄질화물의 이용가능성(feasability of using W/TiN as metal gate for conventional 0.13㎛ CMOS technology and beyond), 1997년, 아이이디엠-97, 825쪽∼828쪽에는, 텅스텐/티타늄질화물을 금속게이트로 이용하는 기술이 기재되어 있다.
티.우시키(T.Ushiki) 등의 제논 플라즈마 스퍼터링 기술을 이용하는 탄탈륨 게이트 모스에 대한 게이트 산화물 신뢰성의 개선(Improvement of gate oxide reliability for tantalum-gate MOS device using xenon plasma sputtering technology), 전자장치의 아이트리플이 회보(IEEE Transaction on Electronic Device), 1998년, 11월, 제 45권, 11번, 2349쪽∼2354쪽에는, 아르곤 스퍼터링(argon sputtering)에 대한 제논 스퍼터링의 이점이 기재되어 있다.
동시 형성된 게이트와 인터커넥트를 가지는 반도체 소자의 형성방법은, 격리 능동 에리어를 상측에 가지는 기판을 준비하는 단계; 능동 에리어의 게이트 영역에 절연층을 형성하는 단계; 제 1배리어금속층을 증착하는 단계; 제 1배리어 금속층상에 게이트 플레이스-홀더층을 증착하는 단계; 게이트 스택(gate stack)을 형성하기 위해 게이트 플레이스-홀더층과 제 1배리어금속층을 에칭하는 단계; 게이트 스택에 대한 산화물 사이드월(sidewall)을 구축하는 단계; 능동 에리어에 소스 영역과 드레인 영역을 형성하는 단계; 구조체위에 산화물층을 증착하고, 그 산화물층을 에칭하여 게이트 플레이스-홀더의 레벨에 대한 이중 상감 트렌치를 형성하고 소스 영역과 드레인 영역에 대한 비아(via)를 형성하는 단계; 게이트 플레이스-홀더를 제거하는 단계; 제 2배리어금속층을 증착하는 단계; 이중 상감 트렌치 및 비아 내에 구리를 증착하는 단계; 및 최종 증착된 산화물층의 레벨까지 여분의 구리와 제 2배리어금속층의 모든 부분을 제거하는 단계를 포함한다.
본 발명의 목적은 저렴한 비용의 금속 게이트 제조 기술을 제공하는 것이다.
본 발명의 다른 목적은 금속 게이트와 제 1레벨 인터커넥트를 단일 공정단계로 제조하는 방법을 제공하는 것이다.
본 발명의 요약 및 목적은 발명의 본질에 대한 빠른 이해를 제공할 것이다. 본 발명은 첨부도면과 함께, 이하, 본 발명의 바람직한 실시예의 상세한 설명을 통해 명백해 질 것이다.
도 1∼도 5는 본 발명의 방법에 따른 이중 상감 구리 게이트와 금속 인터커넥트를 형성하는 공정을 나타내는 도면이다.
본 발명의 방법은 금속 게이트와 그 인터커넥트를 단일 공정단계로 제조하는 기술을 제공한다. 또한, 본 발명의 방법은 게이트와 인터커넥트를 동시에 형성하고 소스(source) 및 드레인(drain)용 금속 인터커넥트를 연속적으로 제조하는 방법을 제공한다. 치환 게이트 공정은 프런트 엔드(front-end) 공정을 완성할 수도 있다. 질화물 치환(nitride replacement)이 그 예로서 사용된다. 이는 종래의 기술에 비해 유용하고 공정비용이 저렴하다는 것을 알 수 있을 것이다.
이하, 웰 형성(well formation), 임계전압 조정(threshold voltage adjustment), 및 에스티아이 형성(STI formation)에 대한 기술공정에 대해 설명한다. 예로서, 도 1에 도시된 바와 같이, 벌크 실리콘 웨이퍼(bulk silicon wafer)(10)는 산화물 영역(oxide region)(12)에 의해 소자(device)를 격리(isolation)하고, 소자 범위를 형성하기 위해 분절(segment)되어 있다. 그 하나가 참조부호 14로 표시되어 있다. 피웰(P-well)(16)은, 약 5ㆍ1013cm-2∼5ㆍ1014cm-3의 분량으로, 20keV∼100keV의 에너지 레벨에서 붕소 이온을 주입하여형성된다. 입계전압이 조정된다. 바람직한 실시예에서 게이트 산화물층(18)인 절연측은 열 산화물작용에 의해 형성된다. 게이트 산화물은 이산화하프늄(HfO2) 또는 이산화지르코늄(ZrO2) 등의 k(유전 상수)가 높은 다른 게이트 유전체 물질(gate dielectric material)로 치환될 수도 있다.
우선, 하부의 배리어금속층(20)이 약 5nm∼20nm 사이의 두께로 증착된다. 배리어금속은, 플랫밴드전압(flat band voltage)을 결정하여, 소자의 임계전압을 제어하는 구성요소이다. 습성 질화물(wet nitride)이 게이트 절연체의 신뢰성을 떨어트리지 않는다면, 제 1배리어금속이 필요하지 않을 수도 있다. 제 1배리어금속은 TiN, TaN, WN, TiTaN, 및 SiN뿐만 아니라, 다른 적당한 배리어금속일 수도 있다.
질화물층(Si3N4)은 화학증착법(CVD, Chemical Vapor Deposition)에 의해 증착된다. 희생 질화물 게이트(sacrificial nitride gate)(22)를 형성하기 위해 에칭되고, 또한 여기에 게이트 플레이스-홀더로서 언급된, 약 100nm∼300nm 사이의 두께를 가지는 질화물에 포토레지스트(photoresist)가 적용된다. 또한, 배리어 금속층(20)은 이 단계에서 에칭되어 질화물/배리어 금속 게이트 스택을 형성한다.
엘디디(LDD, Lightly Doped Drain) 이온 주입, 예를들면, 약 5ㆍ1013cm-2∼5ㆍ1014cm-3의 분량으로, 10keV∼30keV의 에너지 레벨에서 비소 이온의 엘디디를 주입하여, 도 1의 구조체로 된다.
산화물층은 화학증착법(CVD)에 의해 증착된다. 이 산화물층은 플라즈마 에칭되어 희생 질화물 게이트(22)에 대해 산화물 사이드월(28)을 형성한다. N+ 소스 및 드레인은 이온주입, 예를들면, 약 1ㆍ1015cm-2∼5ㆍ1015cm-2의 분량으로, 30keV∼60keV의 에너지 레벨에서 비소 이온을 주입하여, 도 2의 구조체로 형성된다. 또한, 소스 및 드레인은 피모스(PMOS)에 대해 P+ 이온을 이용하여 형성될 수도 있다. 앞서 말한 공정 단계는 상기 확인된 관련 출원에 기재된 것들과 유사하다.
추가 산화물(34)은 화학증착법(CVD)에 의해 증착되고 화학물리연마(CMP, Chemical Mechanical Polishing)에 의해 평면화되어 구조체의 상부면이 매끄럽게 된다. 남은 산화물의 두께는 희생 질화물 게이트(22)의 화합된 높이 및 제 1금속층(배리어금속층)(20)의 두께와 거의 동일하다.
에칭전에 포토레지스트를 적용하여 이중 상감 트렌치(36) 및 비아를 형성한다. 제 1금속층 및 비아에 대한 트렌치를 포함하는 완성된 이중 상감(Complete Dual Damascene)은 소스(38) 및 드레인(40) 접촉용으로 형성된다. 하나의 트렌치(36)는 게이트 인터커넥트에 구비된다. 게이트 인터커넥트 트렌치는 질화물 게이트(22)의 상부면에 노출되도록 형성되어, 도 3의 구조체로 된다.
질화물 게이트(22)는 습식 에칭에 의해 제거되고, 제 2 또는 상부 배리어금속층(42)이, 도 4에 도시된 바와 같이, 구리 인터커넥트에 대해 증착된다. 제 2배리어금속층은 제 1배리어금속층에 대해 확인된 금속 중 어떠한 것으로도 형성될 수 있지만, 제 1 및 제 2배리어금속층 양쪽에 동일한 금속이 사용되는 것이 바람직하다.
구리는 화학물리연마(CMP)에 의해 증착되고 연마되어, 도 5에 도시된 바와 같이, 게이트 구리 인터커넥트(44, 46, 48)의 윤곽이 잡히고, 소스(30)와 드레인(32)를 각각 연결하며, 산화물(34)의 상단면으로부터 제 2배리어금속층(42) 부분을 제거한다.
상기 공정 설명과 같이, 금속게이트는 소스/드레인 인터커넥트와 동시에 형성되어, 종래 금속 게이트 공정으로부터 하나의 금속 증착과 하나의 화학물리연마(CMP) 단계를 줄일 수 있다. 본 발명의 방법은 단일 상감 공정의 제조에 쉽게 채택될 수 있고, 게이트 전극과 소스 및 드레인 비아 컨택트는 제 1 인터커넥트 금속을 증착할 필요없이 형성된다.
이와 같이, 이중 상감 구리 게이트 및 금속 인터커넥트를 형성하는 방법이 설명되었다. 첨부 청구항에 정의된 바와 같은 본 발명의 범위내에서 다양한 변화와 변경이 이루어질 수도 있음을 알 수 있을 것이다.
본 발명에 따르면, 저렴한 비용으로 금속 게이트를 제조할 수 있고, 금속 게이트와 제 1레벨 인터커넥트를 단일 공정단계로 제조할 수 있다.
Claims (15)
- 동시 형성된 게이트 및 그 인터커넥트를 가지는 반도체소자의 형성 방법으로서,격리 능동 에리어를 상측에 가지는 실리콘 기판을 준비하는 단계;능동 에리어의 게이트 영역에 절연층을 형성하는 단계;제 1배리어금속층을 증착하는 단계;제 1배리어 금속층상에 게이트 플레이스-홀더층을 증착하는 단계;게이트 스택을 형성하기 위해 게이트 플레이스-홀더층과 제 1배리어금속층을 에칭하는 단계;게이트 스택에 대한 산화물 사이드월을 구축하는 단계;능동 에리어에 소스 영역과 드레인 영역을 형성하는 단계;구조체위에 산화물층을 증착하고, 그 산화물층을 에칭하여 게이트 플레이스-홀더의 레벨로 이중 상감 트렌치를 형성하고 소스 영역과 드레인 영역에 대한 비아를 형성하는 단계;게이트 플레이스-홀더를 제거하는 단계;제 2배리어금속층을 증착하는 단계;이중 상감 트렌치와 비아 내에 구리를 증착하는 단계; 및최종 증착된 산화물층의 레벨까지 여분의 구리와 제 2배리어금속층의 모든 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 게이트 플레이스-홀더 증착 단계는 실리콘 질화물 및 폴리실리콘으로 이루어진 물질군으로부터 선택된 물질의 박층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2항에 있어서, 상기 실리콘 질화물층 증착단계는, 실리콘 질화물층을 약 100nm∼300nm 사이의 두께로 증착하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 제 1 및 제 2배리어금속은 TiN, TaN, WN, TiTaN, 및 TaSiN으로 이루어진 물질군 중에서 선택되는 것을 특징으로 하는 방법.
- 제 4항에 있어서, 제 1배리어금속층은 약 5nm∼20nm 사이의 두께로 증착되는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 절연층 형성 단계는 게이트 산화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 절연층 형성 단계는 이산화하프늄(HfO2) 및 이산화지르코늄(ZrO2)으로 이루어진 물질군으로부터 선택된 높은 k값의 물질로 된 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 동시 형성된 게이트 및 그 인터커넥트를 가지는 반도체소자의 형성 방법으로서,격리 능동 에리어를 상측에 가지는 실리콘 기판을 준비하는 단계;능동 에리어의 게이트 영역에 게이트 산화물의 절연층을 형성하는 단계;제 1배리어금속층을 증착하는 단계;제 1배리어 금속층상에 실리콘 질화물층을 증착하는 단계;게이트 스택을 형성하기 위해 실리콘 질화물층과 제 1배리어금속층을 에칭하는 단계;게이트 스택에 대한 산화물 사이드월을 구축하는 단계;능동 에리어에 소스 영역과 드레인 영역을 형성하는 단계;구조체위에 산화물층을 증착하고, 그 산화물층을 에칭하여 실리콘 질화물의 레벨로 이중 상감 트렌치를 형성하고 소스 영역과 드레인 영역에 대한 비아를 형성하는 단계;실리콘 질화물을 제거하는 단계;제 2배리어금속층을 증착하는 단계;이중 상감 트렌치와 비아 내에 구리를 증착하는 단계; 및최종 증착된 산화물층의 레벨까지 여분의 구리와 제 2배리어금속층의 모든 부분을 제거하는 단계를 포함하고,상기 제 1배리어금속 및 제 2배리어금속은 TiN, TaN, WN, TiTaN, 및 TaSiN으로 이루어진 물질군 중에서 선택되는 것을 특징으로 하는 방법.
- 제 8항에 있어서, 상기 실리콘 질화물층 증착 단계는 실리콘 질화물층을 약 100nm∼300nm 사이의 두께로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8항에 있어서, 제 1 배리어금속층은 약 5nm∼20nm 사이의 두께로 증착되는 것을 특징으로 하는 방법.
- 동시 형성된 게이트 및 그 인터커넥트를 가지는 반도체소자의 형성 방법으로서,격리 능동 에리어를 상측에 가지는 실리콘 기판을 준비하는 단계;능동 에리어의 게이트 영역에 게이트 산화물의 절연층을 형성하는 단계;실리콘 질화물 및 폴리실리콘으로 이루어진 물질군으로부터 선택된 물질의 박층을 증착하는 단계를 포함하는, 제 1배리어금속층상에 게이트 플레이스-홀더층을 증착하는 단계;게이트 플레이스-홀더를 에칭하는 단계;게이트 플레이스-홀더에 대한 산화물 사이드월을 구축하는 단계;능동 에리어에 소스 영역과 드레인 영역을 형성하는 단계;구조체위에 산화물층을 증착하고, 그 산화물층을 에칭하여 게이트 플레이스-홀더의 레벨까지 이중 상감 트렌치를 형성하고 소스 영역과 드레인 영역에 대한 비아를 형성하는 단계;게이트 플레이스-홀더를 제거하는 단계;상부 배리어금속층을 증착하는 단계;이중 상감 트렌치와 비아 내에 구리를 증착하는 단계; 및최종 증착된 산화물층의 레벨까지 여분의 구리와 상부 배리어금속층의 모든 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 11항에 있어서, 상기 게이트 플레이스-홀더층 증착 단계는 실리콘 질화물층을 약 100nm∼300nm 사이의 두께로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 11항에 있어서, 상부 배리어금속은 TiN, TaN, WN, TiTaN, 및 TaSiN으로 이루어진 물질군 중에서 선택되는 것을 특징으로 하는 방법.
- 제 11항에 있어서, 상기 게이트 플레이스-홀더층을 증착하는 단계에 앞서, 게이트 산화물상에 하부 배리어금속층을 증착하는 단계를 포함하고, 상기 제 1배리어금속층은 약 5nm∼20nm 사이의 두께로 증착되고, 상기 에칭 단계는 게이트 스택을 형성하기 위해 게이트 플레이스-홀더층과 하부 배리어금속층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 14항에 있어서, 하부 배리어금속은 TiN, TaN, WN, TiTaN, 및 TaSiN으로 이루어진 물질군 중에서 선택되는 것을 특징으로 하는 방법.
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