JP2002329866A - デュアルダマシン法による銅ゲートおよびそのインタコネクト - Google Patents
デュアルダマシン法による銅ゲートおよびそのインタコネクトInfo
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Classifications
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】
【課題】 メタルゲートおよびそのインタコネクトを単
一処理する低コストメタルゲート製造技術を提供するこ
と。 【解決手段】 本発明の方法により、上に絶縁領域を有
するシリコン基板を調製し、アクティブ領域のゲート領
域に絶縁層を形成し、第１のバリアメタル層を堆積し、
ゲートプレースホルダー層を第１のバリアメタル層上に
堆積してエッチングし、ゲートスタックを形成し、ゲー
トスタックの周りに酸化物側壁を構築し、アクティブ領
域にソース領域およびドレイン領域を形成し、その構造
上に堆積される酸化物層をエッチングし、ゲートプレー
スホルダーレベルまでのデュアルダマシントレンチとソ
ース領域およびドレイン領域用のビアを形成し、ゲート
プレースホルダーを除去し、第２のバリアメタル層を堆
積し、銅をデュアルダマシントレンチおよびビアに堆積
し、余分な銅および第２のバリアメタル層の全ての部分
を最終的に堆積された酸化物層のレベルまで除去する。
一処理する低コストメタルゲート製造技術を提供するこ
と。 【解決手段】 本発明の方法により、上に絶縁領域を有
するシリコン基板を調製し、アクティブ領域のゲート領
域に絶縁層を形成し、第１のバリアメタル層を堆積し、
ゲートプレースホルダー層を第１のバリアメタル層上に
堆積してエッチングし、ゲートスタックを形成し、ゲー
トスタックの周りに酸化物側壁を構築し、アクティブ領
域にソース領域およびドレイン領域を形成し、その構造
上に堆積される酸化物層をエッチングし、ゲートプレー
スホルダーレベルまでのデュアルダマシントレンチとソ
ース領域およびドレイン領域用のビアを形成し、ゲート
プレースホルダーを除去し、第２のバリアメタル層を堆
積し、銅をデュアルダマシントレンチおよびビアに堆積
し、余分な銅および第２のバリアメタル層の全ての部分
を最終的に堆積された酸化物層のレベルまで除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回
路、より具体的には、メタルゲートおよびそのメタルイ
ンタコネクトの単一処理工程での形成に関する。
路、より具体的には、メタルゲートおよびそのメタルイ
ンタコネクトの単一処理工程での形成に関する。
【０００２】
【従来の技術】当該技術分野において、メタルゲート構
造を形成する多くの技術、例えば、ポリシリコン置換ゲ
ート、窒化置換ゲート、またはＴｉＮ、Ｗ、またはＭｏ
ゲートの使用が公知である。メタルゲートは、高速スイ
ッチングを提供し、その下のシリコン基板へのボロン突
き抜けを妨げるという利点を有する。しかし、公知のメ
タルゲート形成技術は、さらなるマスキング、エッチン
グ、および堆積を必要とする複雑な処理であり、製造処
理において用いられる場合、製造コストが非常に高くな
る原因となる。
造を形成する多くの技術、例えば、ポリシリコン置換ゲ
ート、窒化置換ゲート、またはＴｉＮ、Ｗ、またはＭｏ
ゲートの使用が公知である。メタルゲートは、高速スイ
ッチングを提供し、その下のシリコン基板へのボロン突
き抜けを妨げるという利点を有する。しかし、公知のメ
タルゲート形成技術は、さらなるマスキング、エッチン
グ、および堆積を必要とする複雑な処理であり、製造処
理において用いられる場合、製造コストが非常に高くな
る原因となる。
【０００３】Ｈ．Ｙａｎｇらによる、Ａ ｃｏｍｐａｒ
ｉｓｏｎ ｏｆ ＴｉＮ ｐｒｏｃｅｓｓｅｓ ｆｏｒ
ＣＶＤ Ｗ／ＴｉＮ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ
ｏｎ ３ｎｍ ｇａｔｅ ｏｘｉｄｅ、ＩＥＤＭ−９
７、ｐｐ．４５９〜４６２（１９９７年）は、ゲート電
極としてのＴｉＮの使用、およびこのようなゲート電極
を形成する様々な技術を記載する。
ｉｓｏｎ ｏｆ ＴｉＮ ｐｒｏｃｅｓｓｅｓ ｆｏｒ
ＣＶＤ Ｗ／ＴｉＮ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ
ｏｎ ３ｎｍ ｇａｔｅ ｏｘｉｄｅ、ＩＥＤＭ−９
７、ｐｐ．４５９〜４６２（１９９７年）は、ゲート電
極としてのＴｉＮの使用、およびこのようなゲート電極
を形成する様々な技術を記載する。
【０００４】Ａ．Ｃｈａｔｔｅｒｊｅｅらによる、Ｓｕ
ｂ−１００ｎｍ ｇａｔｅ ｌｅｎｇｔｈ ｍｅｔａｌ
ｎｍｏｓ ｔｒａｎｓｉｓｔｏｒｓ ｆａｂｒｉｃａ
ｔｅｄ ｂｙａ ｒｅｐｌａｃｅｍｅｎｔ ｇａｔｅ
ｐｒｏｃｅｓｓ、ＩＥＤＭ−９７、ｐｐ．８２１〜８２
４（１９９７年）は、ポリシリコンゲートプレースホル
ダー、および、その後の、このようなプレースホルダー
のメタルとの置換を説明する。
ｂ−１００ｎｍ ｇａｔｅ ｌｅｎｇｔｈ ｍｅｔａｌ
ｎｍｏｓ ｔｒａｎｓｉｓｔｏｒｓ ｆａｂｒｉｃａ
ｔｅｄ ｂｙａ ｒｅｐｌａｃｅｍｅｎｔ ｇａｔｅ
ｐｒｏｃｅｓｓ、ＩＥＤＭ−９７、ｐｐ．８２１〜８２
４（１９９７年）は、ポリシリコンゲートプレースホル
ダー、および、その後の、このようなプレースホルダー
のメタルとの置換を説明する。
【０００５】Ｊ．Ｃ．Ｈｕらによる、Ｆｅａｓｉｂｉｌ
ｉｔｙ ｏｆ ｕｓｉｎｇ Ｗ／ＴｉＮ ａｓ ｍｅｔ
ａｌ ｇａｔｅ ｆｏｒ ｃｏｎｖｅｎｔｉｏｎａｌ
０．１３μｍ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ ａｎ
ｄ ｂｅｙｏｎｄ、ＩＥＤＭ−９７、ｐｐ．８２５〜８
２８（１９９７年）は、Ｗ／ＴｉＮをメタルゲートとし
て用いる技術を記載する。
ｉｔｙ ｏｆ ｕｓｉｎｇ Ｗ／ＴｉＮ ａｓ ｍｅｔ
ａｌ ｇａｔｅ ｆｏｒ ｃｏｎｖｅｎｔｉｏｎａｌ
０．１３μｍ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ ａｎ
ｄ ｂｅｙｏｎｄ、ＩＥＤＭ−９７、ｐｐ．８２５〜８
２８（１９９７年）は、Ｗ／ＴｉＮをメタルゲートとし
て用いる技術を記載する。
【０００６】Ｔ．Ｕｓｈｉｋｉらによる、Ｉｍｐｒｏｖ
ｅｍｅｎｔ ｏｆ ｇａｔｅ ｏｘｉｄｅ ｒｅｌｉａ
ｂｉｌｉｔｙ ｆｏｒ ｔａｎｔａｌｕｍ−ｇａｔｅ
ＭＯＳ ｄｅｖｉｓｅ ｕｓｉｎｇ ｘｅｎｏｎ ｐｌ
ａｓｍａ ｓｐｕｔｔｅｒｉｎｇ ｔｅｃｈｎｏｌｏｇ
ｙ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｖｏｌ．４５ Ｎ
ｏ．１１ ｐｐ．２３４９〜２３５４（１９９８年１１
月）は、アルゴンスパッタリングに対するキセノンスパ
ッタリングの利点を記載する。
ｅｍｅｎｔ ｏｆ ｇａｔｅ ｏｘｉｄｅ ｒｅｌｉａ
ｂｉｌｉｔｙ ｆｏｒ ｔａｎｔａｌｕｍ−ｇａｔｅ
ＭＯＳ ｄｅｖｉｓｅ ｕｓｉｎｇ ｘｅｎｏｎ ｐｌ
ａｓｍａ ｓｐｕｔｔｅｒｉｎｇ ｔｅｃｈｎｏｌｏｇ
ｙ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｖｏｌ．４５ Ｎ
ｏ．１１ ｐｐ．２３４９〜２３５４（１９９８年１１
月）は、アルゴンスパッタリングに対するキセノンスパ
ッタリングの利点を記載する。
【０００７】
【発明が解決しようとする課題】本発明の目的は、低コ
ストメタルゲート製造技術を提供することである。
ストメタルゲート製造技術を提供することである。
【０００８】本発明の他の目的は、メタルゲートおよび
第１のレベルのインタコネクトを単一処理工程で提供す
ることである。
第１のレベルのインタコネクトを単一処理工程で提供す
ることである。
【０００９】
【課題を解決するための手段】本発明の方法は、同時に
形成されるゲートおよびそのインタコネクトを有する半
導体デバイスを形成する方法であって、上に絶縁領域を
有するシリコン基板を調製する工程と、アクティブ領域
のゲート領域において、絶縁層を形成する工程と、第１
のバリアメタル層を堆積する工程と、ゲートプレースホ
ルダー層を上記第１のバリアメタル層上に堆積する工程
と、上記ゲートプレースホルダー層および上記第１のバ
リアメタル層をエッチングして、ゲートスタックを形成
する工程と、上記ゲートスタックの周りに酸化物側壁を
構築する工程と、上記アクティブ領域において、ソース
領域およびドレイン領域を形成する工程と、その構造上
に酸化物層を堆積し、上記酸化物層をエッチングして、
上記ゲートプレースホルダーのレベルまでのデュアルダ
マシントレンチと、上記ソース領域およびドレイン領域
用のビアとを形成する工程と、上記ゲートプレースホル
ダーを除去する工程と、第２のバリアメタル層を堆積す
る工程と、銅を上記デュアルダマシントレンチおよび上
記ビアに堆積する工程と、余分な銅および上記第２のバ
リアメタル層の全ての部分を最終的に堆積された酸化物
層のレベルまで除去する工程と、を含み、これにより上
記目的が達成される。
形成されるゲートおよびそのインタコネクトを有する半
導体デバイスを形成する方法であって、上に絶縁領域を
有するシリコン基板を調製する工程と、アクティブ領域
のゲート領域において、絶縁層を形成する工程と、第１
のバリアメタル層を堆積する工程と、ゲートプレースホ
ルダー層を上記第１のバリアメタル層上に堆積する工程
と、上記ゲートプレースホルダー層および上記第１のバ
リアメタル層をエッチングして、ゲートスタックを形成
する工程と、上記ゲートスタックの周りに酸化物側壁を
構築する工程と、上記アクティブ領域において、ソース
領域およびドレイン領域を形成する工程と、その構造上
に酸化物層を堆積し、上記酸化物層をエッチングして、
上記ゲートプレースホルダーのレベルまでのデュアルダ
マシントレンチと、上記ソース領域およびドレイン領域
用のビアとを形成する工程と、上記ゲートプレースホル
ダーを除去する工程と、第２のバリアメタル層を堆積す
る工程と、銅を上記デュアルダマシントレンチおよび上
記ビアに堆積する工程と、余分な銅および上記第２のバ
リアメタル層の全ての部分を最終的に堆積された酸化物
層のレベルまで除去する工程と、を含み、これにより上
記目的が達成される。
【００１０】上記ゲートプレースホルダーを堆積する工
程が、窒化シリコンおよびポリシリコンからなる材料の
群から選択される材料の薄膜を堆積する工程を含み得
る。
程が、窒化シリコンおよびポリシリコンからなる材料の
群から選択される材料の薄膜を堆積する工程を含み得
る。
【００１１】上記窒化シリコン層を堆積する工程が、約
１００〜３００ｎｍの間の厚さまで上記窒化シリコン層
を堆積する工程を含み得る。
１００〜３００ｎｍの間の厚さまで上記窒化シリコン層
を堆積する工程を含み得る。
【００１２】上記第１および第２のバリアメタルが、Ｔ
ｉＮ、ＴａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮか
らなる金属の群から選択され得る。
ｉＮ、ＴａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮか
らなる金属の群から選択され得る。
【００１３】上記第１のバリアメタル層が、約５〜２０
ｎｍの間の厚さまで堆積され得る。
ｎｍの間の厚さまで堆積され得る。
【００１４】上記絶縁層を形成する工程が、ゲート酸化
物層を形成する工程を含み得る。
物層を形成する工程を含み得る。
【００１５】上記絶縁層を形成する工程が、ＨｆＯ2お
よびＺｒＯ2からなる材料の群から選択される高ｋ材料
の層を形成する工程を含み得る。
よびＺｒＯ2からなる材料の群から選択される高ｋ材料
の層を形成する工程を含み得る。
【００１６】本発明の方法は、同時に形成されるゲート
およびそのインタコネクトを有する半導体デバイスを形
成する方法であって、上に絶縁アクティブ領域を有する
シリコン基板を調製する工程と、アクティブ領域のゲー
ト領域において、ゲート酸化物の絶縁層を形成する工程
と、第１のバリアメタル層を堆積する工程と、窒化シリ
コン層を上記第１のバリアメタル層上に堆積する工程
と、上記窒化シリコン層および上記第１のバリアメタル
層をエッチングして、ゲートスタックを形成する工程
と、上記ゲートスタックの周りに酸化物側壁を構築する
工程と、上記アクティブ領域において、ソース領域およ
びドレイン領域を形成する工程と、その構造上に酸化物
層を堆積し、上記酸化物層をエッチングして、上記窒化
シリコンのレベルまでのデュアルダマシントレンチと、
上記ソース領域およびドレイン領域用のビアとを形成す
る工程と、上記窒化シリコンを除去する工程と、第２の
バリアメタル層を堆積する工程であって、上記第１のバ
リアメタルおよび上記第２のバリアメタルがＴｉＮ、Ｔ
ａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる金
属の群から選択される、工程と、銅を上記デュアルダマ
シントレンチおよび上記ビアに堆積する工程と、余分な
銅および上記第２のバリアメタル層の全ての部分を最終
的に堆積された酸化物層のレベルまで除去する工程と、
を含み、これにより上記目的が達成される。
およびそのインタコネクトを有する半導体デバイスを形
成する方法であって、上に絶縁アクティブ領域を有する
シリコン基板を調製する工程と、アクティブ領域のゲー
ト領域において、ゲート酸化物の絶縁層を形成する工程
と、第１のバリアメタル層を堆積する工程と、窒化シリ
コン層を上記第１のバリアメタル層上に堆積する工程
と、上記窒化シリコン層および上記第１のバリアメタル
層をエッチングして、ゲートスタックを形成する工程
と、上記ゲートスタックの周りに酸化物側壁を構築する
工程と、上記アクティブ領域において、ソース領域およ
びドレイン領域を形成する工程と、その構造上に酸化物
層を堆積し、上記酸化物層をエッチングして、上記窒化
シリコンのレベルまでのデュアルダマシントレンチと、
上記ソース領域およびドレイン領域用のビアとを形成す
る工程と、上記窒化シリコンを除去する工程と、第２の
バリアメタル層を堆積する工程であって、上記第１のバ
リアメタルおよび上記第２のバリアメタルがＴｉＮ、Ｔ
ａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる金
属の群から選択される、工程と、銅を上記デュアルダマ
シントレンチおよび上記ビアに堆積する工程と、余分な
銅および上記第２のバリアメタル層の全ての部分を最終
的に堆積された酸化物層のレベルまで除去する工程と、
を含み、これにより上記目的が達成される。
【００１７】上記窒化シリコン層を堆積する工程が、約
１００〜３００ｎｍの間の厚さまで上記窒化シリコン層
を堆積する工程を含み得る。
１００〜３００ｎｍの間の厚さまで上記窒化シリコン層
を堆積する工程を含み得る。
【００１８】上記第１のバリアメタル層が、約５〜２０
ｎｍの間の厚さまで堆積され得る。
ｎｍの間の厚さまで堆積され得る。
【００１９】本発明の方法は、同時に形成されるゲート
およびそのインタコネクトを有する半導体デバイスを形
成する方法であって、上に絶縁アクティブ領域を有する
シリコン基板を調製する工程と、アクティブ領域のゲー
ト領域において、ゲート酸化物の絶縁層を形成する工程
と、ゲートプレースホルダー層を第１のバリアメタル層
上に堆積する工程であって、窒化シリコンおよびポリシ
リコンからなる材料の群から選択される材料の薄層を堆
積する工程を含む、工程と、上記ゲートプレースホルダ
ー層をエッチングする工程と、上記ゲートプレースホル
ダーの周りに酸化物側壁を構築する工程と、上記アクテ
ィブ領域において、ソース領域およびドレイン領域を形
成する工程と、その構造上に酸化物層を堆積し、上記酸
化物層をエッチングして、上記ゲートプレースホルダー
のレベルまでのデュアルダマシントレンチと、上記ソー
ス領域およびドレイン領域用のビアとを形成する工程
と、上記ゲートプレースホルダーを除去する工程と、上
方バリアメタル層を堆積する工程と、銅を上記デュアル
ダマシントレンチおよび上記ビアに堆積する工程と、余
分な銅および上記上方バリアメタル層の全ての部分を最
終的に堆積された酸化物層のレベルまで除去する工程
と、を含み、これにより上記目的が達成される。
およびそのインタコネクトを有する半導体デバイスを形
成する方法であって、上に絶縁アクティブ領域を有する
シリコン基板を調製する工程と、アクティブ領域のゲー
ト領域において、ゲート酸化物の絶縁層を形成する工程
と、ゲートプレースホルダー層を第１のバリアメタル層
上に堆積する工程であって、窒化シリコンおよびポリシ
リコンからなる材料の群から選択される材料の薄層を堆
積する工程を含む、工程と、上記ゲートプレースホルダ
ー層をエッチングする工程と、上記ゲートプレースホル
ダーの周りに酸化物側壁を構築する工程と、上記アクテ
ィブ領域において、ソース領域およびドレイン領域を形
成する工程と、その構造上に酸化物層を堆積し、上記酸
化物層をエッチングして、上記ゲートプレースホルダー
のレベルまでのデュアルダマシントレンチと、上記ソー
ス領域およびドレイン領域用のビアとを形成する工程
と、上記ゲートプレースホルダーを除去する工程と、上
方バリアメタル層を堆積する工程と、銅を上記デュアル
ダマシントレンチおよび上記ビアに堆積する工程と、余
分な銅および上記上方バリアメタル層の全ての部分を最
終的に堆積された酸化物層のレベルまで除去する工程
と、を含み、これにより上記目的が達成される。
【００２０】上記ゲートプレースホルダー層を堆積する
工程が、約１００〜３００ｎｍの間の厚さまで上記窒化
シリコン層を堆積する工程を含み得る。
工程が、約１００〜３００ｎｍの間の厚さまで上記窒化
シリコン層を堆積する工程を含み得る。
【００２１】上記上方バリアメタルが、ＴｉＮ、Ｔａ
Ｎ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる金属
の群から選択され得る。
Ｎ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる金属
の群から選択され得る。
【００２２】上記ゲートプレースホルダーを堆積する工
程の前に、下方バリアメタル層を上記ゲート酸化物上に
堆積する工程を含み、約５〜２０ｎｍの間の厚さまで、
上記第１のバリアメタル層が堆積され、上記エッチング
の工程が、上記ゲートプレースホルダー層および上記下
方バリアメタル層をエッチングして、ゲートスタックを
形成する工程を含み得る。
程の前に、下方バリアメタル層を上記ゲート酸化物上に
堆積する工程を含み、約５〜２０ｎｍの間の厚さまで、
上記第１のバリアメタル層が堆積され、上記エッチング
の工程が、上記ゲートプレースホルダー層および上記下
方バリアメタル層をエッチングして、ゲートスタックを
形成する工程を含み得る。
【００２３】上記下方バリアメタルが、ＴｉＮ、Ｔａ
Ｎ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる金属
の群から選択され得る。
Ｎ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる金属
の群から選択され得る。
【００２４】同時に形成されるゲートおよびそのインタ
コネクトを有する半導体デバイスを形成する方法は、上
に絶縁領域を有するシリコン基板を調製する工程と、ア
クティブ領域のゲート領域において、絶縁層を形成する
工程と、第１のバリアメタル層を堆積する工程と、ゲー
トプレースホルダー層を堆積する工程と、ゲートプレー
スホルダー層および第１のバリアメタル層をエッチング
して、ゲートスタックを形成する工程と、ゲートスタッ
クの周りに酸化物側壁を構築する工程と、アクティブ領
域においてソース領域およびドレイン領域を形成する工
程と、構造上に酸化物層を堆積し、酸化物層をエッチン
グして、ソース領域およびドレイン領域用のビアを形成
する工程と、ゲートプレースホルダーを除去する工程
と、第２のバリアメタル層を堆積する工程と、銅をデュ
アルダマシントレンチおよびビアに堆積する工程と、余
分な銅および第２のバリアメタル層の全ての部分を最終
的に堆積された酸化物層のレベルまで除去する工程とを
含む。
コネクトを有する半導体デバイスを形成する方法は、上
に絶縁領域を有するシリコン基板を調製する工程と、ア
クティブ領域のゲート領域において、絶縁層を形成する
工程と、第１のバリアメタル層を堆積する工程と、ゲー
トプレースホルダー層を堆積する工程と、ゲートプレー
スホルダー層および第１のバリアメタル層をエッチング
して、ゲートスタックを形成する工程と、ゲートスタッ
クの周りに酸化物側壁を構築する工程と、アクティブ領
域においてソース領域およびドレイン領域を形成する工
程と、構造上に酸化物層を堆積し、酸化物層をエッチン
グして、ソース領域およびドレイン領域用のビアを形成
する工程と、ゲートプレースホルダーを除去する工程
と、第２のバリアメタル層を堆積する工程と、銅をデュ
アルダマシントレンチおよびビアに堆積する工程と、余
分な銅および第２のバリアメタル層の全ての部分を最終
的に堆積された酸化物層のレベルまで除去する工程とを
含む。
【００２５】この本発明の要旨および目的は、本発明の
本質をすぐに理解できるように提供される。本発明のよ
り完全な理解は、本発明の好適な実施形態についての以
下の詳細な説明を、図面とともに参照することによって
得ることができる。
本質をすぐに理解できるように提供される。本発明のよ
り完全な理解は、本発明の好適な実施形態についての以
下の詳細な説明を、図面とともに参照することによって
得ることができる。
【００２６】
【発明の実施の形態】本願は、２０００年１０月１７日
に特許査定された、Ｅｖａｎｓらによる米国特許第６，
１３３，１０６号、Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ａ
ｐｌａｎａｒ ＭＯＳＦＥＴ ｗｉｔｈ ｒａｉｓｅ
ｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ｂｙｃｈｅｍｉｃａｌ
ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ ａｎｄ
ｎｉｔｒｉｄｅ ｒｅｐｌａｃｅｍｅｎｔに関連す
る。
に特許査定された、Ｅｖａｎｓらによる米国特許第６，
１３３，１０６号、Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ａ
ｐｌａｎａｒ ＭＯＳＦＥＴ ｗｉｔｈ ｒａｉｓｅ
ｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ｂｙｃｈｅｍｉｃａｌ
ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ ａｎｄ
ｎｉｔｒｉｄｅ ｒｅｐｌａｃｅｍｅｎｔに関連す
る。
【００２７】本発明の方法は、メタルゲートおよびその
インタコネクトを単一処理工程で製造する技術を提供す
る。また、本発明の方法は、ゲートインタコネクトの形
成と同時に、ソースおよびドレイン用のメタルインタコ
ネクトの同時製造も提供する。置換ゲート処理は、フロ
ントエンド処理を完了し得る。例えば、窒化置換が用い
られ得る。これは、低コスト処理であり、有用性は、当
業者にとって明らかである。
インタコネクトを単一処理工程で製造する技術を提供す
る。また、本発明の方法は、ゲートインタコネクトの形
成と同時に、ソースおよびドレイン用のメタルインタコ
ネクトの同時製造も提供する。置換ゲート処理は、フロ
ントエンド処理を完了し得る。例えば、窒化置換が用い
られ得る。これは、低コスト処理であり、有用性は、当
業者にとって明らかである。
【００２８】最新の技術レベルの処理が、ウェル形成、
閾値電圧調製、およびＳＴＩ形成について行われる。例
えば、図１を参照すると、バルクシリコンウェハ１０が
セグメント化され、酸化物領域１２でデバイスを絶縁
し、本明細書において、１４として示されるデバイス領
域を形成している。ｐウェル１６は、ドーズ約５・１０
13ｃｍ-2〜５・１０14ｃｍ-2、エネルギーレベル２０〜
１００Ｋｅｖでのボロンイオンの注入によって形成され
る。閾値電圧が調製される。好適な実施形態において、
ゲート酸化物層１８である絶縁層は、熱酸化によって形
成される。ゲート酸化物は、任意の高ｋゲート誘電性材
料、例えば、ＨｆＯ2またはＺｒＯ2で置き換えられ得
る。
閾値電圧調製、およびＳＴＩ形成について行われる。例
えば、図１を参照すると、バルクシリコンウェハ１０が
セグメント化され、酸化物領域１２でデバイスを絶縁
し、本明細書において、１４として示されるデバイス領
域を形成している。ｐウェル１６は、ドーズ約５・１０
13ｃｍ-2〜５・１０14ｃｍ-2、エネルギーレベル２０〜
１００Ｋｅｖでのボロンイオンの注入によって形成され
る。閾値電圧が調製される。好適な実施形態において、
ゲート酸化物層１８である絶縁層は、熱酸化によって形
成される。ゲート酸化物は、任意の高ｋゲート誘電性材
料、例えば、ＨｆＯ2またはＺｒＯ2で置き換えられ得
る。
【００２９】第１のバリアメタル層、または下方バリア
メタル層２０は、約５〜２０ｎｍの間の厚さまで堆積さ
れる。バリアメタルは、フラットバンド電圧を決定する
構成要素であり、従って、デバイスの閾値電圧を制御す
る。第１のバリアメタルは、湿潤窒化物がゲート絶縁体
の信頼性を損なわない場合、必要とされ得ない。第１の
バリアメタルは、他の適切なバリアメタルと同様、Ｔｉ
Ｎ、ＴａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮのい
ずれかであり得る。
メタル層２０は、約５〜２０ｎｍの間の厚さまで堆積さ
れる。バリアメタルは、フラットバンド電圧を決定する
構成要素であり、従って、デバイスの閾値電圧を制御す
る。第１のバリアメタルは、湿潤窒化物がゲート絶縁体
の信頼性を損なわない場合、必要とされ得ない。第１の
バリアメタルは、他の適切なバリアメタルと同様、Ｔｉ
Ｎ、ＴａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮのい
ずれかであり得る。
【００３０】窒化物層（Ｓｉ3Ｎ4）は、ＣＶＤによって
堆積される。フォトレジストは、本明細書中でゲートプ
レースホルダーとも呼ばれる、約１００〜３００ｎｍの
厚さの窒化物犠牲ゲート２２を形成するようにエッチン
グされる。また、バリアメタル層２０は、この工程にお
いて、エッチングされ、窒化物／バリアメタルゲートス
タックを形成する。ドーズ約５・１０13ｃｍ-2〜５・１
０14ｃｍ-2、エネルギーレベル２０〜１００Ｋｅｖで
の、ＬＤＤ、例えば、ヒ素イオンのＬＤＤのイオン注入
によって、図１の構造が得られる。
堆積される。フォトレジストは、本明細書中でゲートプ
レースホルダーとも呼ばれる、約１００〜３００ｎｍの
厚さの窒化物犠牲ゲート２２を形成するようにエッチン
グされる。また、バリアメタル層２０は、この工程にお
いて、エッチングされ、窒化物／バリアメタルゲートス
タックを形成する。ドーズ約５・１０13ｃｍ-2〜５・１
０14ｃｍ-2、エネルギーレベル２０〜１００Ｋｅｖで
の、ＬＤＤ、例えば、ヒ素イオンのＬＤＤのイオン注入
によって、図１の構造が得られる。
【００３１】酸化層は、ＣＶＤによって堆積される。こ
の酸化物層は、プラズマエッチングされて、窒化物ゲー
ト２２の周りに、酸化物側壁２８を形成する。Ｎ＋ソー
スおよびドレインが、例えば、ドーズ約１・１０15ｃｍ
-2〜５・１０14ｃｍ-2、エネルギーレベル３０〜６０Ｋ
ｅｖでのヒ素イオンのイオン注入によって形成され、図
２の構造が得られる。ＰＭＯＳ用のソースおよびドレイ
ンは、Ｐ＋イオンを用いて形成される。上記の処理工程
は、上記の関連出願に記載された処理工程と類似する。
の酸化物層は、プラズマエッチングされて、窒化物ゲー
ト２２の周りに、酸化物側壁２８を形成する。Ｎ＋ソー
スおよびドレインが、例えば、ドーズ約１・１０15ｃｍ
-2〜５・１０14ｃｍ-2、エネルギーレベル３０〜６０Ｋ
ｅｖでのヒ素イオンのイオン注入によって形成され、図
２の構造が得られる。ＰＭＯＳ用のソースおよびドレイ
ンは、Ｐ＋イオンを用いて形成される。上記の処理工程
は、上記の関連出願に記載された処理工程と類似する。
【００３２】さらなる酸化物３４は、ＣＶＤによって堆
積され、ＣＭＰによって平坦化されて、上記構造の上面
を平坦にする。残りの酸化物は、犠牲窒化ゲート２２の
高さと、第１のメタル層２０の厚さとを合わせた高さと
ほぼ同等の厚さである。
積され、ＣＭＰによって平坦化されて、上記構造の上面
を平坦にする。残りの酸化物は、犠牲窒化ゲート２２の
高さと、第１のメタル層２０の厚さとを合わせた高さと
ほぼ同等の厚さである。
【００３３】フォトレジストは、エッチングの前にデュ
アルダマシントレンチ３６およびビアを形成する。第１
のメタル層およびビアへのトレンチを含む、完全なデュ
アルダマシントレンチは、ソース端子３８およびドレイ
ン端子４０のために形成される。１つのトレンチ３６
は、ゲートインタコネクトまで設けられる。ゲートイン
タコネクトを形成することによって、窒化物ゲート２２
の上面が露出され、図３の構造が得られる。
アルダマシントレンチ３６およびビアを形成する。第１
のメタル層およびビアへのトレンチを含む、完全なデュ
アルダマシントレンチは、ソース端子３８およびドレイ
ン端子４０のために形成される。１つのトレンチ３６
は、ゲートインタコネクトまで設けられる。ゲートイン
タコネクトを形成することによって、窒化物ゲート２２
の上面が露出され、図３の構造が得られる。
【００３４】窒化物ゲート２２は、ウェットエッチング
によって除去され、図４に示すように、第２のバリアメ
タル層４２が、銅インタコネクト用に堆積される。第２
のバリアメタル層は、第１のバリアメタル層について特
定したメタルのうちの任意のメタルから形成され得る
が、第１および第２のバリアメタル層の両方について、
同じメタルが用いられることが望ましい。
によって除去され、図４に示すように、第２のバリアメ
タル層４２が、銅インタコネクト用に堆積される。第２
のバリアメタル層は、第１のバリアメタル層について特
定したメタルのうちの任意のメタルから形成され得る
が、第１および第２のバリアメタル層の両方について、
同じメタルが用いられることが望ましい。
【００３５】銅は、堆積され、ＣＭＰによって研磨され
て、図５に示すように、ゲート銅インタコネクト４４、
４６、および４８を構成し、それぞれ、ソース３０とド
レイン３２とを接続し、酸化物３４の上面から、第２の
バリアメタル層４２のその部分を除去する。
て、図５に示すように、ゲート銅インタコネクト４４、
４６、および４８を構成し、それぞれ、ソース３０とド
レイン３２とを接続し、酸化物３４の上面から、第２の
バリアメタル層４２のその部分を除去する。
【００３６】上記の処理が表すように、メタルゲート
は、ソース／ドレインインタコネクトと同時に形成さ
れ、従来のメタルゲート処理から、１つのメタル堆積工
程および１つのＣＭＰ工程を減らす。本発明の方法は、
第１のインタコネクトメタルを堆積する必要なしに、ゲ
ート電極と、ソースおよびドレインビア端子とが形成さ
れる、単一ダマシン処理の形成に容易に適用され得る。
は、ソース／ドレインインタコネクトと同時に形成さ
れ、従来のメタルゲート処理から、１つのメタル堆積工
程および１つのＣＭＰ工程を減らす。本発明の方法は、
第１のインタコネクトメタルを堆積する必要なしに、ゲ
ート電極と、ソースおよびドレインビア端子とが形成さ
れる、単一ダマシン処理の形成に容易に適用され得る。
【００３７】このように、デュアルダマシン法による銅
ゲートおよびメタルインタコネクトを形成する方法を開
示してきた。添付の特許請求の範囲によって規定される
本発明の範囲から逸脱することなく、さらなる変形およ
び改良が行われることが理解される。
ゲートおよびメタルインタコネクトを形成する方法を開
示してきた。添付の特許請求の範囲によって規定される
本発明の範囲から逸脱することなく、さらなる変形およ
び改良が行われることが理解される。
【００３８】
【発明の効果】本発明によって、メタルゲートおよび第
１のレベルのインタコネクトを単一処理し、低コストメ
タルゲート製造技術を提供することが可能となる。
１のレベルのインタコネクトを単一処理し、低コストメ
タルゲート製造技術を提供することが可能となる。
【図１】図１は、本発明の方法による、デュアルダマシ
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
【図２】図２は、本発明の方法による、デュアルダマシ
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
【図３】図３は、本発明の方法による、デュアルダマシ
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
【図４】図４は、本発明の方法による、デュアルダマシ
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
【図５】図５は、本発明の方法による、デュアルダマシ
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
ン法による銅ゲートおよびメタルインタコネクトの形成
における連続的な工程のうちの１つを表す図である。
１２ 酸化物領域 １６ Ｐウェル １８ ゲート酸化物 ２０ バリアメタル層 ２２ ゲート ３０ ソース ３２ ドレイン ３４ 酸化物 ３６ トレンチ ４２ バリアメタル層 ４４ インタコネクト ４６ インタコネクト ４８ インタコネクト
フロントページの続き Ｆターム(参考） 4M104 AA01 BB04 BB30 BB32 BB33 BB36 CC01 CC05 DD03 DD04 DD16 DD63 DD75 DD91 EE03 EE09 EE16 FF17 FF18 GG09 HH16 HH20 5F033 HH11 HH18 HH21 HH27 HH30 HH32 HH33 HH34 JJ11 JJ18 JJ21 JJ27 JJ30 JJ32 JJ33 JJ34 KK01 MM02 MM12 MM13 NN06 NN07 QQ08 QQ09 QQ10 QQ12 QQ19 QQ48 QQ58 QQ65 RR03 RR04 RR06 SS11 SS27 TT08 VV06 WW02 XX10 XX33 5F140 AA40 BA01 BC06 BD04 BD11 BE07 BF10 BF11 BF15 BF20 BF21 BF25 BG03 BG12 BG36 BG40 BG52 BG53 BK02 BK13 CB04 CC03 CC12 CE07 CF05
Claims (15)
- 【請求項１】 同時に形成されるゲートおよびそのイン
タコネクトを有する半導体デバイスを形成する方法であ
って、 上に絶縁領域を有するシリコン基板を調製する工程と、 アクティブ領域のゲート領域において、絶縁層を形成す
る工程と、 第１のバリアメタル層を堆積する工程と、 ゲートプレースホルダー層を該第１のバリアメタル層上
に堆積する工程と、 該ゲートプレースホルダー層および該第１のバリアメタ
ル層をエッチングして、ゲートスタックを形成する工程
と、 該ゲートスタックの周りに酸化物側壁を構築する工程
と、 該アクティブ領域において、ソース領域およびドレイン
領域を形成する工程と、 その構造上に酸化物層を堆積し、該酸化物層をエッチン
グして、該ゲートプレースホルダーのレベルまでのデュ
アルダマシントレンチと、該ソース領域およびドレイン
領域用のビアとを形成する工程と、 該ゲートプレースホルダーを除去する工程と、 第２のバリアメタル層を堆積する工程と、 銅を該デュアルダマシントレンチおよび該ビアに堆積す
る工程と、 余分な銅および該第２のバリアメタル層の全ての部分を
最終的に堆積された酸化物層のレベルまで除去する工程
と、を含む、方法。 - 【請求項２】 前記ゲートプレースホルダーを堆積する
工程が、窒化シリコンおよびポリシリコンからなる材料
の群から選択される材料の薄膜を堆積する工程を含む、
請求項１に記載の方法。 - 【請求項３】 前記窒化シリコン層を堆積する工程が、
約１００〜３００ｎｍの間の厚さまで該窒化シリコン層
を堆積する工程を含む、請求項２に記載の方法。 - 【請求項４】 前記第１および第２のバリアメタルが、
ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮ
からなる金属の群から選択される、請求項１に記載の方
法。 - 【請求項５】 前記第１のバリアメタル層が、約５〜２
０ｎｍの間の厚さまで堆積される、請求項４に記載の方
法。 - 【請求項６】 前記絶縁層を形成する工程が、ゲート酸
化物層を形成する工程を含む、請求項１に記載の方法。 - 【請求項７】 前記絶縁層を形成する工程が、ＨｆＯ2
およびＺｒＯ2からなる材料の群から選択される高ｋ材
料の層を形成する工程を含む、請求項１に記載の方法。 - 【請求項８】 同時に形成されるゲートおよびそのイン
タコネクトを有する半導体デバイスを形成する方法であ
って、 上に絶縁アクティブ領域を有するシリコン基板を調製す
る工程と、 アクティブ領域のゲート領域において、ゲート酸化物の
絶縁層を形成する工程と、 第１のバリアメタル層を堆積する工程と、 窒化シリコン層を該第１のバリアメタル層上に堆積する
工程と、 該窒化シリコン層および該第１のバリアメタル層をエッ
チングして、ゲートスタックを形成する工程と、 該ゲートスタックの周りに酸化物側壁を構築する工程
と、 該アクティブ領域において、ソース領域およびドレイン
領域を形成する工程と、 その構造上に酸化物層を堆積し、該酸化物層をエッチン
グして、該窒化シリコンのレベルまでのデュアルダマシ
ントレンチと、該ソース領域およびドレイン領域用のビ
アとを形成する工程と、 該窒化シリコンを除去する工程と、 第２のバリアメタル層を堆積する工程であって、該第１
のバリアメタルおよび該第２のバリアメタルがＴｉＮ、
ＴａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる
金属の群から選択される、工程と、 銅を該デュアルダマシントレンチおよび該ビアに堆積す
る工程と、 余分な銅および該第２のバリアメタル層の全ての部分を
最終的に堆積された酸化物層のレベルまで除去する工程
と、を含む、方法。 - 【請求項９】 前記窒化シリコン層を堆積する工程が、
約１００〜３００ｎｍの間の厚さまで該窒化シリコン層
を堆積する工程を含む、請求項８に記載の方法。 - 【請求項１０】 前記第１のバリアメタル層が、約５〜
２０ｎｍの間の厚さまで堆積される、請求項８に記載の
方法。 - 【請求項１１】 同時に形成されるゲートおよびそのイ
ンタコネクトを有する半導体デバイスを形成する方法で
あって、 上に絶縁アクティブ領域を有するシリコン基板を調製す
る工程と、 アクティブ領域のゲート領域において、ゲート酸化物の
絶縁層を形成する工程と、 ゲートプレースホルダー層を第１のバリアメタル層上に
堆積する工程であって、窒化シリコンおよびポリシリコ
ンからなる材料の群から選択される材料の薄層を堆積す
る工程を含む、工程と、 該ゲートプレースホルダー層をエッチングする工程と、 該ゲートプレースホルダーの周りに酸化物側壁を構築す
る工程と、 該アクティブ領域において、ソース領域およびドレイン
領域を形成する工程と、 その構造上に酸化物層を堆積し、該酸化物層をエッチン
グして、該ゲートプレースホルダーのレベルまでのデュ
アルダマシントレンチと、該ソース領域およびドレイン
領域用のビアとを形成する工程と、 該ゲートプレースホルダーを除去する工程と、 上方バリアメタル層を堆積する工程と、 銅を該デュアルダマシントレンチおよび該ビアに堆積す
る工程と、 余分な銅および該上方バリアメタル層の全ての部分を最
終的に堆積された酸化物層のレベルまで除去する工程
と、を含む、方法。 - 【請求項１２】 前記ゲートプレースホルダー層を堆積
する工程が、約１００〜３００ｎｍの間の厚さまで該窒
化シリコン層を堆積する工程を含む、請求項１１に記載
の方法。 - 【請求項１３】 前記上方バリアメタルが、ＴｉＮ、Ｔ
ａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる金
属の群から選択される、請求項１１に記載の方法。 - 【請求項１４】 前記ゲートプレースホルダーを堆積す
る工程の前に、下方バリアメタル層を前記ゲート酸化物
上に堆積する工程を含み、約５〜２０ｎｍの間の厚さま
で、前記第１のバリアメタル層が堆積され、前記エッチ
ングの工程が、該ゲートプレースホルダー層および該下
方バリアメタル層をエッチングして、ゲートスタックを
形成する工程を含む、請求項１１に記載の方法。 - 【請求項１５】 前記下方バリアメタルが、ＴｉＮ、Ｔ
ａＮ、ＷＮ、ＴｉＴａＮ、およびＴａＳｉＮからなる金
属の群から選択される、請求項１４に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/821,210 US20020142531A1 (en) | 2001-03-29 | 2001-03-29 | Dual damascene copper gate and interconnect therefore |
| US09/821,210 | 2001-03-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329866A true JP2002329866A (ja) | 2002-11-15 |
Family
ID=25232808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002079751A Pending JP2002329866A (ja) | 2001-03-29 | 2002-03-20 | デュアルダマシン法による銅ゲートおよびそのインタコネクト |
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| Country | Link |
|---|---|
| US (1) | US20020142531A1 (ja) |
| JP (1) | JP2002329866A (ja) |
| KR (1) | KR100407385B1 (ja) |
| TW (1) | TWI305008B (ja) |
Cited By (4)
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