JP2002208706A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】トランジスタの微細化に伴い、ＳＯＩ基板のシ
リコン活性層（ＳＯＩ層）の厚さが従来よりも薄くな
り、完全空乏型ＳＯＩトランジスタ等では、不純物を導
入した後、例えば、熱処理によってアニールを行って
も、不純物拡散層の結晶状態を充分に回復させることが
できない。 【解決手段】シリコン活性層３のソース、ドレイン領域
の位置に不純物を導入し、例えば、熱処理によってアニ
ールを行い、不純物拡散層１２、１３を形成する。その
後、シリコン活性層３のチャネル形成領域１４の厚さ
を、不純物拡散層１２、１３の厚さよりも薄くなるよう
に加工する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
−On−Insulater）構造に基づいた半導体装置及び半導
体装置の製造方法に関する。

【０００２】

【従来の技術】現在、高性能の半導体トランジスタを製
造するにあたって、動作速度の向上、消費電力の低減を
実現するために、単結晶シリコン基板に替わって、所謂
ＳＯＩ（Silicon−On−Insulater）基板（＝シリコン支
持基板と表面のシリコン層の間に、シリコン酸化膜等の
埋め込み絶縁膜が介在する基板）が使われ始めている。

【０００３】ＳＯＩ基板を用いた半導体トランジスタに
は、大きく分けて、完全空乏型ＳＯＩ（Silicon−On−I
nsulater）トランジスタと部分空乏型ＳＯＩトランジス
タ等がある。このなかで、完全空乏型ＳＯＩトランジス
タには、低寄生容量による消費電力の低減、また低閾値
であることによって、ゲート電極の材料を多結晶シリコ
ンから金属へと替え、所謂メタルゲートの使用が可能と
なる等の特長があることが知られている。

【０００４】この完全空乏型ＳＯＩトランジスタでは、
トランジスタの動作時に、ソース、ドレインの各領域、
及び埋め込み絶縁膜によって囲まれる領域を略完全に空
乏化するので、ＳＯＩ基板のシリコン活性層の厚さは、
部分空乏型ＳＯＩトランジスタの場合と比べて、自ずと
薄くする必要がある。

【０００５】近年、トランジスタの微細化が進み、ゲー
ト長が０．１μｍ以下の世代で使用する場合には、例え
ば、完全空乏型のＳＯＩトランジスタでは、素子形成領
域となるシリコン活性層（＝ＳＯＩ層）の厚さを２０ｎ
ｍ以下にまで薄くして、トランジスタ動作時のショート
チャネル効果を押さえることが必要になってくる。

【０００６】公知の如く、トランジスタを形成する過程
では、トランジスタのソース及びドレイン領域の位置に
不純物を導入し、不純物拡散層を形成する。この不純物
拡散層を形成する方法として、イオン注入法、気相拡散
法、または固相拡散法等が知られている。なかでも、イ
オン注入法は、不純物拡散層の不純物濃度を容易に高
め、その抵抗値を抑えることができるので、トランジス
タの高速性、高駆動力を実現する上で適している。

【０００７】完全空乏型ＳＯＩトランジスタ等を製造す
る過程では、以下の如く、イオン注入によって不純物を
シリコン活性層に導入し、所定の位置に不純物拡散層を
形成する。

【０００８】まず、ＳＯＩ基板（＝シリコン支持基板１
０１／埋め込みシリコン酸化膜１０２／シリコン活性層
１０３）のシリコン活性層１０３上に、ダミーゲートパ
ターン１０４（＝バッファ酸化膜６／多結晶シリコン膜
７／シリコン窒化膜８（の積層パターン））を形成す
る。その後、ダミーゲートパターン１０４をマスクにし
て、イオン注入法によって、不純物１０８をシリコン活
性層１０３に導入し、図１１（a）に示すように、トラ
ンジスタのソース及びドレイン領域の位置に不純物拡散
層１０９、１１０を形成する。

【０００９】尚、不純物拡散層１０９、１１０の間は、
チャネル形成領域１１１となる。

【００１０】イオン注入法では、不純物１０８をシリコ
ン基板１０３に導入する過程で、加速電圧量、不純物濃
度、イオン種等から一意に決まる深さまで、不純物拡散
層１０９、１１０のように非結晶化される。不純物拡散
層１０９、１１０が、非結晶化されたまま、結晶状態が
回復しなと、電気抵抗値が上昇し、トランジスタの動作
速度を低下させることになる。

【００１１】それゆえ、不純物１０８が導入された後、
熱処理によって、不純物拡散層１０９、１１０にアニー
ルを行い、導入された不純物１０８の活性化、及び非結
晶化した部分の結晶状態を回復させることが必要とな
る。

【００１２】

【発明が解決しようとする課題】前述の如く、完全空乏
型ＳＯＩトランジスタ等を製造する場合、ＳＯＩ基板
は、シリコン活性層を２０ｎｍ以下の厚さにまで薄くし
て使用する必要がある。このように、シリコン活性層が
非常に薄いものとなる場合、イオン注入法によって、不
純物１０８を、シリコン活性層１０３に高濃度に導入す
ると、図１１（ａ）に示すように、トランジスタのソー
ス及びドレイン領域の位置に形成された不純物拡散層１
０９、１１０が、各々、埋め込みシリコン酸化膜１０２
まで容易に達してしまう。

【００１３】このような状態では、不純物拡散層１０
９、１１０する過程で、再結晶化の起点となる単結晶シ
リコン（＝種結晶）の面積が非常に小さくなってしま
う。従って、その後、熱処理によってアニールを行って
も、不純物拡散層１０９、１１０の結晶状態は回復しに
くくなり、図１１（ｂ）に示すように、依然、非結晶化
されたままとなる。このように、不純物拡散層１０９、
１１０が非結晶化されたままであると、トランジスタの
ソース及びドレイン領域の抵抗値が上昇し、トランジス
タの動作速度を低下させることになる。

【００１４】この問題に対して、エピタキシャル成長法
によって、シリコン活性層１０３のソース及びドレイン
領域のみにシリコンを成長させて、選択的に厚くする方
法も考えられる。しかしながら、この場合でも、チャネ
ル領域の厚さを薄くするには、予め、シリコン活性層の
厚さを薄くしたＳＯＩ基板を使用しなければならない。
従って、トランジスタの閾値調整を行うために、イオン
注入でチャネル領域に不純物を導入すると、前述と同様
に、熱処理を行っても結晶状態の回復が充分に為されな
いという問題が生じる。

【００１５】

【課題を解決するための手段】本発明は、前述のような
問題に鑑みてなされた、半導体装置及び半導体装置の製
造方法を提供する。

【００１６】即ち、半導体基板と、この半導体基板上に
絶縁膜を介して形成されたシリコン層と、このシリコン
層上に形成されるゲート電極と、前記シリコン層に形成
されるソース領域及びドレイン領域と、前記ソース領域
及び前記ドレイン領域の間に形成されるチャネル形成領
域とを有し、前記シリコン層の深さ方向において、前記
ソース領域及びドレイン領域の厚さよりも、チャネル形
成領域の厚さが薄く形成されていることを特徴とする半
導体装置を提供する。

【００１７】また、半導体基板上に絶縁膜を介して形成
されたシリコン層上に、ダミーゲートパターンを形成す
る工程と、前記ダミーゲートパターンをマスクにして、
シリコン層に不純物を導入し、ソース及びドレイン領域
の位置に不純物拡散層を形成する工程と、前記ダミーゲ
ートパターンを埋め込むように、前記シリコン層上に絶
縁膜を形成する工程と、前記ダミーゲートパターンを除
去し、前記絶縁膜に溝を形成する工程と、前記溝の形成
された絶縁膜をマスクにして、前記シリコン層のチャネ
ル形成領域の位置にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を除去し、前記シリコン層のチャネ
ル形成領域の厚さを薄くする工程と、前記シリコン層の
チャネル形成領域上にゲート絶縁膜を形成する工程と、
前記絶縁膜の溝内部に導電材を埋め込み、ゲート電極を
形成する工程とを有することを特徴とする半導体装置の
製造方法を提供する。

【００１８】また、半導体基板上に絶縁膜を介して形成
されたシリコン層上に、ダミーゲートパターンを形成す
る工程と、前記ダミーゲートパターンをマスクにして、
シリコン層に不純物を導入し、ソース及びドレイン領域
の位置に、第１、第２の不純物拡散層を形成する工程
と、前記ダミーゲートパターンの側面にシリコン窒化膜
からなる側壁を形成する工程と、前記ダミーゲートパタ
ーン及び前記シリコン窒化膜からなる側壁をマスクにし
て、前記シリコン層に不純物を導入し、ソース及びドレ
イン領域の位置に第３、第４の不純物拡散層を形成する
工程と、前記ダミーゲートパターンを埋め込むように、
絶縁膜を形成する工程と、前記ダミーゲートパターンを
除去し、前記絶縁膜に溝を形成する工程と、前記溝の形
成された絶縁膜をマスクにして、前記シリコン層のチャ
ネル領域の位置にシリコン酸化膜を形成する工程と、前
記シリコン酸化膜を深さ方向に除去し、前記シリコン層
のチャネル領域の厚さを薄くする工程と、前記シリコン
層のチャネル形成領域上にゲート絶縁膜を形成する工程
と、前記絶縁膜の溝内部に導電材を埋め込み、ゲート電
極を形成する工程とを有することを特徴とする半導体装
置の製造方法。

【００１９】

【発明の実施の形態】以下、図面を参照しながら、本発
明の各実施の形態について説明する。

【００２０】（実施の形態１）図１（ａ）は、ＳＯＩ
（Silicon−On−Insulater）基板の深さ方向（＝厚さ方
向）を表す断面図である。シリコン支持基板１上には、
埋め込みシリコン酸化膜２を介して、所定の厚さまで薄
膜化処理されたシリコン活性層３（＝ＳＯＩ層）が形成
されている。

【００２１】尚、本実施の形態では、公知の貼り合せ法
やＳＩＭＯＸ（Separation by Inplamted Oxygen）法
等、設計条件等に応じ、適当な方法によって作成された
ＳＯＩ（Silicon−On−Insulater）基板を使用する。

【００２２】次に、図１（ｂ）に示すように、シリコン
活性層３（＝ＳＯＩ層）に浅い溝型素子分離領域４(＝
ＳＴＩ領域：Shallow-Trench-Isolation)を形成する。
また、各素子分離領域４の間は、ＭＯＳ型トランジスタ
等、半導体素子が形成される素子形成領域５として使用
される。

【００２３】浅い溝型の素子分離領域４は、シリコン活
性層３に以下のように形成する。

【００２４】まず、ＳＯＩ基板のシリコン活性層３上
に、バッファ酸化膜を形成し、その後、その上に、シリ
コン窒化膜、フォトレジスト膜を順次形成する。その
後、リソグラフィー技術を施して、露光工程及び現像工
程を行い、フォトレジスト膜にパターンを形成する。そ
の後、フォトレジスト膜に形成されたパターンをマスク
にして、反応性イオンエッチング法（ＲＩＥ法：Reacti
ve-Ion-Etching法）等、異方性エッチングで、シリコン
窒化膜に素子形成領域５に対応するパターンを形成す
る。

【００２５】次に、シリコン窒化膜のパターンをマスク
として、埋め込みシリコン酸化膜２に達するまで、シリ
コン活性層３を深さ方向にエッチングして、素子分離溝
を形成する。その後、フォトレジスト膜のパターンを除
去して、素子分離溝に埋め込むように、シリコン酸化膜
等、絶縁膜をシリコン活性層３上の面全体に堆積させ
る。その後、ＣＭＰ(Chemical Mechanical Polishing)
法等を用いて、シリコン窒化膜のパターンの上面で停止
するように、シリコン酸化膜を除去し、シリコン活性層
３上の面全体を平坦化する。その後、シリコン窒化膜と
バッファ酸化膜を除去して、図１（ｂ）に示すように、
素子分離領域４と素子形成領域５が形成される。

【００２６】以下に、図１（ｂ）に示された素子形成領
域５に、ＭＯＳ型トランジスタを形成する工程を具体的
に説明する。

【００２７】まず、シリコン活性層３上に、熱酸化処
理、またはＣＶＤ（Chemical−Vapour−Deposition）法
等でバッファ酸化膜６を形成する。その後、図２（ａ）
に示すように、多結晶シリコン膜７、シリコン窒化膜
８、フォトレジスト膜９を、順次積層するように形成す
る。

【００２８】多結晶シリコン膜７、シリコン窒化膜８
は、バッファ酸化膜４上に、ＣＶＤ法を用いて、各々堆
積させる。ここでは、一例として、多結晶シリコン膜７
を２００ｎｍ、また、シリコン窒化膜８を４０ｎｍ程度
の膜厚で、各々堆積させる。また、フォトレジスト膜９
は、スピンコーティング法等、公知の塗布を用いて、シ
リコン窒化膜６上に形成させる。

【００２９】次に、シリコン窒化膜８、多結晶シリコン
膜７、バッファ酸化膜６に、順次、ドライエッチングに
よる加工を行って、パターンを転写し、図２（ｂ）に示
すように、シリコン活性層３上の所定の位置にダミーゲ
ートパターン１０（＝バッファ酸化膜６／多結晶シリコ
ン膜７／シリコン窒化膜８（の積層パターン））を形成
する。

【００３０】ここでは、まず、リソグラフィイー技術を
用いて、露光工程及び現像工程を施し、フォトレジスト
膜９にパターンを形成する。シリコン窒化膜８には、フ
ォトレジスト膜９に形成されたパターンをマスクに用い
て、ＲＩＥ法等、異方性エッチングによって、パターン
を形成する。その後、シリコン窒化膜８に形成されたパ
ターンをマスクに用いて、ＲＩＥ法等、異方性エッチン
グによって、多結晶シリコン膜７にパターンを形成す
る。バッファ酸化膜６には、多結晶シリコン膜７に形成
されたパターンをマスクに用いて、ＲＩＥ法等、異方性
エッチングによってパターンを形成し、図２（ｂ）に示
すように、ダミーゲートパターン１０を形成する。

【００３１】次に、図２（ｃ）に示すように、イオン注
入法によって、シリコン活性層３に不純物１１を導入
し、ＭＯＳ型トランジスタのソース及びドレイン領域の
位置に、不純物拡散層１２、１３形成する。本実施の形
態では、例えば、不純物１１としてＡｓ（砒素）をシリ
コン活性層３に導入し、Ｎ⁺型の不純物拡散層１２、１
３を形成する。このとき、シリコン活性層３において、
不純物拡散層１２、１３の間に挟まれた領域が、ＭＯＳ
型トランジスタのチャネル形成領域１４となる。その
後、熱処理によって不純物拡散層１２、１３をアニール
し、シリコン活性層３に導入された不純物１１の活性化
と不純物拡散層１２、１３の結晶状態の回復を行う。

【００３２】イオン注入法によって、不純物１１がシリ
コン活性層３に導入されると、不純物１１が通過した部
分は非結晶化される。完全空乏型ＳＯＩトランジスタ
等、シリコン活性層の厚さが薄いＭＯＳ型トランジスタ
では、深さ方向において、非結晶化された部分が埋め込
みシリコン酸化膜２に達し易い。このような状態では、
再結晶化の起点となる単結晶シリコン（＝種結晶）が、
不純物の通過した部分の周辺領域に限られ、単結晶シリ
コン（＝種結晶）の表面積が非常に小さくなってしま
い、その後、熱処理を行っても、非結晶化された部分の
結晶状態を完全に回復することができなくなる。本実施
の形態であれば、不純物拡散層１２、１３、即ち、ソー
ス及びゲート領域の抵抗値が非常に高くなり、ひいて
は、高速性を有するＭＯＳ型トランジスタを製造するこ
とができなくなる。

【００３３】本実施の形態では、このような（従来の）
問題が生じないように、イオン注入の各条件を調整し、
前述の如く、不純物１１としてＡｓ（砒素）をシリコン
活性層３に導入し、Ｎ⁺型の不純物拡散層１２、１３を
形成する。この場合、イオン注入の条件は、シリコン活
性層３の膜厚が３０ｎｍであるので、加速電圧を５Ｋｅ
ｖ、ドーズ量（＝不純物１１Ａｓ（砒素）の導入量）を
１×１０¹⁴／ｃｍ²程度に設定すれば良い。この程度に
各条件を設定すれば、本実施の形態の場合、図２（ｃ）
に示すように、埋め込みシリコン酸化膜２に達する程に
は、シリコン活性層３が深さ方向に非結晶化されること
はない。ここでは、非結晶領域の界面は、シリコン活性
層３の表面から深さ方向に、２０ｎｍ程度の位置で留め
ることができた。

【００３４】不純物１１がシリコン活性層３に導入され
た後は、温度条件を９００℃に設定して、熱処理を３０
秒程度行う。この熱処理を行うことによって、導入され
た不純物１１は活性化され、不純物拡散層１２、１３の
結晶状態を単結晶シリコンへと回復させることができ
る。この段階で、不純物拡散層１２、１３は、各々、Ｍ
ＯＳ型トランジスタのソース領域及びドレイン領域とし
て形成される。

【００３５】尚、イオン注入の条件は、シリコン活性層
３の厚さに応じて設定される。但し、イオン注入によっ
て、シリコン活性層３が過剰に非結晶化されないよう
に、各条件を設定する必要がある。つまり、非結晶化さ
れた部分がＳＯＩ基板の絶縁層に達し、再結晶化の起点
となる単結晶シリコン（＝種結晶）の表面積が過剰に小
さくならないように、各条件を設定することが必要であ
る。それゆえ、本実施の形態では、不純物が導入された
段階で、不純物拡散層１２、１３が埋め込みシリコン酸
化膜２に達しないように、シリコン活性層３の厚さとイ
オン注入の各条件を設定している。

【００３６】次に、ＣＶＤ法を用いて、シリコン活性層
３上の全面に、シリコン酸化膜１５を３００ｎｍ程度の
膜厚で堆積させる。その後、図３（ａ）に示すように、
公知のＣＭＰ法を用いて、ダミーゲートパターン１０を
構成するシリコン窒化膜８が露出するまで、シリコン酸
化膜１５を除去し、シリコン活性層３上の面全体を平坦
化する。

【００３７】次に、図３（ｂ）に示すように、ダミーゲ
ートパターン１０を除去し、ゲート溝１６の空間を形成
する。

【００３８】ここでは、まず、熱リン酸処理を行って、
シリコン窒化膜８のパターンを除去する。その後、ケミ
カルドライエッチング法（ＣＤＥ法：Chemical-Dry-Etc
hing法）を施し、シリコン酸化膜１５内に埋め込まれ
た、多結晶シリコン膜７のパターンを除去する。その
後、希弗酸（ＨＦ）処理を行って、バッファ酸化膜６の
パターンを除去する。このように、ダミーゲートパター
ン１０を除去し、図３（ｂ）に示すように、ＭＯＳ型ト
ランジスタのゲート電極が埋め込み形成される領域とし
て、ゲート溝１６の空間を形成しておく。その後、ゲー
ト溝１６を形成した後、チャネル形成領域１４に相当す
る位置に不純物を導入して、閾値を調整すると良い。

【００３９】尚、ダミーゲートパターン１０を形成する
前に、チャネル形成領域１４に相当する部分に不純物を
導入し、閾値の調整を行うことも可能である。

【００４０】次に、図３（ｃ）に示すように、シリコン
活性層３のゲート溝１６に露出する領域に、８００乃至
９００℃の温度で熱酸化処理を行い、シリコン酸化膜１
７を２２ｎｍ程度の薄い膜厚で形成する。従って、シリ
コン活性層３の厚さが３０ｎｍであり、その深さ方向に
おいて、チャネル形成領域１４の厚さを約８ｎｍにまで
薄膜化することができる。

【００４１】一方、シリコン活性層３において、チャネ
ル形成領域１４以外は、厚いシリコン酸化膜１５に覆わ
れているので、熱酸化処理を行ってもシリコン活性層３
に酸化剤が殆ど到達しない。従って、ＭＯＳ型トランジ
スタの動作時に悪影響を与える程には、不純物拡散層１
２、１３（＝ソース及びドレイン領域）が酸化されるこ
とはない。

【００４２】但し、不純物拡散層１２、１３は、トラン
ジスタのソース及びドレイン領域に相当するので、熱酸
化処理を行う場合には、不純物拡散層１２、１３の領域
が必要以上に広がらないように温度範囲を設定する必要
がある。前述の如く、熱酸化処理の温度範囲が８００乃
至９００℃であれば、特にそのような問題は生じない。

【００４３】また、本実施の形態では、ダミーゲートパ
ターン１０を構成するバッファ酸化膜６を除去したが、
通常、バッファ酸化膜６は非常に薄い酸化膜として形成
されるため、熱酸化処理を行う過程で、酸化剤はバッフ
ァ酸化膜６を通過する。従って、ダミーゲートパターン
１０を除去する過程で、熱酸化処理を行う前に、必ずし
もバッファ酸化膜６を除去する必要はない。但し、熱酸
化処理を行う場合、ゲート溝１６の領域に露出するシリ
コン活性層３の深さ方向に、シリコン酸化膜１７を約２
２ｎｍの膜厚で形成するように、酸化剤や処理温度等の
各条件を調整して酸化する。具体的には、シリコン基板
に直に、シリコン酸化膜が５０ｎｍ程度形成する場合と
略同等の酸化条件となるように、酸化剤や処理温度等の
各条件を調整することが必要となる。

【００４４】次に、弗酸（ＨＦ）系の薬液等を用いてウ
エットエッチング処理を行い、熱酸化処理によって形成
されたシリコン酸化膜１７を除去し、図４（ａ）に示す
ように、シリコン活性層３のチャネル形成領域１４を薄
膜化することができる。

【００４５】尚、前述の如く、熱酸化処理によって酸化
膜を形成する替わりに、シリコン活性層３のゲート溝１
６に露出する領域を、直接、所定量エッチングして、シ
リコン活性層３のチャネル形成領域１４を薄膜化するこ
とも可能である。例えば、シリコン活性層３のゲート溝
１６に露出する領域を、ＲＩＥ法等、異方性のドライエ
ッチング法を用いて直接除去し、シリコン活性層３のチ
ャネル領域１４を薄膜化することも可能である。また、
弗酸系の薬液に替えて、弗酸と硝酸を混合した薬液を用
いてウエットエッチング処理を行い、直接、シリコン活
性層３を所定量除去し、同様にチャネル形成領域１４
を、その深さ方向において薄膜化することも可能であ
る。

【００４６】これらの方法を用いた場合、ダミーゲート
パターン１０を除去する過程で、バッファ酸化膜６を除
去し、その後、ＲＩＥ法等の異方性のドライエッチン
グ、または弗素と硝酸を混合した薬液を用いてウエット
エッチング処理を行い、シリコン活性層３を所定量除去
する必要がある。また、シリコン活性層３を所定量除去
した後、シリコン活性層３の表面を清浄化処理して、ゲ
ート絶縁膜の信頼性を高めるように備えておくと、尚一
層良い。

【００４７】次に、以下のように、公知のダマシンゲー
トプロセスを用いて、ＭＯＳ型トランジスタのゲート絶
縁膜、埋め込みゲート電極を順番に形成する。

【００４８】まず、図４（ｂ）に示すように、ゲート溝
１６の領域に露出するシリコン活性層３の表面を酸化し
て、チャネル形成領域１４上にシリコン酸化膜１８を形
成する。シリコン酸化膜１８は、ＭＯＳ型トランジスタ
において、ゲート絶縁膜として作用する。

【００４９】次に、ＣＶＤ法により、シリコン酸化膜１
８上に、窒化チタン（ＴｉＮ）膜１９を１０ｎｍ程度の
膜厚で形成する。その後、ＣＶＤ法やブランケット成膜
法等、公知の成膜方法によって、ゲート溝１６の内部を
埋め込むように、窒化チタン（ＴｉＮ）膜１９上にタン
グステン（Ｗ）２０を２５０ｎｍ程度の膜厚で堆積させ
る。

【００５０】次に、公知のＣＭＰ法によって、タングス
テン（Ｗ）２０と窒化チタン（ＴｉＮ）膜１９を除去し
て、シリコン活性層３上の面全体を平坦化し、図４
（ｃ）に示すように、ゲート溝１６内部にタングステン
（Ｗ）２０を埋め込むように残す。

【００５１】ＭＯＳ型トランジスタにおいて、ゲート溝
１６内部に埋め込まれたタングステン（Ｗ）２０は、ゲ
ート電極として、ソース、ドレイン領域（＝不純物拡散
層１２、１３）とともに機能する。

【００５２】尚、本実施の形態では、ゲート電極の材料
として、タングステン（Ｗ）以外の材料を使用すること
ができる。例えば、アルミニウム（Ａｌ）、銅（Ｃ
ｕ）、またはルチニウム（Ｒｕ）等の金属を使用するこ
とができる。また、多結晶シリコンと高融点金属等の化
合物であるシリサイド、あるいは、不純物を導入した多
結晶シリコンをゲート電極の材料として使用することも
できる。

【００５３】次に、ゲート電極（＝タングステン（Ｗ）
２０）を覆うように、層間絶縁膜として、シリコン酸化
膜２１を形成する。その後、シリコン酸化膜２１に、Ｒ
ＩＥ法等、異方性エッチングで、ゲート電極２０（＝タ
ングステン（Ｗ））、ソース及びドレインの各領域（＝
各々、不純物拡散層１２、１３）に達するコンタクトホ
ール２２を形成する。その後、ＣＶＤ法やスパッタリン
グ法等を用いて、コンタクトホール２２内に、チタン
（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜の順に各々堆積さ
せ、Ｔｉ/ＴｉＮ層２３を形成する。その後、６００℃
程度の熱処理を行い、アニールによってＴｉ/ＴｉＮ層
２３と反応させ、不純物拡散層１２、１３（＝ソース及
びドレイン領域）の表面をシリサイド化させ、接触抵抗
の値を低減させる。その後、図５に示すように、アルミ
ニウム（Ａｌ）配線層２４をスパッタリング法等で堆積
させ、所望の寸法及び形状の配線層及び電極等を形成
し、完全空乏型のＭＯＳ型トランジスタを完成する。

【００５４】尚、本実施の形態では、一例として、シリ
コン酸化膜をゲート絶縁膜の材料に使用し、ＭＯＳ型ト
ランジスタ及びその製造方法に関する説明を行った。こ
れに加えて、窒素を含むシリコン酸化膜（ＳｉＯＮ）、
五酸化タンタル（Ｔａ₂Ｏ₅）を一例とする高誘電体絶縁
膜等、他の絶縁膜をゲート絶縁膜の材料に使用し、前述
した要領で、所謂ＭＩＳ（Metal-Insulated-Semiconduc
tor）型トランジスタ及びその製造方法に適用すること
も可能である。

【００５５】本実施の形態では、本発明の要旨を逸脱し
ない範囲で、種々に変形して実施することが出来る。 （実施の形態２）本実施の形態では、ＳＯＩ基板に形成
された、ＬＤＤ（Light-Doped-Drain）構造を有するト
ランジスタを例に説明を行う。

【００５６】本実施の形態では、（実施の形態１）で用
いたＳＯＩ基板（シリコン支持基板１／埋め込みシリコ
ン酸化膜２／シリコン活性層３（＝ＳＯＩ層））をその
まま使用する。

【００５７】また、本実施の形態では、（実施の形態
１）で説明したものと同じ要領で、シリコン活性層３
（＝ＳＯＩ層）に素子分離領域４を形成し、各素子分離
領域４の間、即ち、素子形成領域５にＭＯＳ型トランジ
スタを形成する。従って、重複する点は、（実施の形態
１）に関する説明及び図面を参照し、再度の詳細な説明
は省略する。

【００５８】まず、図６（ａ）に示すように、シリコン
活性層３上に、ダミーゲートパターン２８（＝バッファ
酸化膜２５／多結晶シリコン膜２６／シリコン窒化膜２
７（の積層パターン））を形成する。

【００５９】ここでは、まず、シリコン活性層３上に、
バッファ酸化膜２５、多結晶シリコン膜２６、シリコン
窒化膜２７を、順次積層させて形成する。シリコン活性
層３上には、熱酸化処理、またはＣＶＤ法等でバッファ
酸化膜２５を形成し、多結晶シリコン膜２６、シリコン
窒化膜２７は、バッファ酸化膜２５上に、ＣＶＤ法を用
いて、各々順次堆積させる。ここでは、一例として、多
結晶シリコン膜２６を２００ｎｍ、また、シリコン窒化
膜２７を４０ｎｍ程度の膜厚で、各々堆積させる。その
後、スピンコーティング法等、公知の塗布法を用いて、
シリコン窒化膜２７上にフォトレジスト膜を形成する。
このフォトレジスト膜には、リソグラフィイー技術を用
いて、露光工程及び現像工程を施し、パターンを形成す
る。

【００６０】次に、フォトレジスト膜に形成されたパタ
ーンをマスクにして、（実施の形態１）と同様の要領
で、シリコン窒化膜２７、多結晶シリコン膜２６、バッ
ファ酸化膜２５に順次ドライエッチングによる加工を行
って、パターンを転写する。

【００６１】図６（ａ）に示すように、シリコン活性層
３上の所定の位置にダミーゲートパターン１０（＝バッ
ファ酸化膜６／多結晶シリコン膜７／シリコン窒化膜８
（の積層パターン））を形成する。

【００６２】次に、図６（ｂ）に示すように、ダミーゲ
ートパターン２８をマスクに用いて、イオン注入法によ
って、シリコン活性層３に不純物２９を導入し、ＭＯＳ
型トランジスタのソース、ドレイン領域を含む位置に、
エクステンション拡散層３０、３１を形成する。本実施
の形態では、例えば、不純物２９としてＡｓ（砒素）を
シリコン活性層３に導入し、Ｎ^-型のエクステンション
拡散層３０、３１を形成する。

【００６３】前述の如く、イオン注入法によって、不純
物の導入された部分は、非結晶化されている。このと
き、完全空乏型ＳＯＩトランジスタ等、シリコン活性層
の厚さが薄いＭＯＳ型トランジスタでは、深さ方向にお
いて、非結晶化された部分がＳＯＩ基板の埋め込みシリ
コン酸化膜に達し易い。このような場合、不純物をシリ
コン活性層に導入した後は、熱処理を行い、導入された
不純物の活性化及び不純拡散層の結晶状態の回復を行う
が、その後の熱処理でも結晶性を回復することが出来
ず、高性能なトランジスタを製造することができない。

【００６４】本実施の形態では、このような（従来の）
問題が生じないように、イオン注入の各条件を調整し、
前述の如く、不純物２９としてＡｓ（砒素）をシリコン
活性層３に導入し、Ｎ-型のエクステンション拡散層３
０、３１を形成する。この場合、イオン注入の条件は、
シリコン活性層３の膜厚が３０ｎｍであるので、加速電
圧を５Ｋｅｖ、ドーズ量（＝不純物２９Ａｓ（砒素）の
導入量）を１×１０¹⁴／ｃｍ²程度に設定すれば良い。
この程度に各条件を設定すれば、本実施の形態の場合、
図６（ｂ）に示すように、埋め込みシリコン酸化膜２に
達する程には、シリコン活性層３が深さ方向に非結晶化
されることはない。ここでは、エクステンション拡散層
３０、３１は、シリコン活性層３の深さ方向において、
２０ｎｍ程度の位置までに留めることができた。

【００６５】次に、温度条件を８００℃に設定して、熱
処理を３０秒程度行う。この熱処理を行うことによっ
て、導入された不純物２９は活性化され、エクステンシ
ョン拡散層３０、３１の結晶状態を単結晶シリコンへと
回復させる。

【００６６】次に、図７（ａ）に示すように、ダミーゲ
ートパターン２８の側面に沿って、シリコン窒化膜ライ
ナー３３とシリコン酸化膜側壁３４を各々形成する。

【００６７】ここでは、まず、ダミーゲートパターン２
８を覆うように、ＣＶＤ法を用いて、シリコン活性層３
上の全面に、シリコン窒化膜ライナー３３を２０ｎｍ程
度の膜厚で形成する。

【００６８】次に、同様にＣＶＤ法を用いて、シリコン
窒化膜ライナー３３上に、シリコン酸化膜を７０ｎｍ程
度の膜厚で堆積させる。その後、このシリコン酸化膜
を、ダミーゲートパターン２８の側面に沿って残るよう
に、ＲＩＥ法等、異方性エッチングによって一部除去
し、シリコン酸化膜側壁３４を形成する。

【００６９】次に、図７（ｂ）に示すように、ダミーゲ
ートパターン２８の側面部分に沿って形成されたシリコ
ン酸化膜側壁３４をマスクにして、イオン注入法で、不
純物３５としてＡｓ（砒素）をシリコン活性層３に導入
する。イオン注入の条件は、シリコン活性層３の膜厚が
３０ｎｍであるので、加速電圧を５Ｋｅｖ、ドーズ量
（＝不純物３５Ａｓ（砒素）の導入量）を１×１０¹⁵／
ｃｍ²程度に設定すれば良い。

【００７０】次に、図７（ｃ）に示すように、熱処理を
行って、活性化アニールを行うことで、ＭＯＳ型トラン
ジスタのソース及びドレインの各領域に相当する位置
に、不純物拡散層３６、３７を形成する。

【００７１】尚、この段階で、ＭＯＳ型トランジスタの
ソース及びドレインの各領域を低抵抗化するために、不
純物拡散層３６、３７の表層部にシリサイド層を形成す
ることも可能である。この場合、不純物拡散層３６、３
７上に、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）等
の高融点金属の薄膜を形成し、この状態で熱処理を行
い、不純物拡散層３６、３７の表層部にシリサイド層を
形成する。このようにシリサイド層を形成すると、金属
配線とソース、ドレインの各領域の接触抵抗が下がり、
ＭＯＳ型トランジスタの高速性を、尚一層、高めること
ができる。

【００７２】本実施の形態で、ＳＯＩトランジスタ等を
形成する場合は、従来の技術を用いる場合よりも、ＳＯ
Ｉ基板のシリコン活性層３を、ソース及びドレイン領域
において厚くすることが可能となる。従って、熱処理の
温度や熱処理時間の制御に余裕ができ、シリサイド層の
形成を容易に行うことができる。

【００７３】次に、図８（ａ）に示すように、ＣＶＤ法
によって、シリコン活性層３上の全面にシリコン酸化膜
３８を３００ｎｍ程度堆積させる。その後、公知のＣＭ
Ｐ法等を用いて、ダミーゲートパターン２８を構成する
シリコン窒化膜２７が露出する迄、シリコン酸化膜３８
を除去し、シリコン活性層３上の面全体を平坦化する。

【００７４】次に、図８（ｂ）に示すように、ダミーゲ
ートパターン２８の各層を順次除去して、ゲート溝３９
の空間を形成する。

【００７５】ここでは、シリコン窒化膜２７を熱リン酸
処理、多結晶シリコン膜２６をＣＤＥ、バッファ酸化膜
２５を希弗酸（ＨＦ）処理により、エッチングすること
でダミーゲートパターン２８を除去し、ＭＯＳ型トラン
ジスタのゲート電極が形成される領域にゲート溝３９の
空間を形成しておく。

【００７６】また、ダミーゲートパターン２８の各層が
エッチング除去される過程で、ゲート溝３９の空間に
は、常時、シリコン窒化膜ライナー３３が露出すること
になる。シリコン窒化膜ライナー３３は、弗酸（ＨＦ）
に対するエッチング耐性が高く、従って、ゲート溝３９
の幅を所定の寸法に維持し、ゲート電極を寸法精度良く
形成することができる。

【００７７】次に、図８（ｃ）に示すように、熱酸化処
理を８００乃至９００℃で行い、ゲート溝３９に露出す
るシリコン活性層３のチャネル形成領域３２に、シリコ
ン酸化膜４０を２２ｎｍ程度の薄い膜厚で形成する。こ
こで、シリコン活性層３のゲート溝４０に露出するチャ
ネル形成領域３２は、シリコン活性層３の深さ方向にお
いて、薄膜化される。一方、シリコン活性層３におい
て、チャネル形成領域３２以外は、厚いシリコン酸化膜
３８に覆われているので、熱酸化処理を行っても酸化剤
が殆ど到達しない。従って、ＭＯＳ型トランジスタの動
作時に悪影響を与える程には、エクステンション拡散層
３０、３１、及び不純物拡散層３６、３７（＝ソース及
びドレイン領域）が酸化されることはない。

【００７８】但し、不純物拡散層３６、３７は、トラン
ジスタのソース及びドレイン領域に相当するので、熱酸
化処理を行う場合には、不純物拡散層３６、３７の領域
が必要以上に広がらないように温度範囲を設定する必要
がある。前述の如く、熱酸化処理の温度範囲が８００乃
至９００℃であれば、特にそのような問題は生じない。

【００７９】次に、弗酸（ＨＦ）系の薬液等を用いてウ
エットエッチング処理を行い、熱酸化処理によって形成
されたシリコン酸化膜４０を除去し、図９（ａ）に示す
ように、シリコン活性層３のチャネル形成領域３２を薄
膜化する。

【００８０】尚、シリコン活性層３のゲート溝３９に露
出する領域を、直接、所定量除去して、シリコン活性層
３のチャネル形成領域３２を薄膜化することも可能であ
る。例えば、シリコン活性層３のゲート溝３９に露出す
る領域を、ＲＩＥ法等、異方性ドライエッチング法を用
いて直接除去し、シリコン活性層３のチャネル領域３２
を薄膜化することも可能である。

【００８１】また、弗硝酸系の薬液を用いてウエットエ
ッチング処理を行い、直接、シリコン活性層３を所定量
除去し、同様にチャネル形成領域３２を薄膜化すること
も可能である。

【００８２】これらの方法を用いた場合、ダミーゲート
パターン２８を除去する過程で、バッファ酸化膜２５を
除去し、その後、ＲＩＥ法等の異方性のドライエッチン
グ、または弗素と硝酸を混合した薬液を用いてウエット
エッチング処理を行い、シリコン活性層３を所定量除去
する必要がある。また、シリコン活性層３を所定量除去
した後、シリコン活性層３の表面を清浄化処理して、ゲ
ート絶縁膜の信頼性を高めるように備えておくと、尚一
層良い。

【００８３】次に、公知のダマシンゲートプロセスを用
いて、ＭＯＳ型トランジスタのゲート絶縁膜、埋め込み
ゲート電極を順番に形成する。

【００８４】まず、図９（ｂ）に示すように、ゲート溝
３９の領域に露出するシリコン活性層３の表面を酸化し
て、チャンネル形成領域３２上にシリコン酸化膜４１を
形成する。シリコン酸化膜４１は、ＭＯＳ型トランジス
タにおいて、ゲート絶縁膜として作用する。

【００８５】次に、ＣＶＤ法によって、シリコン酸化膜
４１上に、窒化チタン（ＴｉＮ）膜４２を１０ｎｍ程度
の膜厚で形成する。その後、ＣＶＤ法やブランケット成
膜等、公知の成膜方法によって、ゲート溝３９の内部を
埋め込むように、窒化チタン（ＴｉＮ）膜４２上にタン
グステン（Ｗ）４３を２５０ｎｍ程度の膜厚で堆積させ
る。その後、公知のＣＭＰ法によって、タングステン
（Ｗ）４３と窒化チタン（ＴｉＮ）膜４２を除去して、
シリコン活性層３上の面全体を平坦化し、図９（ｃ）に
示すように、ゲート溝３９内にタングステン（Ｗ）４３
を埋め込むように残し、ＭＯＳ型トランジスタのゲート
電極を形成する。

【００８６】尚、本実施の形態では、（実施の形態１）
と同様に、ゲート電極の材料として、タングステン
（Ｗ）以外の材料を使用することができる。例えば、ア
ルミニウム（Ａｌ）、銅（Ｃｕ）、またはルチニウム
（Ｒｕ）等の金属を使用することができる。また、多結
晶シリコンと高融点金属等の化合物であるシリサイド、
あるいは、不純物を導入した多結晶シリコンをゲート電
極の材料として使用することもできる。

【００８７】次に、ゲート電極（＝タングステン（Ｗ）
４３）を覆うように、層間絶縁膜として、シリコン酸化
膜４４を形成する。その後、シリコン酸化膜４４に、Ｒ
ＩＥ法等、異方性エッチングで、ゲート電極（＝タング
ステン４３（Ｗ））、ソース及びドレインの各領域（＝
各々、不純物拡散層３６、３７）に達するコンタクトホ
ール４５を形成する。その後、ＣＶＤ法やスパッタリン
グ法等を用いて、コンタクトホール４５内に、チタン
（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜の順に各々堆積さ
せ、Ｔｉ/ＴｉＮ層４６を形成する。その後、６００℃
程度の熱処理を行い、アニールによってＴｉ/ＴｉＮ層
４６と反応させ、不純物拡散層３６、３７（＝ソース及
びドレイン領域）の表面をシリサイド化させ、接触抵抗
の値を低減させる。その後、図１０に示すように、アル
ミニウム（Ａｌ）配線層４７をスパッタリング法等で堆
積させ、所望の寸法及び形状の配線層及び電極等を形成
し、完全空乏型のＭＯＳ型トランジスタを完成する。

【００８８】尚、本実施の形態では、一例として、シリ
コン酸化膜をゲート絶縁膜の材料に使用し、ＭＯＳ型ト
ランジスタ及びその製造方法に関する説明を行った。こ
れに加えて、（実施の形態１）と同様に、窒素を含むシ
リコン酸化膜（ＳｉＯＮ）、五酸化タンタル（Ｔａ
₂Ｏ₅）を一例とする高誘電体絶縁膜等、他の絶縁膜をゲ
ート絶縁膜の材料に使用し、前述した要領で、所謂ＭＩ
Ｓ（Metal-Insulated-Semiconductor）型トランジスタ
及びその製造方法に適用することも可能である。

【００８９】本実施の形態では、本発明の要旨を逸脱し
ない範囲で、種々に変形して実施することができる。

【００９０】

【発明の効果】本発明では、シリコン活性層の不純物拡
散層に熱処理を行い、その後、シリコン活性層のチャネ
ル形成領域の厚さを薄くする。これより、半導体装置を
製造する過程において、完全空乏型ＳＯＩトランジスタ
等では、従来よりもシリコン活性層が厚く形成された基
板を用い、尚且つ不純物拡散層の結晶状態の回復を容易
に行うことが可能となる。

【００９１】従って、パターンの微細化に対応しなが
ら、高速性、低消費電力を有する半導体装置を実現する
ことができる。

【図面の簡単な説明】

【図１】 本発明の（実施の形態１）を表す工程の断面
図（＝ＳＯＩ基板の断面図）である。

【図２】 本発明の（実施の形態１）を表す工程の断面
図である。

【図３】 本発明の（実施の形態１）を表す工程の断面
図である。

【図４】 本発明の（実施の形態１）を表す工程の断面
図である。

【図５】 本発明の（実施の形態１）を表す半導体装置
の断面図である。

【図６】 本発明の（実施の形態２）を表す工程の断面
図である。

【図７】 本発明の（実施の形態２）を表す工程の断面
図である。

【図８】 本発明の（実施の形態２）を表す工程の断面
図である。

【図９】 本発明の（実施の形態２）を表す工程の断面
図である。

【図１０】本発明の（実施の形態２）を表す半導体装置
の断面図である。

【図１１】従来の半導体装置の製造方法を表す断面図で
ある。

【符号の説明】

１・・・シリコン支持基板 ２・・・埋め込みシリコ
ン酸化膜 ３・・・シリコン活性層 ４・・・溝型の素子分離
領域 ５・・・素子形成領域 ６、２５・・・バッファ
酸化膜 ７、２６・・・多結晶シリコン膜 ８、２７・・・シ
リコン窒化膜 ９・・・フォトレジスト膜、 １０、２８・・・ダミー
ゲートパターン １１、２９、３５・・・不純物、１２、１３、３６、３
７・・・不純物拡散層 １４、３２・・・チャネル形成領域 １５、１７、１８、３８、４０、４１・・・シリコン酸
化膜 １６、３９・・・ゲート溝 １９、４２・・・窒化チタン膜（＝バリアメタル層） ２０、４３・・・タングステン（＝ゲート電極） ２１、４４・・・シリコン酸化膜（層間絶縁膜） ２２、４５・・・コンタクトホール ２３、４６・・・
Ｔｉ／ＴｉＮ層 ２４、４７・・・アルミニウム配線層 ３０、３１・・・エクステンション拡散層 ３３・・・シリコン窒化ライナー ３４・・・シリコン酸化膜側壁

フロントページの続き Ｆターム(参考） 4M104 AA01 AA09 BB04 BB25 BB30 CC05 DD03 DD08 DD16 DD26 DD37 DD43 DD65 DD66 DD84 EE03 EE09 EE16 FF13 GG09 HH16 5F110 AA01 AA09 AA26 CC02 DD05 DD13 DD24 EE01 EE02 EE03 EE04 EE05 EE09 EE14 EE32 EE45 EE50 FF01 FF02 FF04 FF22 GG02 GG12 GG22 GG25 GG32 HJ01 HJ04 HJ13 HJ23 HL01 HL03 HL04 HL05 HL12 HL23 HL24 HM15 NN02 NN23 NN62 NN65 QQ03 QQ17

Claims (10)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 この半導体基板上に絶縁膜を介して形成されたシリコン
   層と、 このシリコン層上に形成されるゲート電極と、 前記シリコン層に形成されるソース領域及びドレイン領
   域と、 前記ソース領域及び前記ドレイン領域の間に形成される
   チャネル形成領域とを有し、 前記シリコン層の深さ方向において、前記ソース領域及
   びドレイン領域の厚さよりも、チャネル形成領域の厚さ
   が薄く形成されていることを特徴とする半導体装置。
2. 【請求項２】前記チャネル形成領域の厚さが、２０ｎｍ
   以下であることを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】前記ゲート電極は、金属からなることを特
   徴とする請求項１に記載の半導体装置。
4. 【請求項４】半導体基板上に絶縁膜を介して形成された
   シリコン層上に、ダミーゲートパターンを形成する工程
   と、 前記ダミーゲートパターンをマスクにして、シリコン層
   に不純物を導入し、ソース及びドレイン領域の位置に不
   純物拡散層を形成する工程と、 前記ダミーゲートパターンを埋め込むように、前記シリ
   コン層上に絶縁膜を形成する工程と、 前記ダミーゲートパターンを除去し、前記絶縁膜に溝を
   形成する工程と、 前記溝の形成された絶縁膜をマスクにして、前記シリコ
   ン層のチャネル形成領域の位置にシリコン酸化膜を形成
   する工程と、 前記シリコン酸化膜を除去し、前記シリコン層のチャネ
   ル形成領域の厚さを薄くする工程と、 前記シリコン層のチャネル形成領域上にゲート絶縁膜を
   形成する工程と、 前記絶縁膜の溝内部に導電材を埋め込み、ゲート電極を
   形成する工程とを有することを特徴とする半導体装置の
   製造方法。
5. 【請求項５】半導体基板上に絶縁膜を介して形成された
   シリコン層上に、ダミーゲートパターンを形成する工程
   と、 前記ダミーゲートパターンをマスクにして、シリコン層
   に不純物を導入し、ソース及びドレイン領域の位置に、
   第１、第２の不純物拡散層を形成する工程と、 前記ダミーゲートパターンの側面にシリコン窒化膜から
   なる側壁を形成する工程と、 前記ダミーゲートパターン及び前記シリコン窒化膜から
   なる側壁をマスクにして、前記シリコン層に不純物を導
   入し、ソース及びドレイン領域の位置に、第３、第４の
   不純物拡散層を形成する工程と、 前記ダミーゲートパターンを埋め込むように、絶縁膜を
   形成する工程と、 前記ダミーゲートパターンを除去し、前記絶縁膜に溝を
   形成する工程と、 前記溝の形成された絶縁膜をマスクにして、前記シリコ
   ン層のチャネル領域の位置にシリコン酸化膜を形成する
   工程と、 前記シリコン酸化膜を深さ方向に除去し、前記シリコン
   層のチャネル領域の厚さを薄くする工程と、 前記シリコン層のチャネル形成領域上にゲート絶縁膜を
   形成する工程と、 前記絶縁膜の溝内部に導電材を埋め込み、ゲート電極を
   形成する工程とを有することを特徴とする半導体装置の
   製造方法。
6. 【請求項６】前記シリコン酸化膜を除去し、前記シリコ
   ン層のチャネル形成領域の厚さを２０ｎｍ以下にするこ
   とを特徴とする請求項４または５の何れかに記載の半導
   体装置の製造方法。
7. 【請求項７】前記ゲート電極は、金属からなることを特
   徴とする請求項４または５の何れかに記載の半導体装置
   の製造方法。
8. 【請求項８】前記シリコン酸化膜を、弗酸を含む薬液で
   除去することを特徴とする請求項４または５の何れかに
   記載の半導体装置の製造方法。
9. 【請求項９】前記シリコン層のチャネル形成領域の厚さ
   を薄くする工程は、前記絶縁膜の溝内にシリコン活性層
   を露出させるように前記ダミーゲートパターンを除去
   し、前記シリコン活性層にドライエッチングまたは弗酸
   と硝酸を混合した薬液でウエットエッチングを行い、前
   記シリコン層の厚さを薄くすることを特徴とする請求項
   ４または５の何れかに記載の半導体装置の製造方法。
10. 【請求項１０】前記ゲート絶縁膜は、シリコン酸化膜、
    窒素を含むシリコン酸化膜（ＳｉＯＮ）、または五酸化
    タンタル（Ｔａ₂Ｏ₅）の何れかであることを特徴とする
    請求項４または５の何れかに記載の半導体装置の製造方
    法。