JP5243271B2 - 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子 - Google Patents

半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子 Download PDF

Info

Publication number
JP5243271B2
JP5243271B2 JP2008553037A JP2008553037A JP5243271B2 JP 5243271 B2 JP5243271 B2 JP 5243271B2 JP 2008553037 A JP2008553037 A JP 2008553037A JP 2008553037 A JP2008553037 A JP 2008553037A JP 5243271 B2 JP5243271 B2 JP 5243271B2
Authority
JP
Japan
Prior art keywords
layer
metal
semiconductor element
manufacturing
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008553037A
Other languages
English (en)
Other versions
JPWO2008084628A1 (ja
Inventor
美智子 竹井
一秀 冨安
康守 福島
裕 高藤
正生 守口
スティーブン ロイ ドロース
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2008553037A priority Critical patent/JP5243271B2/ja
Publication of JPWO2008084628A1 publication Critical patent/JPWO2008084628A1/ja
Application granted granted Critical
Publication of JP5243271B2 publication Critical patent/JP5243271B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子に関する。より詳しくは、半導体素子を基板上に転写する工程を含む半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子に関するものである。
半導体装置は、半導体の電気特性を利用した半導体素子等を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。中でも、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する回路素子や薄膜トランジスタ（ＴＦＴ）等を備えた半導体装置は、液晶ディスプレイ等において表示装置の高精細化及び高速動画表示を可能にしている。
近年、駆動回路及び制御回路等の周辺ドライバ回路等と画素部とが基板上に一体形成された液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ（以下「システム液晶」ともいう）が注目されている。このようなシステム液晶によれば、部品点数の大幅な削減が可能であるとともに、組立工程や検査工程を削減することができるため、製造コストの削減及び信頼性の向上が可能となる。
このようなシステム液晶においては、低消費電力化、画像表示の高精細化及び高速化が求められていることに伴い、周辺ドライバ回路の省スペース化が求められている。具体的には、周辺ドライバ回路には、サブミクロンオーダーのデザインルール、すなわち集積回路（ＩＣ）レベルの微細なパターン精度が求められている。また、半導体層のキャリアの移動度を高くする観点からも、半導体素子の微細化が求められている。
しかしながら、ガラス基板に対応し、半導体素子の微細化を実現するステッパ等の技術がないため、ガラス基板上にはサブミクロンオーダーの高性能な半導体素子を直接形成することが困難である。したがって、ガラス基板上に高性能な半導体素子を形成する方法としては、半導体素子を微細加工で作製した後、チップ化した半導体素子をガラス基板上に転写する方法が用いられる。この方法によれば、半導体素子を微細化することができるとともに、該半導体素子と、ガラス基板上で作製することが可能なポリシリコン薄膜トランジスタ（ＴＦＴ）等とをガラス基板上で共存させることができるため、所望の高速な回路を形成することができる。
しかしながら、この場合、転写後に半導体素子中の単結晶シリコン層を劈開するために、転写前に単結晶シリコン層中に多量の水素イオン又はヘリウムを注入しておく必要がある。したがって、単結晶シリコン層の劈開後、半導体素子内に残存する水素又はヘリウムを除去するとともに水素イオン又はヘリウム注入及び単結晶シリコン層の劈開に伴う結晶欠陥を回復させるための熱処理を行う必要があるため、工程が複雑化してしまうという点で改善の余地があった。
なお、半導体素子を製造する方法としては、単結晶シリコン基板上に多結晶シリコン層及びチタン層を形成し、多結晶シリコンとチタンとからチタンシリサイド層を形成した後、チタンシリサイド層上にアルミニウム配線を形成する方法が開示されている（例えば、特許文献１参照。）。これによれば、単結晶シリコン基板とアルミニウム配線との間にチタンシリサイド層が形成されるため、半導体素子の低抵抗化を実現することができる。
特開平３−５５８２９号公報
本発明は、上記現状に鑑みてなされたものであり、半導体素子の微細化及び低抵抗化を実現することができるとともに、工程を簡略化することができる半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子を提供することを目的とするものである。
本発明者らは、半導体素子の微細化及び低抵抗化を実現することができるとともに、工程を簡略化することができる半導体装置の製造方法について検討したところ、半導体素子を基板上に転写する前に、半導体素子中のシリコン層及び金属層を形成することにより、転写後の基板上では行えないシリコン層及び金属層の微細加工が可能となるため、半導体素子の微細化を実現することができることを見いだした。また、加熱により、シリコン層中の金属層側の部分を構成するシリコンと金属層中のシリコン層側の部分を構成する金属とから金属シリサイドを形成することにより、シリコン層の全体が金属シリサイドになることはないため、半導体素子の高抵抗化を防ぎつつ、半導体素子の低抵抗化を実現することができることを見いだした。更に、半導体素子を基板上に転写した後に、金属シリサイドを形成するための加熱を行うことにより、半導体素子内に残存する水素等の除去やシリコン層の劈開に伴う結晶欠陥の回復等も同時に行うことができるため、工程を簡略化することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、基板上に半導体素子を有する半導体装置を製造する方法であって、上記製造方法は、シリコン層及び金属層が積層された構造を有する半導体素子を基板上に転写し、加熱により、シリコン層中の金属層側の部分を構成するシリコンと金属層中のシリコン層側の部分を構成する金属とから金属シリサイドを形成する金属シリサイド形成工程を含む半導体装置の製造方法である。
本発明の半導体装置の製造方法は、基板上に半導体素子を有する半導体装置を製造するものである。上記半導体素子としては、集積回路化するのに適したものが好ましく、例えばシリコン素子や、ＭＯＳダイオード、ＭＯＳトランジスタ等のＭＯＳ構造を有する回路素子が挙げられる。半導体装置としては特に限定されず、アクティブマトリクス駆動方式の液晶表示装置や有機エレクトロルミネセンス表示装置に搭載されるアクティブマトリクス基板等が挙げられる。半導体装置は、基板上に半導体素子以外のものを有していてもよく、例えば、アモルファスシリコン薄膜トランジスタ（ＴＦＴ）やポリシリコンＴＦＴ等を有していてもよい。基板としては、ガラス基板、プラスチック基板等の絶縁基板が好ましい。
上記製造方法は、シリコン層及び金属層が積層された構造を有する半導体素子を基板上に転写し、加熱により、シリコン層中の金属層側の部分を構成するシリコンと金属層中のシリコン層側の部分を構成する金属とから金属シリサイドを形成する金属シリサイド形成工程を含む。これによれば、半導体素子を基板上に転写する前に、半導体素子中のシリコン層及び金属層を形成するため、転写後の基板上では実現することができないシリコン層及び金属層等の微細加工が可能となる結果、半導体素子の微細化が可能となる。すなわち、サブミクロンオーダーの高性能な半導体素子をガラス基板上等に形成することが可能となる。また、半導体素子を基板上に転写することにより、微細加工した半導体素子を、基板上で作製したアモルファスシリコンＴＦＴやポリシリコンＴＦＴ等とともに基板上に共存させることができるため、基板上に高速の回路を形成することができる。更に、金属層中のシリコン層側の部分を構成する金属がシリコン層の全体に浸潤されるわけではないため、シリコン層の全体が金属シリサイド化されることによる半導体素子の高抵抗化を防ぐことができる。そして、金属シリサイドを形成するために行う加熱により、半導体素子内に残存する水素の除去やシリコン層の劈開等に伴う結晶欠陥の回復等も同時に行うことができるため、加熱の回数を削減することができる結果、工程を簡略化することができる。更には、シリコン層と金属層との間に金属シリサイド層を形成することにより、シリコン層と金属層とを直接接続した形態に比べて、シリコン層と金属層との界面の接触抵抗を低下させることができる。なお、半導体素子は、チップ化された後、基板上に転写されてもよく、チップ化されないで、基板上に転写されてもよい。
上記半導体素子を基板上に転写する方法としては、特に限定されず、例えば、エポキシ系又はアクリル系の接着剤を介して基板の表面に半導体素子を接合する方法、半導体素子及び基板の両表面をＳＣ−１処理で活性化した後、それらの表面を接合する方法等が挙げられる。また、金属シリサイドを形成するために行う加熱の方法としては、特に限定されず、例えば、ファーネス炉等を用いた炉アニール法、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法等が挙げられる。
上記シリコン層を構成する材料としては、アモルファスシリコン、ポリシリコン、連続粒界結晶（ＣＧ）シリコン、単結晶シリコン等が挙げられるが、微細化及びデバイス特性の観点から、単結晶シリコンが好適である。シリコン層は、単層構造を有してもよく、積層構造を有してもよい。積層構造を有する場合、各層は、同一の材料から構成されてもよく、互いに異なる材料から構成されてもよい。シリコン層の形状は基板状であってもよく、すなわちシリコン層はシリコン基板（単結晶シリコン基板等）であってもよい。
上記金属層を構成する材料としては特に限定されず、低抵抗化の観点からは、アルミニウム（Ａｌ）系の金属が好適であるが、加熱によってヒロックによる短絡や反応して高抵抗化が起こるのを防止する観点から、融点が１２００℃以上の高融点金属がより好ましく、融点が１４００℃以上の高融点金属が更に好ましい。
本発明の半導体装置の製造方法は、上記金属シリサイド形成工程を必須工程として含むものである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。なお、本発明の半導体装置の製造方法は、半導体素子を基板上に転写した後に半導体素子中のシリコン層を劈開するために、転写前にシリコン層中に多量の水素イオン又はヘリウムを注入する工程を含むことが好ましい。
本発明の半導体装置の製造方法における好ましい形態について説明する。
上記金属層の好ましい形態としては、シリコン層側から第一金属層及び第二金属層がこの順に積層された構造を有する形態が挙げられる。すなわち、上記金属シリサイド形成工程は、シリコン層、第一金属層、及び、該第一金属層を構成する第一金属とは異なる第二金属から構成された第二金属層がこの順に積層された構造を有する半導体素子を基板上に転写し、加熱により、シリコン層中の第一金属層側の部分を構成するシリコンと第一金属層を構成する第一金属とから金属シリサイドを形成するものであることが好ましい。本明細書で「第一金属層」とは、金属シリサイドを形成するために行う加熱により、シリコンと金属シリサイドを形成する金属（第一金属）から構成される層のことである。「第二金属層」とは、金属シリサイドを形成するために行う加熱により、シリコンと金属シリサイドを形成することはない金属（第二金属）から構成される層のことである。これによれば、第一金属層を構成する第一金属は全部が金属シリサイド化されるものの、第二金属層を構成する第二金属は金属シリサイド化されないため、第一金属層の膜厚を調整することにより、シリコン層の全体が金属シリサイド化されることによる半導体素子の高抵抗化を容易に防ぐことができる。
上記第一金属層は、単層構造を有してもよく、積層構造を有してもよい。積層構造を有する場合、各層は同一の材料から構成されてもよく、互いに異なる材料から構成されてもよいが、均質な金属シリサイドを得るという観点からは、同一の材料から構成されることが好ましい。
上記第二金属層は、第一金属層と異なる金属から構成される。第二金属層は、単層構造を有してもよく、積層構造を有してもよい。積層構造を有する場合、各層は、同一の材料から構成されてもよく、互いに異なる材料から構成されてもよい。
上記シリコン層、第一金属層及び第二金属層がこの順に積層された構造を有する半導体素子の形態としては特に限定されず、例えば、（１）シリコン層、絶縁膜及び第二金属層がこの順に積層された構造を有し、上記絶縁膜内にシリコン層と第二金属層とを接続する開口部が設けられ、上記開口部内に第一金属層が形成された形態、（２）シリコン層上に絶縁膜が積層された構造を有し、上記絶縁膜内に開口部が設けられ、上記開口部内に第一金属層及び第二金属層がこの順に積層された形態が挙げられる。
上記第一金属層は、膜厚が、金属シリサイドを形成する直前のシリコン層の膜厚の３０％以下であることが好ましい。３０％を超えると、金属シリサイド化されなかったシリコン層の膜厚が少なく、接合が破壊されて、コンタクトが取れなくなるおそれがある。同様の観点から、上記第一金属層は、膜厚が、金属シリサイドを形成する直前のシリコン層の膜厚の２０％以下であることがより好ましい。
上記第一金属層は、遷移金属から構成されることが好ましく、チタン（融点：１６６０℃）、モリブデン（融点：２６２０℃）、タングステン（融点：３４００℃）、タンタル（融点：２９９０℃）、コバルト（融点：１４９０℃）、ニッケル（融点：１４５０℃）、白金（融点：１７７０℃）及びロジウム（融点：１９７０℃）からなる群より選択された少なくとも一種の金属から構成されることがより好ましい。これらの遷移金属は、加熱により、シリコンと金属シリサイドを容易に形成することができるため、シリコン層と金属層との界面の接触抵抗を容易に低下させることができる。また、これらの遷移金属は、融点が１４００℃以上であるため、金属シリサイドを形成するために行う加熱により、ヒロックや反応して高抵抗化することがない点で好適である。
なお、金属シリサイドの中でも、チタンシリサイド（ＴｉＳｉ２）は、低抵抗でかつ熱安定性に優れていることから、第一金属層は、チタンから構成されることが更に好ましい。また、取扱いの容易性の観点からは、第一金属層は、ニッケルから構成されることがより好ましく、コバルトから構成されることが更に好ましく、チタンから構成されることが特に好ましい。更に、上記第二金属層は、窒化チタン（融点：２９５０℃）から構成されることが好ましく、本発明の作用効果の観点からは、上記第一金属層は、チタンから構成され、上記第二金属層は、窒化チタンから構成されることが特に好ましい。
上記基板は、歪点が６５０℃以上のガラス基板（以下「高歪点ガラス基板」ともいう）であることが好ましい。６５０℃未満であると、金属シリサイドを形成するために行う加熱で基板が歪み、後工程で位置合わせができなくなるおそれがある。なお、歪点の測定方法としては、Ｘ線回折、ラマン散乱等が挙げられる。
上記基板が高歪点ガラス基板である場合等には、金属シリサイドの形成は、７００℃以下の加熱で行うことが好ましい。７００℃を超えると、加熱処理が短時間であっても、ガラス基板等が歪むおそれがある。なお、基板が高歪点ガラス基板よりも耐熱温度の高いもの（例えば、石英基板）である場合、金属シリサイドの形成は、７００℃を超える加熱で行ってもよいが、半導体素子の特性を劣化させない観点からは、９００℃以下の加熱で行うことが好ましい。なお、金属シリサイドの形成は、６００℃以上の加熱で行うことが好ましい。６００℃未満であると、充分に金属シリサイド化することができなくなったり、特性回復ができなくなったりするおそれがある。
上記半導体装置の製造方法は、半導体素子を基板上に転写する前に、金属層の側からシリコン層中に水素イオン又はヘリウムを注入して剥離層を形成する剥離層形成工程を含むことが好ましい。半導体素子を基板上に転写する場合、該半導体素子中のシリコン層（シリコン基板等）としては、強度等の観点から、通常、厚みの大きいものが用いられる。したがって、シリコン層中に剥離層を形成することにより、該剥離層を用いてシリコン層を劈開することで、シリコン層を適切な膜厚に容易に薄膜化することができる。上記剥離層形成工程は、半導体素子の転写後に行うとすると、ハンドリング技術を含め別のプロセスを構築する必要が生じることから、半導体素子の転写前に行われることが好ましい。また、上記剥離層形成工程は、金属層と反対の側からシリコン層中に水素イオン又はヘリウムを注入しようとすると、シリコン層の厚みや加速電圧等との関係で、剥離層を所望の位置に形成することができず、シリコン層の膜厚を適切に調整できないおそれがあることから、金属層の側からシリコン層中に水素イオン又はヘリウムを注入することが好ましい。
上記半導体装置の製造方法は、金属シリサイドを形成する前に、剥離層を用いてシリコン層を劈開する劈開工程を含むことが好ましい。これによれば、後述するエッチング工程と合わせて、金属シリサイドの形成に用いられるシリコン層、及び、該シリコン層中のチャネル領域の膜厚を適切に調整することができる。上記劈開工程は、金属シリサイドの形成前に行われる限り、半導体素子の転写前に行われてもよく、半導体素子の転写後に行われてもよいが、半導体素子の転写時におけるシリコン層の割れ等を防ぐためには、半導体素子の転写後に行われることが好ましい。すなわち、上記半導体装置の製造方法は、半導体素子を基板上に転写した後、金属シリサイドを形成する前に、剥離層を用いてシリコン層を劈開する劈開工程を含むことがより好ましい。シリコン層の劈開方法としては、特に限定されないが、加熱が好ましい。これによれば、剥離層内の水素又はヘリウムをガス化して膨張させることで、シリコン層の劈開を容易に行うことができる。また、半導体素子及び基板の両表面をＳＣ−１処理で活性化した後、それらの表面を接合した場合には、それらの接合強度を高めることができる。シリコン層を劈開するために行う加熱の方法としては、ＲＴＡ法、ファーネス炉を用いたファーネスアニール法等が挙げられる。なお、シリコン層を劈開するために行う加熱は、５００〜６５０℃で行われるため、通常、上述の金属シリサイド化は起こらない。
上記半導体装置の製造方法は、金属シリサイドを形成する前に、劈開後のシリコン層をエッチングするエッチング工程を含むことが好ましい。シリコン層の膜厚の調整を劈開のみで行おうとすると、水素イオン又はヘリウムが高濃度に注入された剥離層がチャネル領域の近くに形成され、チャネル領域中の水素イオン又はヘリウム濃度が高くなるために、半導体特性に悪影響が出るおそれがある。すなわち、シリコン層の膜厚の調整を劈開及びエッチングの両方で行うことにより、半導体特性に悪影響を与えることなく、表面が平坦なシリコン層を得ることができる。また、シリコン層の膜厚をより高精度に調整することができる。エッチング法としては、ウエットエッチング法、ドライエッチング法が挙げられるが、ウエットエッチング法の場合、エッチングレートが遅く、また、転写先の基板にダメージを与えるおそれがあり、更に、基板上に形成された他の素子をマスクするための工程が別途必要になることから、ドライエッチング法が好ましい。
なお、半導体素子の転写前に、劈開工程及びエッチング工程を行うと、転写時におけるシリコン層の膜厚が小さく、割れが発生するおそれが高くなる。したがって、上記半導体装置の製造方法は、半導体素子の転写後、金属シリサイドを形成する前に、劈開工程及びエッチング工程を行うことがより好ましい。
本発明は更に、上記半導体装置の製造方法を用いる表示装置の製造方法でもある。本発明の半導体装置の製造方法によれば、半導体素子の微細化及び低抵抗化を実現することができるとともに、工程を簡略化することができるため、低消費電力化、画像表示の高精細化及び高速化が実現された表示装置を提供することができる。表示装置としては特に限定されず、例えば、携帯電話、携帯情報端末等のモバイル機器、システム液晶、電子ペーパー等が挙げられる。
本発明はそして、上記半導体装置の製造方法を用いて製造された半導体装置でもある。本発明の半導体装置の製造方法によれば、半導体素子の微細化及び低抵抗化を実現することができるとともに、工程を簡略化することができるため、低消費電力化、高速化及び低コスト化が実現された半導体装置を提供することができる。
本発明の半導体装置は、基板上に半導体素子を有するものである限り、特に限定されない。本発明の半導体装置の構成は特に限定されないが、本発明の半導体装置の製造方法を用いて製造されたものであることから、該半導体装置中の半導体素子は、通常、シリコン層、金属シリサイド層及び金属層がこの順に積層された構造を有し、上記シリコン層は、上面の一部の断面形状が凹形状であり、上記金属シリサイド層は、シリコン層の上面の凹形状の窪み部上に配置されている。このような半導体装置によれば、シリコン層と金属層とのコンタクト抵抗を低減することができる。
本発明は更に、シリコン層及び金属層が積層された構造を有する半導体素子の製造方法であって、上記製造方法は、加熱により、シリコン層中の金属層側の部分を構成するシリコンと金属層中のシリコン層側の部分を構成する金属とから金属シリサイドを形成する金属シリサイド形成工程を含む半導体素子の製造方法でもある。これによれば、シリコン層と金属層との間に金属シリサイド層を形成することにより、シリコン層と金属層との界面の接触抵抗を低下させることができる。また、金属層中のシリコン層側の部分を構成する金属がシリコン層の全体に浸潤されるわけではないため、シリコン層の全体が金属シリサイド化されることによる半導体素子の高抵抗化を防ぐことができる。なお、上記半導体素子としては、集積回路化するのに適したものが好ましく、例えばシリコン素子や、ＭＯＳダイオード、ＭＯＳトランジスタ等のＭＯＳ構造を有する回路素子が挙げられる。
本発明の半導体素子の製造方法は、上記金属シリサイド形成工程を必須工程として含むものである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体素子の製造方法における好ましい形態について説明する。なお、本発明の半導体素子の製造方法における好ましい形態は、対応する本発明の半導体装置の製造方法における好ましい形態と同様の原理により、作用効果を奏するものである。
上記金属シリサイド形成工程は、シリコン層、第一金属層、及び、該第一金属層を構成する第一金属とは異なる第二金属から構成された第二金属層がこの順に積層された構造を有する半導体素子を基板上に転写し、加熱により、シリコン層中の第一金属層側の部分を構成するシリコンと第一金属層を構成する第一金属とから金属シリサイドを形成するものであることが好ましい。
上記第一金属層は、膜厚が、金属シリサイドを形成する直前のシリコン層の膜厚の３０％以下であることが好ましい。
上記第一金属層は、膜厚が、金属シリサイドを形成する直前のシリコン層の膜厚の２０％以下であることが好ましい。
上記第一金属層は、チタン、モリブデン、タングステン、タンタル、コバルト、ニッケル、白金及びロジウムからなる群より選択された少なくとも一種の金属から構成されることが好ましい。
上記第一金属層は、チタンから構成され、上記第二金属層は、窒化チタンから構成されることが好ましい。
上記半導体素子の製造方法は、金属シリサイドを形成する前に、金属層の側からシリコン層中に水素イオン又はヘリウムを注入して剥離層を形成する剥離層形成工程と、該剥離層を用いてシリコン層を劈開する劈開工程とを含むことが好ましい。
上記半導体素子の製造方法は、金属シリサイドを形成する前に、劈開後のシリコン層をエッチングするエッチング工程を含むことが好ましい。
本発明はそして、上記半導体素子の製造方法を用いて製造された半導体素子でもある。本発明の半導体素子の製造方法によれば、半導体素子の低抵抗化を実現することができるとともに、低消費電力化及び高速化が実現された半導体素子を提供することができる。
本発明の半導体素子の構成は、特に限定されないが、本発明の半導体素子の製造方法を用いて製造されたものであることから、通常、シリコン層、金属シリサイド層及び金属層がこの順に積層された構造を有し、上記シリコン層は、上面の一部の断面形状が凹形状であり、上記金属シリサイド層は、シリコン層の上面の凹形状の窪み部上に配置されている。このような半導体素子によれば、シリコン層と金属層とのコンタクト抵抗を低減することができる。
本発明の半導体装置の製造方法によれば、半導体素子の微細化及び低抵抗化を実現することができるとともに、製造工程の簡略化を図ることができる。
以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
図１−１〜１−１１、図２、及び、図３−１〜３−５は、実施形態１に係る半導体装置の製造工程を示す断面模式図である。
以下（１）単結晶シリコン素子（半導体素子）の作製（図１−１〜１−１１）、（２）チップ化した単結晶シリコン素子を転写する基板の作製（図２）、及び、（３）半導体装置の作製（図３−１〜３−５）の順に説明する。
（１）単結晶シリコン素子の作製（図１−１〜１−１１）
まず、図１−１に示すように、急速酸化法等を用いて、単結晶シリコン基板（単結晶シリコンウエハ）１上に熱酸化膜２を形成する。
次に、図１−２に示すように、イオン打ち込み法やイオントーピング法等を用いて、単結晶シリコン基板１の内部にボロン９をイオン注入する。続いて、熱処理を行い、イオン注入されたボロン９を拡散及び活性化させることによって、Ｐウェル領域４を形成する。
次に、図１−３に示すように、プラズマ化学的気相成長（ＣＶＤ）法等を用いて、熱酸化膜２上に窒化シリコン（ＳｉＮｘ）膜５をパターン形成した後、ＳｉＮｘ膜５をマスクとして選択酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）を行うことにより、ＬＯＣＯＳ酸化膜６を形成する。
次に、図１−４に示すように、エッチングによりＳｉＮｘ膜５及び熱酸化膜２を除去した後、熱酸化法を用いてゲート酸化膜７を形成する。
次に、図１−５に示すように、ポリシリコン（ｐ−Ｓｉ）を用いてゲート電極８をパターン形成する。なお、ゲート電極８の膜厚は、３００ｎｍである。
次に、図１−６に示すように、ゲート電極８をマスクとし、イオン打ち込み法やイオントーピング法等を用いて、Ｐウェル領域４にリン１６をドーピングし、Ｎ型高濃度不純物領域１０ｓ及び１０ｄを形成する。
次に、図１−７に示すように、プラズマＣＶＤ法等を用いて、ＳｉＯ2等からなる層間絶縁膜１４を成膜した後、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）により、層間絶縁膜１４の表面を平坦化する。
次に、図１−８に示すように、イオン注入法を用いて、単結晶シリコン基板１に対し、層間絶縁膜１４を介して水素イオン２４を注入する。これにより、図１−９に示すように、Ｐウェル領域４内に水素注入領域１７を形成する。
次に、図１−９に示すように、ドライエッチング法等を用いて、層間絶縁膜１４にゲートコンタクトホール１９ｇ、ソースコンタクトホール１９ｓ及びドレインコンタクトホール１９ｄを形成する。その後、スパッタ法等を用いて、チタン（Ｔｉ）膜、及び、窒化チタン（ＴｉＮ）膜をこの順に成膜する。なお、Ｔｉ膜の膜厚は３０ｎｍとし、ＴｉＮ膜の膜厚は５００ｎｍとする。また、Ｔｉ膜及びＴｉＮ膜の成膜方法としてはスパッタ法に限定されず、例えばＣＶＤ法も挙げられる。
次に、ＴｉＮ膜上にフォトレジストを塗布し、露光してパターニングした後、ＴｉＮ膜及びＴｉ膜をドライエッチングでパターニングすることにより、図１−１０に示すように、Ｔｉ層（第一金属層）３０及びＴｉＮ層（第二金属層）３１を形成する。これにより、ゲート配線２０ｇ、ソース電極配線２０ｓ及びドレイン電極配線２０ｄが得られる。
次に、図１−１１に示すように、プラズマＣＶＤ法を用いて、テトラエトキシシラン（ＴＥＯＳ）膜２１を成膜した後、ＣＭＰで表面を平坦化する。
次に、単結晶シリコン素子を所望の大きさにチップ化する。
（２）チップ化した単結晶シリコン素子を転写する基板の作製（図２）
図２に示すように、チップ化した単結晶シリコン素子（単結晶シリコンチップ）を転写するガラス基板４０上には、ポリシリコン（ｐ−Ｓｉ）ＴＦＴ３００を形成する。また、単結晶シリコンチップを転写する領域は、エッチングしてガラス基板４０の表面を出しておく。このとき、単結晶シリコンチップを転写する領域にまでＳｉＯ２膜４２を形成することにより、ガラス基板４０の表面の代わりにＳｉＯ２膜４２の表面を出しておいてもよい。なお、本実施形態では、ガラス基板４０として、歪点が６５０℃の高歪点ガラス基板を用いている。これにより、転写後の熱処理でガラス基板４０が歪み、後工程で位置合わせができなくなるのを防ぐことができる。
（３）半導体装置の作製（図３−１〜３−５）
次に、図３−１に示すように、単結晶シリコンチップ１００中のＴＥＯＳ膜２１及びガラス基板４０の両方の表面の有機物を除去し、表面をＳＣ−１処理で活性化した後、単結晶シリコンチップ１００をガラス基板４０の表面に接着させる。
次に、図３−２に示すように、ＲＴＡ法を用いて、６３０℃の熱処理を行うことにより、単結晶シリコン基板１から水素注入領域１７上にあるバルクの単結晶シリコンを剥離する（単結晶シリコン基板１の劈開）。熱処理で行うことにより、水素注入領域１７内の水素がガス化して膨張するため、シリコン層の劈開を容易に行うことができる。また、単結晶シリコンチップ１００のＴＥＯＳ膜２１と、ガラス基板４０の表面との接合強度を高めることができる。その後、図３−３に示すように、四フッ化炭素（ＣＦ４）及び酸素（Ｏ２）の混合ガスをエッチングガスとして用いて、ＬＯＣＯＳ酸化膜６の高さ以下まで単結晶シリコン基板１をドライエッチングする。これにより、Ｎ型高濃度不純物領域１０ｓ、１０ｄ及びＰ型チャネル領域１０ｃからなる単結晶シリコン層１０の膜厚を１５０ｎｍにする。
続いて、炉アニール法又はＲＴＡ法を用いて、単結晶シリコンチップ１００が転写されたガラス基板を６８０℃で熱処理する。これにより、図３−４に示すように、Ｔｉ層３０を構成するチタンと、単結晶シリコン層１０中のＴｉ層３０側の部分を構成するシリコン、及び、ゲート電極（ポリシリコン層）８中のＴｉ層３０側の部分を構成するシリコンとから、それぞれチタンシリサイド層（金属シリサイド層）２７を形成することができる。また、これにより、単結晶シリコンチップ１００に残る水素を除去することができるとともに、水素イオン注入及び単結晶シリコン基板１の劈開に伴う結晶欠陥を回復させることができるため、単結晶シリコンチップ１００の特性を改善することができる。
最後に、図３−５に示すように、層間絶縁膜５０を成膜後、コンタクトホールを形成し、配線メタルを成膜し、パターニングし、エッチングすることにより、配線５３ａ〜５３ｃを形成する。
本実施形態に係る製造工程によれば、単結晶シリコンチップ１００をガラス基板４０に転写する前に、単結晶シリコン素子の作製（単結晶シリコン基板１の加工、Ｔｉ層３０及びＴｉＮ層３１の形成、並びに、コンタクトホール１９ｇ、１９ｓ及び１９ｄの形成等）を行うため、転写後のガラス基板４０上では行えない単結晶シリコン層１０、Ｔｉ層３０、ＴｉＮ層３１並びにコンタクトホール１９ｇ、１９ｓ及び１９ｄ等の微細加工が可能となる結果、単結晶シリコンチップ１００の微細化が可能となる。また、単結晶シリコンチップ１００をガラス基板４０に転写する工程を行うことにより、微細加工した単結晶シリコンチップ１００をポリシリコンＴＦＴ３００とともにガラス基板４０上に共存させることができるため、ガラス基板４０上に高速の回路を形成することができる。
また、チタンシリサイド形成工程を行うことにより、Ｎ型高濃度不純物領域１０ｓ、１０ｄとＴｉＮ層３１との間、及び、ゲート電極８とＴｉＮ層３１との間とにチタンシリサイド層２７が形成されるため、Ｎ型高濃度不純物領域１０ｓ、１０ｄとＴｉＮ層３１とを直接接続した形態、及び、ゲート電極８とＴｉＮ層３１とを直接接続した形態に比べて、接触抵抗を低下させることができる。更に、チタンシリサイド形成工程において、ＴｉＮ層３１を構成するＴｉＮは、シリコンと金属シリサイドを形成せず、膜厚が３０ｎｍ（単結晶シリコン層の膜厚の２０％）のＴｉ層３０に対しては、膜厚が略７０ｎｍの単結晶シリコン層しか消費されず、略８０ｎｍの単結晶シリコン層が残ることから（下記表１参照。）、ゲート配線２０ｇ、ソース電極配線２０ｓ及びドレイン電極配線２０ｄとの接続部分の全体が金属シリサイド化されることによる高抵抗化を防ぐことができる。
そして、単結晶シリコンチップ１００をガラス基板４０に転写した後にチタンシリサイド形成工程を行うため、チタンシリサイド化のための熱処理により、単結晶シリコンチップ１００内に残存する水素の除去や単結晶シリコン基板１の劈開等に伴う結晶欠陥の回復等も同時に行うことができ、熱処理の回数を削減することができることから、製造工程の簡略化を図ることができる。
更には、ゲート配線２０ｇ、ソース電極配線２０ｓ及びドレイン電極配線２０ｄが、アルミニウム（融点：６６０．４℃）よりも融点が高いＴｉ（融点：１６６０℃）及びＴｉＮ（融点：２９５０℃）から構成されることから、転写後の熱処理におけるヒロックによる短絡や、反応して抵抗が高くなるのを防止することができる。
（実施形態２）
本実施形態は、ＬＯＣＯＳ酸化膜６の高さ以下までエッチングした後の単結晶シリコン層１０の膜厚（金属シリサイドを形成する直前の単結晶シリコン層の膜厚）を８０ｎｍとしたこと、膜厚が３０ｎｍのＴｉ層３０の代りに膜厚が２０ｎｍ（単結晶シリコン層の膜厚の２５％）のＴｉ層を用いたこと以外は、実施形態１と同様である。膜厚が２０ｎｍのＴｉ層に対しては、膜厚が略４６ｎｍの単結晶シリコン層しか消費されないので、膜厚が略３４ｎｍの単結晶シリコン層が残る。
したがって、本実施形態によれば、実施形態１と同様の作用効果を得ることができる。
（実施形態３）
本実施形態は、膜厚が３０ｎｍのＴｉ層３０の代りに膜厚が２０ｎｍ（単結晶シリコン層の膜厚の１３％）のコバルト（融点：１４９０℃）層を用いたこと以外は、実施形態１と同様である。膜厚が２０ｎｍのコバルト層に対しては、膜厚が略７０ｎｍの単結晶シリコン層しか消費されないので、膜厚が略８０ｎｍの単結晶シリコン層が残る。
したがって、本実施形態によれば、実施形態１と同様の作用効果を得ることができる。
（実施形態４）
本実施形態は、ＬＯＣＯＳ酸化膜６の高さ以下までエッチングした後の単結晶シリコン層１０の膜厚（金属シリサイドを形成する直前の単結晶シリコン層の膜厚）を１００ｎｍとしたこと、及び、膜厚が３０ｎｍのＴｉ層３０の代りに膜厚が２０ｎｍ（単結晶シリコン層の膜厚の２０％）のニッケル（融点：１４５０℃）層を用いたこと以外は、実施形態１と同様である。膜厚が２０ｎｍのニッケル層に対しては、膜厚が略４０ｎｍの単結晶シリコン層しか消費されないので、膜厚が略６０ｎｍの単結晶シリコン層が残る。
したがって、本実施形態によれば、実施形態１と同様の作用効果を得ることができる。
（実施形態５）
本実施形態は、ＬＯＣＯＳ酸化膜６の高さ以下までエッチングした後の単結晶シリコン層１０の膜厚（金属シリサイドを形成する直前の単結晶シリコン層の膜厚）を６５０ｎｍとしたこと、膜厚が３０ｎｍのＴｉ層３０の代りに膜厚が２０ｎｍ（単結晶シリコン層の膜厚の８％）のコバルト層を用いたこと、及び、ＴｉＮ層３１の膜厚を８００ｎｍにしたこと以外は、実施形態１と同様である。膜厚が２０ｎｍのコバルト層に対しては、膜厚が１８２ｎｍの単結晶シリコン層しか消費されないので、膜厚が４６８ｎｍの単結晶シリコン層が残る。
したがって、本実施形態によれば、実施形態１と同様の作用効果を得ることができる。
（実施形態６）
本実施形態は、ＬＯＣＯＳ酸化膜６の高さ以下までエッチングした後の単結晶シリコン層１０の膜厚（金属シリサイドを形成する直前の単結晶シリコン層の膜厚）を３００ｎｍとしたこと、膜厚が３０ｎｍのＴｉ層３０の代りに膜厚が１５ｎｍ（単結晶シリコン層の膜厚の５％）のコバルト層を用いたこと、及び、ＴｉＮ層３１の膜厚を６００ｎｍにしたこと以外は、実施形態１と同様である。膜厚が１５ｎｍのコバルト層に対しては、膜厚が５４ｎｍの単結晶シリコン層しか消費されないので、膜厚が２４６ｎｍの単結晶シリコン層が残る。
したがって、本実施形態によれば、実施形態１と同様の作用効果を得ることができる。
（実施形態７）
本実施形態は、ＬＯＣＯＳ酸化膜６の高さ以下までエッチングした後の単結晶シリコン層１０の膜厚（金属シリサイドを形成する直前の単結晶シリコン層の膜厚）を７００ｎｍとしたこと、膜厚が３０ｎｍのＴｉ層３０の代りに膜厚が６０ｎｍ（単結晶シリコン層の膜厚の９％）のタングステン（融点：３４００℃）層を用いたこと、及び、ＴｉＮ層３１の膜厚を９００ｎｍにしたこと以外は、実施形態１と同様である。膜厚が６０ｎｍのタングステン層に対しては、膜厚が１５２ｎｍの単結晶シリコン層しか消費されないので、膜厚が５４８ｎｍの単結晶シリコン層が残る。
したがって、本実施形態によれば、実施形態１と同様の作用効果を得ることができる。
（実施形態８）
本実施形態は、ＬＯＣＯＳ酸化膜６の高さ以下までエッチングした後の単結晶シリコン層１０の膜厚（金属シリサイドを形成する直前の単結晶シリコン層の膜厚）を８５ｎｍとしたこと、膜厚が３０ｎｍのＴｉ層３０の代りに膜厚が２５ｎｍ（単結晶シリコン層の膜厚の２９％）のニッケル層を用いたこと、及び、ＴｉＮ層３１の膜厚を５００ｎｍにしたこと以外は、実施形態１と同様である。膜厚が２５ｎｍのニッケル層に対しては、膜厚が４６ｎｍの単結晶シリコン層しか消費されないので、膜厚が３９ｎｍの単結晶シリコン層が残る。
したがって、本実施形態によれば、実施形態１と同様の作用効果を得ることができる。
なお、本願は、２００７年１月１０日に出願された日本国特許出願２００７−２８２１号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
実施形態１に係る熱酸化膜形成工程を示す断面模式図である。 実施形態１に係るＰウェル領域形成工程を示す断面模式図である。 実施形態１に係るＬＯＣＯＳ酸化膜形成工程を示す断面模式図である。 実施形態１に係るゲート酸化膜の形成工程を示す断面模式図である。 実施形態１に係るゲート電極形成工程を示す断面模式図である。 実施形態１に係るＮ型高濃度不純物領域形成工程を示す断面模式図である。 実施形態１に係る層間絶縁膜形成工程を示す断面模式図である。 実施形態１に係る水素注入工程を示す断面模式図である。 実施形態１に係るコンタクトホール形成工程を示す断面模式図である。 実施形態１に係るチタン層及び窒化チタン層形成工程を示す断面模式図である。 実施形態１に係るテトラエトキシシラン膜形成工程を示す断面模式図である。 実施形態１に係る単結晶シリコンチップを転写する基板を示す断面模式図である。 実施形態１に係る単結晶シリコンチップの転写工程を示す断面模式図である。 実施形態１に係るバルクのシリコンの剥離工程（単結晶シリコン基板の劈開工程）を示す断面模式図である。 実施形態１に係る単結晶シリコン基板のエッチング工程を示す断面模式図である。 実施形態１に係るチタンシリサイド形成工程を示す断面模式図である。 実施形態１に係る層間絶縁膜形成工程、コンタクトホール形成工程、及び、配線形成工程を示す断面模式図である。
符号の説明
１：単結晶シリコン基板
２：熱酸化膜
４：Ｐウェル領域（ドットを付した部分）
５：窒化シリコン膜
６：ＬＯＣＯＳ酸化膜
７：ゲート酸化膜
８：ゲート電極（ポリシリコン層）
９：ボロン
１０：単結晶シリコン層
１０ｓ、１０ｄ：Ｎ型高濃度不純物領域
１０ｃ：Ｐ型チャネル領域（ドットを付した部分）
１４：層間絶縁膜
１６：リン
１７：水素注入領域（剥離層）
１９ｇ：ゲートコンタクトホール
１９ｓ：ソースコンタクトホール
１９ｄ：ドレインコンタクトホール
２０ｇ：ゲート配線
２０ｓ：ソース電極配線
２０ｄ：ドレイン電極配線
２１：テトラエトキシシラン膜
２４：水素イオン
２７：チタンシリサイド層（斜線を付した部分）
３０：チタン層（第一金属層）
３１：窒化チタン層（第二金属層）
４０：ガラス基板
４１：窒化シリコン膜
４２：酸化シリコン膜
４３：ポリシリコン層
４３ｃ：チャネル領域
４３ｄ：ドレイン領域
４３ｓ：ソース領域
４４：ゲート絶縁膜
４５：ゲート電極
５３ａ〜５３ｃ：配線
１００：単結晶シリコンチップ（半導体素子）
３００：ポリシリコンＴＦＴ

Claims (7)

  1. 基板上に半導体素子を有する半導体装置を製造する方法であって、
    剥離層を形成する剥離層形成工程と、
    シリコン層、第一金属層、及び、該第一金属層を構成する第一金属とは異なる第二金属から構成された第二金属層がこの順に積層された構造を有する半導体素子を基板の表面に接着する接着工程と、
    剥離層を用いてシリコン層を劈開する劈開工程と、
    劈開後のシリコン層をエッチングするエッチング工程と、
    加熱により、シリコン層中の第一金属層側の部分を構成するシリコンと第一金属層を構成する第一金属とから金属シリサイドを形成する金属シリサイド形成工程とを含み、
    該剥離層形成工程は、半導体素子を基板上に転写する前に、第二金属層が形成される側からシリコン層中に水素イオン又はヘリウムを注入するものであり、
    該エッチング工程は、金属シリサイドを形成する前に行われ、
    該第一金属層の膜厚が、金属シリサイドを形成する直前のシリコン層の膜厚の３０％以下であることを特徴とする半導体装置の製造方法。
  2. 前記第一金属層は、膜厚が、金属シリサイドを形成する直前のシリコン層の膜厚の２０％以下であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第一金属層は、チタン、モリブデン、タングステン、タンタル、コバルト、ニッケル、白金及びロジウムからなる群より選択された少なくとも一種の金属から構成されることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記第一金属層は、チタンから構成され、
    前記第二金属層は、窒化チタンから構成されることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記基板は、歪点が６５０℃以上のガラス基板であることを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. 前記金属シリサイドの形成は、７００℃以下の加熱で行うことを特徴とする請求項５記載の半導体装置の製造方法。
  7. 請求項１〜６のいずれかに記載の半導体装置の製造方法を用いることを特徴とする表示装置の製造方法。
JP2008553037A 2007-01-10 2007-12-14 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子 Active JP5243271B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008553037A JP5243271B2 (ja) 2007-01-10 2007-12-14 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2007002821 2007-01-10
JP2007002821 2007-01-10
PCT/JP2007/074157 WO2008084628A1 (ja) 2007-01-10 2007-12-14 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子
JP2008553037A JP5243271B2 (ja) 2007-01-10 2007-12-14 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子

Publications (2)

Publication Number Publication Date
JPWO2008084628A1 JPWO2008084628A1 (ja) 2010-04-30
JP5243271B2 true JP5243271B2 (ja) 2013-07-24

Family

ID=39608527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008553037A Active JP5243271B2 (ja) 2007-01-10 2007-12-14 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子

Country Status (5)

Country Link
US (1) US20100059892A1 (ja)
EP (1) EP2079105A4 (ja)
JP (1) JP5243271B2 (ja)
CN (1) CN101523581A (ja)
WO (1) WO2008084628A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5416790B2 (ja) * 2010-01-22 2014-02-12 シャープ株式会社 半導体装置及びその製造方法
US20130009302A1 (en) * 2010-02-01 2013-01-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method therefor
US9238875B2 (en) 2011-02-01 2016-01-19 Sunset Peak International Limited Multilayer structure for a diamond growth and a method of providing the same
US20130160700A1 (en) * 2011-12-21 2013-06-27 Gemesis Diamond Company Step heating process for growing high quality diamond
CN103474454A (zh) * 2013-05-20 2013-12-25 复旦大学 一种半导体-金属-半导体叠层结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250739A (ja) * 1995-03-13 1996-09-27 Nec Corp 半導体装置の製造方法
JP2002208706A (ja) * 2001-01-10 2002-07-26 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2003158091A (ja) * 2001-11-20 2003-05-30 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2005285850A (ja) * 2004-03-26 2005-10-13 Sharp Corp 半導体基板、半導体装置、及びそれらの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
JPH07120638B2 (ja) 1989-07-25 1995-12-20 三菱電機株式会社 半導体装置の製造方法
CA2061796C (en) * 1991-03-28 2002-12-24 Kalluri R. Sarma High mobility integrated drivers for active matrix displays
US5807783A (en) * 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
JP3738798B2 (ja) * 1997-07-03 2006-01-25 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法及び液晶パネルの製造方法
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
KR20010043359A (ko) * 1999-03-10 2001-05-25 모리시타 요이찌 박막 트랜지스터와 패널 및 그들의 제조 방법
KR100502673B1 (ko) * 2002-07-05 2005-07-22 주식회사 하이닉스반도체 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법
JP4794810B2 (ja) * 2003-03-20 2011-10-19 シャープ株式会社 半導体装置の製造方法
JP4610982B2 (ja) * 2003-11-11 2011-01-12 シャープ株式会社 半導体装置の製造方法
JP4907096B2 (ja) * 2004-04-23 2012-03-28 株式会社半導体エネルギー研究所 トランジスタの作製方法
US7575959B2 (en) * 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP4885123B2 (ja) * 2005-03-25 2012-02-29 シャープ株式会社 半導体装置及びその製造方法
JP4589827B2 (ja) 2005-06-27 2010-12-01 株式会社イノアックコーポレーション 吸気ダクト

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250739A (ja) * 1995-03-13 1996-09-27 Nec Corp 半導体装置の製造方法
JP2002208706A (ja) * 2001-01-10 2002-07-26 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2003158091A (ja) * 2001-11-20 2003-05-30 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2005285850A (ja) * 2004-03-26 2005-10-13 Sharp Corp 半導体基板、半導体装置、及びそれらの製造方法

Also Published As

Publication number Publication date
US20100059892A1 (en) 2010-03-11
EP2079105A1 (en) 2009-07-15
CN101523581A (zh) 2009-09-02
WO2008084628A1 (ja) 2008-07-17
EP2079105A4 (en) 2012-07-25
JPWO2008084628A1 (ja) 2010-04-30

Similar Documents

Publication Publication Date Title
JP4651924B2 (ja) 薄膜半導体装置および薄膜半導体装置の製造方法
JP5079687B2 (ja) Ｓｏｉデバイスの製造方法
US7436027B2 (en) Semiconductor device and fabrication method for the same
TWI241689B (en) Semiconductor device including insulated-gate field-effect transistor, and method for manufacturing the same
WO2007029389A1 (ja) 半導体装置及びその製造方法並びに表示装置
JP2008529302A (ja) デバイス性能を改善するためのデュアル・シリサイド・プロセス
JP2005285850A (ja) 半導体基板、半導体装置、及びそれらの製造方法
US5904508A (en) Semiconductor device and a method of manufacturing the same
JP5243271B2 (ja) 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子
JPH113992A (ja) 半導体装置及びその製造方法
WO2009084312A1 (ja) 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
JP2970620B2 (ja) 半導体装置の製造方法
JP3970814B2 (ja) 半導体装置の製造方法
JP2636786B2 (ja) 半導体装置の製造方法
WO2009113427A1 (ja) 半導体装置、その製造方法及び表示装置
JP2002237602A (ja) 半導体装置及びその製造方法
JP4300017B2 (ja) 半導体装置の製造方法
JPH06275803A (ja) 半導体装置及びその製造方法
JP2010212531A (ja) 半導体装置の製造方法
JPH02148821A (ja) 接着半導体基板
JPH11111985A (ja) 薄膜トランジスタの製造方法および液晶表示装置の製造方法
JPS61150216A (ja) 半導体装置の製造方法
JP4076930B2 (ja) 半導体装置の製造方法
JP3387518B2 (ja) 半導体装置
JPH10284438A (ja) 半導体集積回路及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130404

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160412

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150