JP2010212531A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置内の局所配線を簡単な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成する際に、半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜１０４又は第１金属膜１０９を形成し（第１工程）、形成されたシリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜１１０を形成する（第２工程）。
【選択図】図１
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成する際に、半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜１０４又は第１金属膜１０９を形成し（第１工程）、形成されたシリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜１１０を形成する（第２工程）。
【選択図】図１
Description
本発明は、半導体装置の製造方法に関し、特に、半導体装置に局所配線（ローカルインターコネクト）を形成するための方法に関する。
従来、一枚の基板上に多数の回路素子（例えば、トランジスタ）と配線が作り込まれた半導体装置（集積回路）が知られている。この半導体装置を構成する半導体素子としては、例えば、シリコン基板表層に画成された素子領域にチャネル領域を隔てて形成された一対のソース／ドレインと、チャネル領域上にゲート絶縁膜を介してポリシリコン層が形成されたゲートと、を備えた電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）が知られている。
半導体装置の分野においては、高速化・高集積化を実現するために半導体素子の微細化が要求され、例えば、ＦＥＴのゲート長を短くしたり、ゲート絶縁膜をさらに薄くしたりすることにより微細化が図られている。
半導体装置の分野においては、高速化・高集積化を実現するために半導体素子の微細化が要求され、例えば、ＦＥＴのゲート長を短くしたり、ゲート絶縁膜をさらに薄くしたりすることにより微細化が図られている。
また、効率的な回路レイアウトを実現するために局所配線（ローカルインターコネクト）により半導体素子の導電領域を接続する技術が提案されている（例えば、特許文献１）。
ここで、局所配線とは、半導体装置を構成する１又は複数の半導体素子の近接する導電領域（例えば、ソース／ドレインやゲート）の少なくとも２つを相互に接続する配線である。
例えば、一方のＭＯＳＦＥＴのソース／ドレインと他方のＭＯＳＦＥＴのソース／ドレインを接続したり、１つのＭＯＳＦＥＴのソース／ドレインとゲートを接続したりするのに用いられる。局所配線により導電領域を接続することで、層間絶縁膜やコンタクト孔を省略できるため、半導体装置の高集積化や製造工程の簡略化を図ることができる。
ここで、局所配線とは、半導体装置を構成する１又は複数の半導体素子の近接する導電領域（例えば、ソース／ドレインやゲート）の少なくとも２つを相互に接続する配線である。
例えば、一方のＭＯＳＦＥＴのソース／ドレインと他方のＭＯＳＦＥＴのソース／ドレインを接続したり、１つのＭＯＳＦＥＴのソース／ドレインとゲートを接続したりするのに用いられる。局所配線により導電領域を接続することで、層間絶縁膜やコンタクト孔を省略できるため、半導体装置の高集積化や製造工程の簡略化を図ることができる。
以下、従来利用されている局所配線の形成方法の典型例について、図面を参照して説明する。
図２は、従来の局所配線の形成過程の一例について示す説明図である。
図２には、一方のトランジスタのゲート２１２Ｂとソース／ドレイン２０６Ｂ、及び一方のトランジスタのソース／ドレイン２０６Ｂと近接する別のトランジスタのソース／ドレイン２０７Ａを局所配線により接続する場合について示している。
図２は、従来の局所配線の形成過程の一例について示す説明図である。
図２には、一方のトランジスタのゲート２１２Ｂとソース／ドレイン２０６Ｂ、及び一方のトランジスタのソース／ドレイン２０６Ｂと近接する別のトランジスタのソース／ドレイン２０７Ａを局所配線により接続する場合について示している。
図２（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板２０１上にＭＯＳＦＥＴ構造が形成されているものとする。
図２（ａ）に示すＭＯＳＦＥＴ構造において、ゲート２１２Ｂとソース／ドレイン２０６Ｂ、及びソース／ドレイン２０６Ｂとソース／ドレイン２０７Ａを接続する局所配線を形成するにあたり、まず、全面にシリコン酸化膜２０８を成膜する（図２（ｂ））。
シリコン酸化膜２０８を成膜した後、フォトエッチング工程により、レジストパターン２１０で保護されていない領域のシリコン酸化膜２０９を除去する（図２（ｃ））。
レジストパターン２１０を剥離した後、全面に金属膜（例えば、タングステン）２１１を成膜する（図２（ｄ））。
再度のフォトエッチング工程により、金属膜２１１の所望の部分を残して除去する（図２（ｅ））。残った金属膜２１１が局所配線ＬＩＣとなり、ゲート２１２Ｂとソース／ドレイン２０６Ｂ、及びソース／ドレイン２０６Ｂとソース／ドレイン２０７Ａを接続する。
図２（ａ）に示すＭＯＳＦＥＴ構造において、ゲート２１２Ｂとソース／ドレイン２０６Ｂ、及びソース／ドレイン２０６Ｂとソース／ドレイン２０７Ａを接続する局所配線を形成するにあたり、まず、全面にシリコン酸化膜２０８を成膜する（図２（ｂ））。
シリコン酸化膜２０８を成膜した後、フォトエッチング工程により、レジストパターン２１０で保護されていない領域のシリコン酸化膜２０９を除去する（図２（ｃ））。
レジストパターン２１０を剥離した後、全面に金属膜（例えば、タングステン）２１１を成膜する（図２（ｄ））。
再度のフォトエッチング工程により、金属膜２１１の所望の部分を残して除去する（図２（ｅ））。残った金属膜２１１が局所配線ＬＩＣとなり、ゲート２１２Ｂとソース／ドレイン２０６Ｂ、及びソース／ドレイン２０６Ｂとソース／ドレイン２０７Ａを接続する。
図３は、従来の局所配線の形成過程の他の一例について示す説明図である。
図３には、一方のトランジスタのゲート２１２Ｂとソース／ドレイン２０６Ｂ、及び一方のトランジスタのソース／ドレイン２０６Ｂと近接する別のトランジスタのソース／ドレイン２０７Ａを局所配線により接続する場合について示している。
図３（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板２０１上にＭＯＳＦＥＴ構造が形成されているものとする。なお、図２に示す半導体装置と同じ構成については同じ符号としている。
図３には、一方のトランジスタのゲート２１２Ｂとソース／ドレイン２０６Ｂ、及び一方のトランジスタのソース／ドレイン２０６Ｂと近接する別のトランジスタのソース／ドレイン２０７Ａを局所配線により接続する場合について示している。
図３（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板２０１上にＭＯＳＦＥＴ構造が形成されているものとする。なお、図２に示す半導体装置と同じ構成については同じ符号としている。
図３（ａ）に示すＭＯＳＦＥＴ構造において、ゲート２１２Ｂとソース／ドレイン２０６Ｂ、及びソース／ドレイン２０６Ｂとソース／ドレイン２０７Ａを接続する局所配線を形成するにあたり、まず、全面にシリコン酸化膜２０９を成膜する（図３（ｂ））。
シリコン酸化膜２０９を成膜した後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）工程によりシリコン酸化膜２０９の表面を平坦化する（図３（ｃ））。
ＣＭＰ工程後、フォトエッチング工程により、レジストパターン２１０で保護されていない領域のシリコン酸化膜２０９を除去する(図３（ｄ）)。
レジストパターン２１０を剥離した後、全面に金属膜（例えば、タングステン）２１１を成膜する（図３（ｅ））。
再度のＣＭＰ工程により、シリコン酸化膜２０９上の金属膜２１１がなくなるまで平坦化する（図３（ｆ））。残った金属膜２１１が局所配線ＬＩＣとなり、ゲート２１２Ｂとソース／ドレイン２０６Ｂ、及びソース／ドレイン２０６Ｂとソース／ドレイン２０７Ａを接続する。
シリコン酸化膜２０９を成膜した後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）工程によりシリコン酸化膜２０９の表面を平坦化する（図３（ｃ））。
ＣＭＰ工程後、フォトエッチング工程により、レジストパターン２１０で保護されていない領域のシリコン酸化膜２０９を除去する(図３（ｄ）)。
レジストパターン２１０を剥離した後、全面に金属膜（例えば、タングステン）２１１を成膜する（図３（ｅ））。
再度のＣＭＰ工程により、シリコン酸化膜２０９上の金属膜２１１がなくなるまで平坦化する（図３（ｆ））。残った金属膜２１１が局所配線ＬＩＣとなり、ゲート２１２Ｂとソース／ドレイン２０６Ｂ、及びソース／ドレイン２０６Ｂとソース／ドレイン２０７Ａを接続する。
しかしながら、上述した従来の局所配線の形成方法では、フォトエッチング工程やＣＭＰ工程などの複雑な工程が多いため、半導体装置の歩留まりの向上や低価格化を図るのに不利となっている。また、フォトエッチング工程では合わせずれを考慮した余裕が必要となるため、この工程が増えることは微細化に不利となる。
本発明は、半導体装置内の局所配線を簡単な工程で形成するための半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明は、シリコン基板上に１又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成するための製造方法であって、
前記半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜又は第１金属膜を形成する第１工程と、
前記シリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜を形成する第２工程と、を備えることを特徴とする。
前記半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜又は第１金属膜を形成する第１工程と、
前記シリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜を形成する第２工程と、を備えることを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記第２工程では、前記半導体素子のシリコンからなる導電領域に前記第２金属膜を形成することを特徴とする。
請求項３に記載の発明は、請求項１又は２に記載の半導体装置の製造方法において、前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする。
請求項４に記載の発明は、請求項１から３のいずれか一項に記載の半導体装置の製造方法において、前記第１工程では、前記２つの導電領域及びこれらを離間している絶縁領域が露出する開口部を有するレジストパターンを形成した後、スパッタリングにより前記シリコン膜又は第１金属膜を形成することを特徴とする。
請求項５に記載の発明は、請求項１から３のいずれか一項に記載の半導体装置の製造方法において、前記第１工程では、前記２つの導電領域及びこれらを離間している絶縁領域が露出する開口部を有するレジストパターンを形成した後、イオン打ち込みにより前記シリコン膜又は第１金属膜を形成することを特徴とする。
本発明によれば、半導体装置内に局所配線を形成する工程が簡素化されるので、半導体装置の歩留まりの向上や低価格化を図ることができる。
具体的には、従来の局所配線の形成におけるフォトエッチング工程やＣＭＰ工程などの複雑な工程は必要なく、また、局所配線の形成と同時に半導体素子の導電領域（例えば、ソース／ドレインやゲート）にシリサイド層となる金属膜を形成できるので、製造工程が簡素化される。
具体的には、従来の局所配線の形成におけるフォトエッチング工程やＣＭＰ工程などの複雑な工程は必要なく、また、局所配線の形成と同時に半導体素子の導電領域（例えば、ソース／ドレインやゲート）にシリサイド層となる金属膜を形成できるので、製造工程が簡素化される。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は、本実施形態に係る局所配線の形成過程の一例について示す説明図である。図１において、シリコン基板１０１に形成される複数のＭＯＳＦＥＴの構成を区別するときはアルファベット付きの符号で表し（例えば、１０６Ａ，１０６Ｂなど）、区別しないときはアルファベットなしの符号で表すこととする。
図１は、本実施形態に係る局所配線の形成過程の一例について示す説明図である。図１において、シリコン基板１０１に形成される複数のＭＯＳＦＥＴの構成を区別するときはアルファベット付きの符号で表し（例えば、１０６Ａ，１０６Ｂなど）、区別しないときはアルファベットなしの符号で表すこととする。
図１には、一方のトランジスタのゲート１１１Ｂとソース／ドレイン１０６Ｂ、及び一方のトランジスタのソース／ドレイン１０６Ｂと近接する別のトランジスタのソース／ドレイン１０７Ａを局所配線により接続する場合について示している。
図１（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板１０１上にＭＯＳＦＥＴ構造が形成されているものとする。
簡単に説明すると、ｐ型シリコン基板１０１上の所定の領域に、深さ３００〜４００ｎｍのシリコン酸化膜からなる素子分離領域１０２を形成する。この素子分離領域１０２により素子領域１０１Ａ，１０１Ｂ，・・が画成される。
基板全面に厚さ５ｎｍのゲート絶縁膜（酸化膜）１０３を形成し、この上に厚さ１００〜１５０ｎｍの多結晶シリコンからなるポリシリコン層１０４を形成する。そして、フォトエッチング工程によりゲートとなる部分を残してゲート絶縁膜１０３及びポリシリコン層１０４を除去し、ゲート１１１を形成する。このゲート１１１（ゲート絶縁膜１０３）の直下がチャネル領域となる。
図１（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板１０１上にＭＯＳＦＥＴ構造が形成されているものとする。
簡単に説明すると、ｐ型シリコン基板１０１上の所定の領域に、深さ３００〜４００ｎｍのシリコン酸化膜からなる素子分離領域１０２を形成する。この素子分離領域１０２により素子領域１０１Ａ，１０１Ｂ，・・が画成される。
基板全面に厚さ５ｎｍのゲート絶縁膜（酸化膜）１０３を形成し、この上に厚さ１００〜１５０ｎｍの多結晶シリコンからなるポリシリコン層１０４を形成する。そして、フォトエッチング工程によりゲートとなる部分を残してゲート絶縁膜１０３及びポリシリコン層１０４を除去し、ゲート１１１を形成する。このゲート１１１（ゲート絶縁膜１０３）の直下がチャネル領域となる。
次いで、基板全面に、例えば、シリコン酸化膜からなる絶縁膜を形成し、この絶縁膜に対して異方性エッチングによるエッチバックを行うことにより、ポリシリコン層１０４の側面にサイドウォール１０５を形成する。そして、シリコン基板１０１に、サイドウォール１０５の両側からｎ型不純物（例えば、ＡｓＳｂ）を注入し、ソース／ドレインとなる不純物拡散領域１０６，１０７を形成する。以上の工程により、一般的なＭＯＳＦＥＴ構造が得られる。
なお、図２，３に示す従来例では、この段階でソース／ドレイン２０６，２０７の表面及びポリシリコン層２０４の表面にシリサイド層２０７を形成しているが、本実施形態では局所配線を形成した後、シリサイド層を形成するようにしている。
なお、図２，３に示す従来例では、この段階でソース／ドレイン２０６，２０７の表面及びポリシリコン層２０４の表面にシリサイド層２０７を形成しているが、本実施形態では局所配線を形成した後、シリサイド層を形成するようにしている。
図１（ａ）に示すＭＯＳＦＥＴ構造において、ゲート１１１Ｂとソース／ドレイン１０６Ｂ、及びソース／ドレイン１０６Ｂとソース／ドレイン１０７Ａを接続する局所配線を形成するにあたり、まず、フォトリソグラフィ工程により、レジストパターン１０８を形成し、開口部１０８ａから接続したい部分を露出させる（図１（ｂ））。例えば、基板全面に塗布したレジスト膜に対して露光・現像処理を施すことにより開口部１０８ａを形成する。本実施形態では、ゲート１１１Ｂとソース／ドレイン１０６Ｂ、及びソース／ドレイン１０６Ｂとソース／ドレイン１０７Ａを接続するため、これらの領域が開口部１０８ａから露出している。一方、局所配線を形成しない領域（接続しない領域）はレジストパターン１０８により覆われ保護される。
レジストパターン１０８を形成した後、基板全面に厚さ１０ｎｍの第１金属膜（例えば、ＴｉＮ）１０９をスパッタリングにより成膜する（図１（ｃ））。すなわち、開口部１０８ａから露出している領域上及びレジストパターン１０８上に第１金属膜１０９が形成される。このとき、ゲート１１１Ｂの高さＨは１００ｎｍ程度以上であり、十分に小さいため、サイドウォール１０５Ｂの側面にも第１金属膜１０９が蒸着する。
なお、スパッタリングの代わりにイオン打ち込みにより第１金属膜を形成することもできる。この場合打ち込みイオンはＳｉで、薄いＳｉ膜を形成する。サイドウォール１０５Ｂの側壁にもＳｉを十分に打ち込むため、斜めにイオンを打ち込んでもよい。
なお、スパッタリングの代わりにイオン打ち込みにより第１金属膜を形成することもできる。この場合打ち込みイオンはＳｉで、薄いＳｉ膜を形成する。サイドウォール１０５Ｂの側壁にもＳｉを十分に打ち込むため、斜めにイオンを打ち込んでもよい。
次いで、レジストパターン１０８を剥離することにより、所望の部分にだけ第１金属膜１０９を残す（図１（ｄ））。
レジストパターン１０８を剥離した後、無電解めっき法により厚さ５０ｎｍの第２金属膜（例えば、Ｎｉ）１１０を選択的に形成する。無電解めっき法を利用すると、シリコン又は金属上では、シリコン又は金属の自触媒反応により金属が形成される。したがって、ソース／ドレイン１０６Ａ，１０７Ａ、ポリシリコン層１０４Ａ及び第１金属膜１０９の上にだけ、第２金属膜１１０が形成される。
具体的には、硫酸ニッケル０．０８Ｍ、クエン酸０．１０Ｍ、ホスフィン酸０．２０Ｍを主成分とする無電解ニッケルめっき液をｐＨ＝９．５に調整する。そして、この無電解ニッケルめっき液に半導体装置１０を７０℃で２分間浸漬させる。これにより、厚さ約５０ｎｍのニッケル膜（第２金属膜）１１０が形成される。
このように、本実施形態では、第２金属膜を形成する工程で、局所配線ＬＩＣと同時に、ソース／ドレイン１０６Ａ，１０７Ａ及びゲート１１１Ａ（ポリシリコン層１０４Ａ）のコンタクト部が形成されることとなる。
レジストパターン１０８を剥離した後、無電解めっき法により厚さ５０ｎｍの第２金属膜（例えば、Ｎｉ）１１０を選択的に形成する。無電解めっき法を利用すると、シリコン又は金属上では、シリコン又は金属の自触媒反応により金属が形成される。したがって、ソース／ドレイン１０６Ａ，１０７Ａ、ポリシリコン層１０４Ａ及び第１金属膜１０９の上にだけ、第２金属膜１１０が形成される。
具体的には、硫酸ニッケル０．０８Ｍ、クエン酸０．１０Ｍ、ホスフィン酸０．２０Ｍを主成分とする無電解ニッケルめっき液をｐＨ＝９．５に調整する。そして、この無電解ニッケルめっき液に半導体装置１０を７０℃で２分間浸漬させる。これにより、厚さ約５０ｎｍのニッケル膜（第２金属膜）１１０が形成される。
このように、本実施形態では、第２金属膜を形成する工程で、局所配線ＬＩＣと同時に、ソース／ドレイン１０６Ａ，１０７Ａ及びゲート１１１Ａ（ポリシリコン層１０４Ａ）のコンタクト部が形成されることとなる。
なお、第２金属膜の一例としてＮｉを用いた場合について示しているが、例えば、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金を用いることができる。これらの金属であれば無電解めっき法により容易に金属膜を形成することができる上、配線材料としても好適である。
無電解めっき法により第２金属膜１１０を形成した後、熱処理を施し、第１金属膜１０９及び第２金属膜１１０をシリサイド化する。
具体的には、３５０〜４５０℃、６０秒程度の熱処理を施して、ソース／ドレイン１０６Ａ，１０７Ａ及びポリシリコン層１０４Ａと第２金属膜１１０とを反応させ、シリサイド層を自己整合的に形成する。また、ソース／ドレイン１０６Ｂ及びポリシリコン層１０４Ｂと第１金属膜１０９とを反応させ、シリサイド層を自己整合的に形成する。ソース／ドレイン１０６，１０７及びポリシリコン層１０４にシリサイド層を形成することで、コンタクト部の低抵抗化を図ることができる。
以上の工程によって、本実施形態に係る局所配線が形成される。
具体的には、３５０〜４５０℃、６０秒程度の熱処理を施して、ソース／ドレイン１０６Ａ，１０７Ａ及びポリシリコン層１０４Ａと第２金属膜１１０とを反応させ、シリサイド層を自己整合的に形成する。また、ソース／ドレイン１０６Ｂ及びポリシリコン層１０４Ｂと第１金属膜１０９とを反応させ、シリサイド層を自己整合的に形成する。ソース／ドレイン１０６，１０７及びポリシリコン層１０４にシリサイド層を形成することで、コンタクト部の低抵抗化を図ることができる。
以上の工程によって、本実施形態に係る局所配線が形成される。
上述したように、本実施形態では、シリコン基板（１０１）上に１又は複数の半導体素子が作り込まれてなる半導体装置（１０）に局所配線構造（ＬＩＣ）を形成するにあたり、半導体素子の２つの導電領域（ソース／ドレイン１０６Ｂとソース／ドレイン１０７Ａ）を絶縁している絶縁領域（素子分離領域１０２）に、この２つの導電領域を接続するように第１金属膜（１０９）を形成する（第１工程、図１（ｂ）、（ｃ））。
そして、第１金属膜上に無電解めっき法により選択的に第２金属膜（１１０）を形成する（第２工程、図１（ｅ））。
そして、第１金属膜上に無電解めっき法により選択的に第２金属膜（１１０）を形成する（第２工程、図１（ｅ））。
これにより、半導体装置内に局所配線を形成するにあたって、フォトエッチング工程やＣＭＰ工程などの複雑な工程は必要なく工程が極めて簡素化されるので、半導体装置の歩留まりの向上や低価格化を図ることができる。
第２工程では、半導体素子のシリコンからなる導電領域（ソース／ドレイン１０６Ａ，１０７Ａ及びポリシリコン層１０４Ａ）に第２金属膜（１１０）を形成する。
すなわち、局所配線（ＬＩＣ）の形成と同時に半導体素子の導電領域（例えば、ソース／ドレインやゲート）にシリサイド層となる金属膜を形成する。したがって、半導体装置の製造工程がさらに簡素化される。
すなわち、局所配線（ＬＩＣ）の形成と同時に半導体素子の導電領域（例えば、ソース／ドレインやゲート）にシリサイド層となる金属膜を形成する。したがって、半導体装置の製造工程がさらに簡素化される。
第２工程で形成する第２金属膜（１１０）は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金で構成される。
これにより、無電解めっき法により容易に局所配線を形成することができる。
これにより、無電解めっき法により容易に局所配線を形成することができる。
第１工程では、２つの導電領域（ソース／ドレイン１０６Ｂとソース／ドレイン１０７Ａ）及びこれらを離間している絶縁層（素子分離領域１０２）が露出する開口部（１０８ａ）を有するレジストパターン（１０８）を形成した後、スパッタリングにより第１金属膜（１０９）を形成する。
このように、従来用いられている公知技術を利用して局所配線を形成するための下地を形成できるので、局所配線を比較的簡単に形成することができる。
このように、従来用いられている公知技術を利用して局所配線を形成するための下地を形成できるので、局所配線を比較的簡単に形成することができる。
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
上記実施形態では、局所配線ＬＩＣを形成する領域に第１金属膜１０９を形成するようにしているが、シリコン膜を形成するようにしてもよい。シリコン膜を形成する場合も第１金属膜を形成する場合と同様に、スパッタリングやイオン打ち込みを利用することができる。そして、第１金属膜の場合と同様にシリコン上にも無電解めっき法により第２金属膜が形成される。
上記実施形態では、局所配線ＬＩＣを形成する領域に第１金属膜１０９を形成するようにしているが、シリコン膜を形成するようにしてもよい。シリコン膜を形成する場合も第１金属膜を形成する場合と同様に、スパッタリングやイオン打ち込みを利用することができる。そして、第１金属膜の場合と同様にシリコン上にも無電解めっき法により第２金属膜が形成される。
上記実施形態では、一方のＭＯＳＦＥＴのゲート１１１Ｂとソース／ドレイン１０６Ｂ、及び隣接する２つのＭＯＳＦＥＴのソース／ドレイン１０６Ｂとソース／ドレイン１０７Ａを接続する場合について説明したが、例えば、トランジスタと他の回路素子とを接続する場合など、半導体装置上のあらゆる２つの導電領域を接続するときに適用できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 半導体装置
１０１ シリコン基板
１０１Ａ，１０１Ｂ 素子領域
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ポリシリコン層
１０５ サイドウォール
１０６，１０７ ソース／ドレイン（不純物拡散領域）
１０８ レジストパターン
１０９ 第１金属膜
１１０ 第２金属膜
１１１ ゲート
ＬＩＣ 局所配線
１０１ シリコン基板
１０１Ａ，１０１Ｂ 素子領域
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ポリシリコン層
１０５ サイドウォール
１０６，１０７ ソース／ドレイン（不純物拡散領域）
１０８ レジストパターン
１０９ 第１金属膜
１１０ 第２金属膜
１１１ ゲート
ＬＩＣ 局所配線
Claims (5)
- シリコン基板上に１又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成するための製造方法であって、
前記半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜又は第１金属膜を形成する第１工程と、
前記シリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜を形成する第２工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第２工程では、前記半導体素子のシリコンからなる導電領域に前記第２金属膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第１工程では、前記２つの導電領域及びこれらを離間している絶縁領域が露出する開口部を有するレジストパターンを形成した後、スパッタリングにより前記第１金属膜を形成することを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
- 前記第１工程では、前記２つの導電領域及びこれらを離間している絶縁領域が露出する開口部を有するレジストパターンを形成した後、イオン打ち込みにより前記第１金属膜を形成することを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2009058889A JP2010212531A (ja) | 2009-03-12 | 2009-03-12 | 半導体装置の製造方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2016507909A (ja) * | 2013-03-14 | 2016-03-10 | クアルコム，インコーポレイテッド | 高密度用ローカルインターコネクト構造 |
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-
2009
- 2009-03-12 JP JP2009058889A patent/JP2010212531A/ja not_active Withdrawn
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