KR100230734B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 별도의 폴리실리콘막의 형성을 통하여 실리사이드막을 형성함으로써 실리콘의 손실을 방지하여 실리사이드막과 소오스 및 드레인 영역 간의 오믹콘택을 이룸과 더불어, 게이트와 소오스 및 드레인 영역 상의 실리사이드막을 서로 이격시켜 형성함으로써 게이트와 소오스 및 드레인 영역 간의 브리지 현상을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 반도체 소자의 제조방법은 상부에 게이트 절연막 및 양측에 스페이서가 구비된 게이트가 형성됨과 더불어 내부에 소오스 및 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 소오스 및 드레인 영역 상의 일부분 상에 상기 게이트를 둘러싸는 제 1 절연막을 형성하는 단계; 상기 기판 전면에 폴리실리콘막 및 금속막을 순차적으로 형성하는 단계; 상기 폴리실리콘막 및 금속막을 반응시켜 상기 기판 전면에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막이 상기 소오스 및 드레인 영역 상의 나머지 부분 및 상기 절연막에 형성됨과 더불어 상기 게이트 상부의 제 1 절연막 상에서 서로 이격되도록 상기 금속 실리사이드막을 식각하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 금속 실리사이드막을 이용한 반도체 소자 및 그의 제조방법에 관한 것이다.
대부분의 집적회로에서 낮은 비저항과 고온의 안정도를 가지는 금속 실리사이드가 접촉 재료로서 대두되었다. 이 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물로서, 실리콘과 결합하는 금속으로는 내화성 금속족인 몰리브덴, 탄탈륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 티켈, 백금 등과 반응한 화합물로 구성된다. 또한, 실리사이드는 낮은 비저항과 고온에서의 안정도 이외에도 양질의 실리사이드는 형성 및 에칭이 용이하고, 강력한 접착력이 있으며, 산화 공정시 산화막을 형성할 수 있는 장점이 있다. 이러한 실리사이드는 현재의 폴리실리콘 배선 또는 게이트 전극 위에 형성되어 전도성을 개선시키고, 소오스/드레인 접합 부분에 실리사이드를 부분적으로 형성시켜 접합 영역 사이에 발생하는 접촉 저항을 감소시킴으로써, RC 지연 시간을 낮추는 역할을 한다.
상기한 전이금속을 이용한 종래의 실리사이드막 형성방법을 도 1a 내지 도 1e를 참조하여 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 필드 산화막(2)을 형성하여 활성영역 및 비활성영역을 분리하고, 활성영역의 기판(1) 상에 산화막 및 폴리실리콘막을 순차적으로 증착한 다음, 패터닝하여 게이트 산화막(3) 및 게이트(4)를 형성한다. 이때, 기판(1)은 실리콘 기판이다. 이어서, 게이트(4) 양 측의 기판(1)에 LDD(Lightly Doped Drain) 이온을 주입하여 LDD 영역(5)을 형성하고, 공지된 방법으로 게이트(4) 양 측벽에 산화막 스페이서(6)를 형성한다. 그리고 나서, 기판(1)에 고농도 불순물을 주입하여 고농도 불순물 영역(7)을 형성하고, 소정의 어닐링을 진행하여 소오스 및 드레인의 접합 영역(100)을 완성한다.
도 1b에 도시된 바와 같이, 도 1a의 구조 상에 전이금속, 바람직하게는 티타늄막(8)을 증착한다.
도 1c에 도시된 바와 같이, 열처리 공정을 진행하여 티타늄과 실리콘을 반응시켜 접합영역(100) 및 게이트(4) 상부에 티타늄 실리사이드막(9)을 형성한다.
도 1d에 도시된 바와 같이, 상기 반응시 반응하지 않은 티타늄막(8)을 선택적 습식식각으로 제거한다.
도 1e에 도시된 바와 같이, 도 1d의 구조 상에 절연막(10)을 형성하고, 티타늄 실리사이드막(9) 상의 절연막을 식각하여 티타늄 실리사이드막(9)을 소정 부분 노출시켜 콘택홀을 형성한다. 상기 콘택홀에 매립하도록 절연막(10) 상에 금속층을 증착하고 패터닝하여 상기 콘택홀을 통하여 티타늄 실리사이드막(9)과 콘택됨과 더불어 절연막(10) 상에서 서로 절연된 금속배선층(11a, 11b, 11c)을 각각 형성함으로써 트랜지스터를 완성한다.
그러나, 상기한 종래의 실리사이드막 형성방법에 있어서는 다음과 같은 문제가 발생한다.
즉, 티타늄 실리사이드막의 형성 후 반응하지 않은 티타늄막의 제거시 산화막 스페이서 상에 소정의 잔류물이 잔재하여 게이트와 접합 영역 간의 브리지(bridge) 현상을 야기시킨다. 또한, 티타늄 실리사이드막의 형성시 게이트나 기판으로부터 실리콘이 소모되어 소오스 및 드레인 영역의 불순물들을 외방확산(out diffusion) 시킴으로써 티타늄 실리사이드막과 소오스 및 드레인 영역의 콘택이 오믹콘택(ohmic contact)을 이루지 못하므로 콘택 저항을 증가시킨다. 이에따라, 소자의 특성이 저하될 뿐만 아니라 수율이 감소되는 문제가 있었다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 별도의 폴리실리콘막의 형성을 통하여 실리사이드막을 형성함으로써 실리콘의 손실을 방지하여 실리사이드막과 소오스 및 드레인 영역 간의 오믹콘택을 이룸과 더불어, 게이트와 소오스 및 드레인 영역 상의 실리사이드막을 서로 이격시켜 형성함으로써 게이트와 소오스 및 드레인 영역 간의 브리지 현상을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1e는 종래의 반도체 소자의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도.
도2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 사시도.
도3a 내지 도3i는 상기한 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 게이트 산화막 24 : 폴리실리콘막
25 : 텅스텐 실리사이드막 100 : 게이트
26 : LDD 영역 27 : 산화막 스페이서
28a, 28b : 소오스 및 드레인 영역 29, 33 : 제 1 및 제 2 절연막
30 : 폴리실리콘막 31 : 타타늄막
32 : 티타늄 실리사이드막 34 : 콘택홀
35 : 금속 배선층
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판; 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성됨과 더불어 양측에 절연막 스페이서가 구비된 게이트; 상기 게이트 양 측의 상기 기판 내에 형성된 소오스 및 드레인 영역; 상기 소오스 및 드레인 영역 상의 일부분에 형성됨과 더불어 상기 게이트를 둘러싸는 절연막; 및, 상기 소오스 및 드레인 영역 상의 나머지 부분 및 상기 절연막에 형성됨과 더불어 상기 게이트 상부의 절연막 상에서 서로 이격된 금속 실리사이드막을 포함하는 것을 특징으로 한다.
또한, 상기 절연막 상부에 서로 이격된 티타늄 실리사이드막은 상부에 소정의 콘택영역을 각각 구비하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 상부에 게이트 절연막 및 양 측에 스페이서가 구비된 게이트가 형성됨과 더불어 내부에 소오스 및 드레인 영역이 형성된 반도체 기판을 제공하는 단계;상기 소오스 및 드레인 영역 상의 일부분 상에 상기 게이트를 둘러싸는 제 1 절연막을 형성하는 단계; 상기 기판 전면에 폴리실리콘막 및 금속막을 순차적으로 형성하는 단계; 상기 폴리실리콘막 및 금속막을 반응시켜 상기 기판 전면에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막이 상기 소오스 및 드레인 영역 상의 나머지 부분 및 상기 절연막에 형성됨과 더불어 상기 게이트 상부의 제 1 절연막 상에서 서로 이격되도록 상기 금속 실리사이드막을 식각하는 단계를 포함하고, 상기 금속 실리사이드막이 식각된 후의 상기 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 식각하여 상기 게이트 상부의 상기 제 1 절연막 상에 형성된 상기 금속 실리사이드막을 소정부분 노출시켜 제 1 및 제 2 콘택홀을 형성하는 단계; 및, 상기 제 1 및 제 2 콘택홀을 통하여 상기 금속 실리사이드막과 콘택하는 제 1 및 제 2 금속 배선층을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
또한, 상기 금속 실리사이드막을 형성하는 단계에서 상기 반응은 열처리에 의해 이루어지는 것을 특징으로 하고, 상기 금속은 전이 금속인 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 별도의 폴리실리콘막의 형성을 통하여 실리사이드막을 형성함으로써 실리콘의 손실을 방지하여 실리사이드막과 소오스 및 드레인 영역 간의 오믹콘택을 이룸과 더불어, 절연막을 이용하여 게이트와 소오스 및 드레인 영역 상의 실리사이드막을 서로 절연시킴에 따라 게이트와 소오스 및 드레인 영역 간의 브리지 현상을 방지할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 사시도이고, 도 3a 내지 도 3i는 상기한 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 순차적인 공정 단면도이다. 이때, 도 3은 도 2의 A-A' 선에 따른 단면도를 나타낸다.
먼저, 도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(21)과 기판(21) 상에 형성된 필드 산화막(22)과 필드 산화막(22) 사이의 기판(21) 상에 형성된 게이트 산화막(23)과, 게이트 산화막(23) 상에 형성되고 포리실리콘막(24)과 텅스텐 실리사이드막(25)이 적층됨과 더불어 양 측에 산화막 스페이서(27)가 구비된 게이트(100)와, 게이트(100) 양 측의 기판(21) 내에 형성된 LDD영역(26)과, 스페이서(27) 양 측의 기판(21) 내에 형성된 고농도 소오스 및 드레인 영역(28a, 28b)과, 소오스 및 드레인 영역(28a, 28b) 상의 일부분에 형성됨과 더불어 게이트(100)를 둘러싸는 제 1 절연막(29)과, 소오스 및 드레인 영역(28a, 28b) 상의 나머지 부분 및 제 1 절연막(29)에 형성됨과 더불어 게이트(100) 상부의 제 1 절연막(29) 상에서 서로 이격된 티타늄 실리사이드막(32)으로 구성된다.
또한, 제 1 절연막(29) 상에서 서로 이격된 티타늄 실리사이드막(32)은 상부에 소오스 및 드레인 영역(28a, 28b)과의 콘택을 위한 제 1 및 제 2 콘택 영역(a,b)이 각각 구비된다. 그리고 제 1 절연막(29)은 상부에 티타늄 실리사이드막(32)과 이격된 소정 영역에 게이트(100)와의 콘택을 위한 제 3 콘택영역(c)이 구비한다.
이어서, 상기한 구성으로 된 발명에 따른 반도체 소자의 제조방법을 도 3a 내지 도 3h를 참조하여 설명한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 필드 산화막(22)을 형성하여 활성영역 및 비활성영역을 분리하고, 활성영역의 기판(21) 상에 게이트 산화막(23)을 형성한다. 이때, 기판(21)은 실리콘 기판이다. 이어서, 게이트 산화막(23) 상에 폴리실리콘막(24) 및 텅스텐 실리사이드막(25)이 적층된 게이트(100)를 형성하고, 게이트(100) 양 측의 기판(21)에 LDD 이온을 주입하여 LDD 영역(26)을 형성하고,공지된 방법으로 게이트(100) 양 측벽에 산화막 스페이서(27)를 형성한다. 그리고 나서, 기판(21)에 고농도 불순물을 주입하여 고농도 소오스 및 드레인 영역(28a, 28b)을 형성한다.
도 3b에 도시된 바와 같이, 도 3a의 구조 상에 제 1 절연막(29)으로서 산화막을 형성한다.
도 3c에 도시된 바와같이, 게이트(100) 상의 제 1 절연막(29) 상부에 포토리 소그라피로 경사진 감광막 패턴(30)을 형성한다.
도 3d에 도시된 바와 같이, 감광막 패턴(30)을 식각 마스크로하여 하부의 제 1 절연막(29)을 기판(21)이 노출되도록 식각하여 제 1 절연막 (29)이 상기 기울어진 형태로 게이트(100)를 둘러싸도록 한다.
도 3e에 도시된 바와 같이, 도 3d의 구조 상에 폴리실리콘막(30)을 증착하고, 그 상부에 티타늄막(31)을 형성한다.
도 3f에 도시된 바와 같이, 열처리 공정을 진행하여 폴리실리콘막(30)과 티타늄막(31)을 반응시켜 티타늄 실리사이드막(32)을 형성한다.
도 3g에 도시된 바와 같이, 티타늄 실리사이드막(32) 상부에 포토리소그라피로 소정의 감광막 패턴(도시되지 않음)을 형성한다. 그리고, 상기 감광막 패턴을 이용하여 하부의 필드 산화막(22) 및 게이트(100) 일측의 제 1 절연막(29) 상의 티타늄 실리사이드막(32)을 소정 부분 식각함과 더불어 게이트(24) 다른 측의 제 1 절연막(29) 상의 티타늄 실리사이드막(32)을 소정 부분 식각한다. 이에 따라, 상기 도 2에 도시된 바와 같이, 티타늄 실리사이드막(32)이 소오스 및 드레인 영역(28a, 28b) 및 제 1 절연막(29) 상에 각각 형성됨과 더불어 게이트(100) 상부의 제 1 절연막(29) 상에서 서로 이격됨에 따라, 소오스 및 드레인 영역(28a, 28b) 상의 티타늄 실리사이드막(32)이 서로 절연된다.
도 3h에 도시된 바와 같이, 도 3G의 구조 상에 제 2 절연막(33)을 형성하고, 포토리소그라피 및 식각 공정으로 제 1 절연막(29) 상단에서 서로 이격된 티타늄 실리사이드막(32)을 소정 부분 노출시켜 제 1 콘택홀(34)과 제 2 콘택홀(도시되지 않음)을 형성한다.
도 3i에 도시된 바와 같이, 제 1 콘택홀(34) 및 상기 제 2 콘택홀에 매립하도록 제 2 절연막(33) 상에 금속층을 증착하고 패터닝하여 티타늄 실리사이드막(32)과 콘택하는 제 1 금속 배선층(35) 및 제 2 금속 배선층(도시되지 않음)을 형성한다.
상기 실시예에 의하면, 별도의 폴리실리콘막의 형성을 통하여 실리사이드막을 형성함으로써 실리콘의 손실을 방지하여 실리사이드막과 소오스 및 드레인 영역간의 오믹콘택을 이룸과 더불어, 절연막을 이용하여 게이트와 소오스 및 드레인 영역 상의 실리사이드막을 서로 절연시킴에 따라 게이트와 소오스 및 드레인 영역 간의 브리지 현상을 방지할 수 있다. 이에 따라, 소자의 특성 및 수율을 향상시킬 수 있다.
또한, 게이트 상에서 소오스 및 드레인의 콘택이 형성됨에 따라 소자의 사이즈를 감소시켜 칩 면적을 감소시킬 수 있다.
한편, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (12)
- 반도체 기판; 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성됨과 더불어 양 측에 절연막 스페이서가 구비된 게이트; 상기 게이트 양 측의 상기 기판 내에 형성된 소오스 및 드레인 영역; 상기 소오스 및 드레인 영역 상의 일부분에 형성됨과 더불어 상기 게이트를 둘러싸는 절연막; 및, 상기 소오스 및 드레인 영역 상의 나머지 부분 및 상기 절연막에 형성됨과 더불어 상기 게이트 상부의 절연막 상에서 서로 이격된 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 절연막 상부에 서로 이격된 티타늄 실리사이드막은 상부에 소정의 콘택영역을 각각 구비하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트를 둘러싸는 상기 절연막은 양 측이 기울어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 금속은 전이 금속인 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서, 상기 금속은 티타늄인 것을 특징으로 하는 반도체 소자.
- 상부에 게이트 절연막 및 양 측에 스페이서가 구비된 게이트가 형성됨과 더불어 내부에 소오스 및 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 소오스 및 드레인 영역 상의 일부분 상에 상기 게이트를 둘러싸는 제 1 절연막을 형성하는 단계; 상기 기판 전면에 폴리실리콘막 및 금속막을 순차적으로 형성하는 단계; 상기 폴리실리콘막 및 금속막을 반응시켜 상기 기판 전면에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막이 상기 소오스 및 드레인 영역 상의 나머지 부분 및 상기 절연막에 형성됨과 더불어 상기 게이트 상부의 제 1 절연막 상에서 서로 이격되도록 상기 금속 실리사이드막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 금속 실리사이드막이 식각된 후의 상기 기판 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 식각하여 상기 게이트 상부의 상기 제1 절연막 상에 형성된 상기 금속 실리사아드막을 소정부분 노출시켜 제 1 및 제 2 콘택홀을 형성하는 단계; 및, 상기 제 1 및 제 2 콘택홀을 통하여 상기 금속 실리사이드막과 콘택하는 제 1 및 제 2 금속 배선층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 게이트를 둘러싸는 상기 제 1 절연막은 양 측이 기울어지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서, 상기 제 1 절연막을 형성하는 단계는 상기 기판 전면에 제 1 절연막을 증착하는 단계; 상기 게이트 상의 제 1 절연막 상부에 기울어진 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 제 1 절연막을 식각하는 단계; 및, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서 상기 금속 실리사이드막을 형성하는 단계에서 상기 반응은 열처리에 의해 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 금속은 전이 금속인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서, 상기 금속은 티타늄인 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019960077711A KR100230734B1 (ko) | 1996-12-30 | 1996-12-30 | 반도체 소자 및 그의 제조방법 |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
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Family Applications (1)
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-
1996
- 1996-12-30 KR KR1019960077711A patent/KR100230734B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980058387A (ko) | 1998-10-07 |
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