JP5416790B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関し、特に、薄膜素子が形成された基板に半導体素子が接合された半導体装置及びその製造方法に関するものである。
アクティブマトリクス駆動方式の液晶表示装置は、例えば、画像の最小単位である各画素毎にスイッチング素子として設けられた薄膜トランジスタ(Thin Film Transistor、以下、「TFT」とも称する)等の薄膜素子と、各画素のTFTを駆動するための駆動回路等の半導体素子とを備えている。
近年、液晶表示装置では、例えば、連続粒界結晶シリコン(Continuous Grain Silicon)を用いて、駆動回路等の周辺回路がモノリシックに形成されたシステム液晶が注目されている。このシステム液晶では、低消費電力化や高精細化等を図るために、周辺回路にサブミクロンオーダーのデザインルール、すなわち、IC(Integrated Circuit)レベルの微細なパターン精度が求められているものの、使用するガラス基板に対応するステッパ等の製造技術がないので、サブミクロンオーダーの高性能な半導体素子をガラス基板上に直接形成することが困難である。そこで、シリコン基板を用いて高性能な半導体素子を形成した後に、その形成された半導体素子のチップをガラス基板上に転写により接合して、高性能な半導体素子をガラス基板上に形成する方法が提案されている。
例えば、特許文献1には、シリコン層及び金属層が積層された構造を有する半導体素子を基板上に転写し、加熱により、シリコン層中の金属層側の部分を構成するシリコンと、金属層中のシリコン層側の部分を構成する金属とから金属シリサイドを形成する、半導体装置の製造方法が開示されている。
ところで、TFT等の薄膜素子が形成されたガラス基板にICチップ等の半導体素子が転写された従来の半導体装置では、半導体素子に一体に形成された回路パターンの占有面積を抑制して、回路パターンの電気抵抗を低くするために、半導体素子において、複数の回路パターンを絶縁膜を介して互いに重なるように形成し、各層の回路パターンを絶縁膜のコンタクトホールを介して互いに接続する多層配線構造を取ることが多い。ここで、半導体素子は、シリコン基板をダイシングして形成されるので、半導体素子の各側壁は、被接合基板であるガラス基板の表面に対して直立している。そのため、ガラス基板に形成された薄膜素子と、そのガラス基板に接合された多層配線構造を有する半導体素子との間には、大きな段差ができてしまう。そして、ガラス基板上の薄膜素子及び半導体素子を樹脂層で覆って、その樹脂層上に接続配線を形成して、その接続配線を介して薄膜素子と半導体素子とを接続する場合には、薄膜素子と多層配線構造を有する半導体素子との間に形成された大きな段差により、接続配線が断線するおそれがある。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、被接合基板上に設けられた薄膜素子と多層配線構造を有する半導体素子とを確実に接続することにある。
上記目的を達成するために、本発明は、半導体素子の薄膜素子側の端部が階段状に設けられていると共に樹脂層で被覆され、薄膜素子及び半導体素子本体が樹脂層上に設けられた接続配線を介して互いに接続されるようにしたものである。
具体的に本発明に係る半導体装置は、被接合基板と、上記被接合基板上に形成された薄膜素子と、上記被接合基板上に接合され、各々、絶縁層及び該絶縁層に積層された回路パターンを有し、該各回路パターンが該各絶縁層に形成されたコンタクトホールを介して互いに接続された複数の下地層が半導体素子本体の上記被接合基板側に積層された半導体素子とを備えた半導体装置であって、上記半導体素子の上記薄膜素子側の端部は、上記各下地層の上記薄膜素子側の端部が上記被接合基板側に行くに従って次第に突出するように、階段状に設けられていると共に、樹脂層で被覆され、上記薄膜素子と上記半導体素子本体とは、上記樹脂層上に設けられた接続配線を介して互いに接続されていることを特徴とする。
上記の構成によれば、半導体素子本体の被接合基板側に積層された各下地層の薄膜素子側の端部が被接合基板側に行くに従って次第に突出するように、被接合基板上に接合された半導体素子の薄膜素子側の端部が階段状に設けられているので、薄膜素子と多層配線構造を有する半導体素子との間に大きな段差があるものの、例えば、半導体素子の各側壁が被接合基板に対して直立している場合よりも、半導体素子の薄膜素子側の側壁の全体的な傾斜が緩くなる。そして、その半導体素子の薄膜素子側の全体的な傾斜が緩くなった側壁、すなわち、半導体素子の薄膜素子側の端部が樹脂層で被覆されているので、例えば、半導体素子の各側壁が被接合基板に対して直立している場合よりも、樹脂層の表面が平坦になる。これにより、薄膜素子と多層配線構造を有する半導体素子との間に大きな段差があっても、樹脂層上に設けられた接続配線が断線し難くなるので、薄膜素子及び半導体素子本体が接続配線を介して確実に接続されることになり、被接合基板上に設けられた薄膜素子と多層配線構造を有する半導体素子とが確実に接続される。
上記被接合基板は、ガラス基板であってもよい。
上記の構成によれば、被接合基板がガラス基板であるので、例えば、液晶表示装置を構成するガラス製のアクティブマトリクス基板において、半導体装置が具体的に構成される。
上記薄膜素子は、薄膜トランジスタであり、上記半導体素子本体は、MOSトランジスタであってもよい。
上記の構成によれば、薄膜素子が薄膜トランジスタであり、半導体素子本体がMOS(Metal Oxide Semiconductor)トランジスタであるので、例えば、液晶表示装置を構成するガラス製のアクティブマトリクス基板において、薄膜素子により各画素のスイッチング素子やゲートドライバ等が具体的に構成され、半導体素子本体によりソースドライバやコントローラーのIC等が具体的に構成される。
また、本発明に係る半導体装置の製造方法は、半導体素子本体を形成した後に、各々、絶縁層及び該絶縁層に積層された回路パターンを有し、該各回路パターンが該各絶縁層に形成されたコンタクトホールを介して互いに接続された複数の下地層を形成する際に、該各下地層の外端部に上記各回路パターンと同一層に同一材料により金属層を所定の大きさに形成することにより、半導体チップを形成する半導体チップ形成工程と、被接合基板上に薄膜素子を形成する薄膜素子形成工程と、上記薄膜素子が形成された被接合基板上に上記半導体チップを上記半導体素子本体側が上方になるように接合する接合工程と、上記被接合基板上に接合された半導体チップにおける上記各下地層の外端部の金属層をエッチングすることにより、上記各下地層の上記薄膜素子側の端部が上記被接合基板側に行くに従って次第に突出するように、上記半導体チップの上記薄膜素子側の端部を階段状に加工して、半導体素子を形成するエッチング工程と、上記半導体素子の上記薄膜素子側の端部を樹脂層で被覆した後に、該樹脂層上に接続配線を形成して、上記薄膜素子と上記半導体素子本体とを互いに接続する接続工程とを備えることを特徴とする。
上記の方法によれば、エッチング工程において、被接合基板上に接合された半導体チップにおける各下地層の外端部の金属層をエッチングすることにより、半導体素子本体の被接合基板側に積層された各下地層の薄膜素子側の端部が被接合基板側に行くに従って次第に突出するように、被接合基板上に接合された半導体チップの薄膜素子側の端部を階段状に加工して、半導体素子を形成するので、薄膜素子と多層配線構造を有する半導体素子との間に大きな段差があるものの、例えば、半導体素子の各側壁が被接合基板に対して直立している場合よりも、半導体素子の薄膜素子側の側壁の全体的な傾斜が緩くなる。そして、接続工程において、その半導体素子の薄膜素子側の全体的な傾斜が緩くなった側壁、すなわち、半導体素子の薄膜素子側の端部を樹脂層で被覆するので、例えば、半導体素子の各側壁が被接合基板に対して直立している場合よりも、樹脂層の表面が平坦になる。これにより、薄膜素子と多層配線構造を有する半導体素子との間に大きな段差があっても、接続工程で樹脂層上に形成する接続配線が断線し難くなるので、薄膜素子及び半導体素子本体が接続配線を介して確実に接続されることになり、被接合基板上に設けられた薄膜素子と多層配線構造を有する半導体素子とが確実に接続される。
本発明によれば、半導体素子の薄膜素子側の端部が階段状に設けられていると共に樹脂層で被覆され、薄膜素子及び半導体素子本体が樹脂層上に設けられた接続配線を介して互いに接続されているので、被接合基板上に設けられた薄膜素子と多層配線構造を有する半導体素子とを確実に接続することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
図1〜図20は、本発明に係る半導体装置及びその製造方法の一実施形態を示している。具体的に、図1は、本実施形態の半導体装置130の断面図である。
半導体装置130は、図1に示すように、被接合基板として設けられたガラス基板100と、ガラス基板100上に形成された薄膜素子80と、ガラス基板100上に接合された半導体素子90と、薄膜素子80及び半導体素子90を覆うように設けられた樹脂層120と、樹脂層120上に設けられ、薄膜素子80(の後述するソース電極118a)及び半導体素子90(の後述する接続電極118c)を互いに接続するための第1接続配線121a、並びに薄膜素子80(の後述するドレイン電極118b)に接続するための第2接続配線121bとを備えている。
薄膜素子80は、図1に示すように、ガラス基板100上に第1ベースコート膜111及び第2ベースコート膜112を介して設けられた半導体層113と、半導体層113を覆うように設けられたゲート絶縁膜114と、ゲート絶縁膜114上に設けられたゲート電極115と、ゲート電極115を覆うように順に設けられた第1層間絶縁膜116及び第2層間絶縁膜117aとを備えている。ここで、半導体層113は、ゲート電極115に重なるように設けられたチャネル領域(不図示)と、そのチャネル領域の一方の外側及び他方の外側にそれぞれ設けられたソース領域(不図示)及びドレイン領域(不図示)とを備え、ポリシリコン膜により構成されている。なお、半導体層113において、チャネル領域とソース領域及びドレイン領域との間には、LDD(Lightly Doped Drain)領域が設けられていてもよい。そして、第2層間絶縁膜117a上には、図1に示すように、ゲート絶縁膜114、第1層間絶縁膜116及び第2層間絶縁膜117aの積層膜に形成された各コンタクトホールを介して半導体層113のソース領域及びドレイン領域にそれぞれ接続されたソース電極118a及びドレイン電極118bが設けられている。
半導体素子90は、図1に示すように、半導体素子本体50と、半導体素子本体50のガラス基板100側に順に積層された第1下地層51、第2下地層52、第3下地層53、第4下地層54及び第5絶縁層48とを備え、各下地層51、52、53及び54の薄膜素子80側の端部がガラス基板100側に行くに従って次第に突出するように、その薄膜素子80側の端部が階段状に設けられている。ここで、各下地層51、52、53及び54の厚さは、例えば、0.5μm程度であり、下層の下地層(52、53及び54)の端は、その上層の下地層(51、52及び53)の端よりも、例えば、1μm程度それぞれ突出している。
半導体素子本体50は、図1に示すように、単結晶シリコン膜21の図中左側の領域に設けられたN型のNMOSトランジスタTaと、単結晶シリコン膜21の図中右側の領域に設けられたP型のPMOSトランジスタTbと、NMOSトランジスタTa及びPMOSトランジスタTbを分離するためのゲート酸化膜8と、NMOSトランジスタTa及びPMOSトランジスタTbを覆うように設けられた平坦化膜18とを備えている。なお、半導体素子本体50の構成については、相対的に小さく図示された図1を用いて詳細に説明し難いので、後述する半導体装置130の製造方法の半導体チップ形成工程の説明において、相対的に大きく図示された図面を用いて詳細に説明する。
第1下地層51は、図1に示すように、第1層間絶縁膜22及び第2層間絶縁膜23からなる第1絶縁層44と、第1絶縁層44に積層された第1回路パターン25aa、25ab、25ac及び25adとを備えている。ここで、第1回路パターン25aaは、図1に示すように、第1絶縁層44に形成された第1コンタクトホール44aを介してNMOSトランジスタTaの単結晶シリコン膜21のN型高濃度不純物領域の一方に接続されている。また、第1回路パターン25abは、図1に示すように、第1絶縁層44に形成された第1コンタクトホール44bを介してNMOSトランジスタTaの単結晶シリコン膜21のN型高濃度不純物領域の他方に接続されていると共に、第1絶縁層44及びゲート酸化膜8に形成された第1コンタクトホール44c等を介して、接続電極118cに接続されている。さらに、図1に示すように、第1回路パターン25acは、第1絶縁層44に形成された第1コンタクトホール44dを介してPMOSトランジスタTbの単結晶シリコン膜21のP型高濃度不純物領域の一方に接続され、第1回路パターン25adは、第1絶縁層44に形成された第1コンタクトホール44eを介してPMOSトランジスタTbの単結晶シリコン膜21のP型高濃度不純物領域の他方に接続されている。
第2下地層52は、図1に示すように、第1平坦化膜26、第1層間絶縁膜27及び第2層間絶縁膜28からなる第2絶縁層45と、第2絶縁層45に積層された第2回路パターン30aa及び30abとを備えている。ここで、図1に示すように、第2回路パターン30aaは、第2絶縁層45に形成された第2コンタクトホール45aを介して第1回路パターン25abに接続され、第2回路パターン30abは、第2絶縁層45に形成された第2コンタクトホール45bを介して第1回路パターン25adに接続されている。
第3下地層53は、図1に示すように、第2平坦化膜31、第1層間絶縁膜32及び第2層間絶縁膜33からなる第3絶縁層46と、第3絶縁層46に積層された第3回路パターン35aa及び35abとを備えている。ここで、図1に示すように、第3回路パターン35aaは、第3絶縁層46に形成された第3コンタクトホール46aを介して第2回路パターン30aaに接続され、第3回路パターン35abは、第3絶縁層46に形成された第3コンタクトホール46bを介して第2回路パターン30abに接続されている。
第4下地層54は、図1に示すように、第3平坦化膜36、第1層間絶縁膜37及び第2層間絶縁膜38からなる第4絶縁層47と、第4絶縁層47に積層された第4回路パターン40aa及び40abとを備えている。ここで、図1に示すように、第4回路パターン40aaは、第4絶縁層47に形成された第4コンタクトホール47aを介して第3回路パターン35aaに接続され、第4回路パターン40abは、第4絶縁層47に形成された第4コンタクトホール47bを介して第3回路パターン35abに接続されている。
第5絶縁層48は、図1に示すように、第4平坦化膜41、第1層間絶縁膜42及び第2層間絶縁膜43により構成されている。
上記構成の半導体装置130は、例えば、薄膜素子80が画像の最小単位である各画素のスイッチング素子やゲートドライバ等を構成すると共に、半導体素子本体50がソースドライバやコントローラーのIC等を構成することにより、液晶表示装置を構成するものである。
次に、本実施形態の半導体装置130の製造方法について、図2〜図20を用いて一例を挙げて説明する。ここで、図2〜図16は、半導体装置130の製造工程を断面で示す一連の説明図である。また、図17は、半導体装置130の製造工程で用いる中間基板60の製造工程を説明する平面図であり、図18は、図17中のXVIII−XVIII線に沿った断面図である。さらに、図19は、図17に続く中間基板60の製造工程を説明する平面図であり、図20は、図19中のXX−XX線に沿った断面図である。なお、本実施形態の製造方法は、半導体チップ形成工程、薄膜素子形成工程、接合工程、エッチング工程及び接続工程を備える。
<半導体チップ形成工程>
まず、図2(a)に示すように、シリコン基板(単結晶シリコン基板)1上に、例えば、30nm程度の熱酸化膜2を形成する。ここで、熱酸化膜2は、後のイオン注入において、シリコン基板1の表面の汚染を防ぐためのものであり、必ずしも必須でないので、省略することができる。
まず、図2(a)に示すように、シリコン基板(単結晶シリコン基板)1上に、例えば、30nm程度の熱酸化膜2を形成する。ここで、熱酸化膜2は、後のイオン注入において、シリコン基板1の表面の汚染を防ぐためのものであり、必ずしも必須でないので、省略することができる。
続いて、図2(b)に示すように、熱酸化膜2上にレジスト3を形成した後に、レジスト3をマスクにして、レジスト3の開口領域であるNウェル形成領域に、例えば、イオン注入法により、N型不純物元素In(例えば、リン)を注入する。ここで、イオン注入の条件としては、注入エネルギーを50keV〜150keV程度に設定すると共に、ドーズ量を1×1012cm−2〜1×1013cm−2程度とすることが好ましい。また、後の工程において、P型不純物元素をシリコン基板1の全面に注入するので、このP型不純物元素によって打ち消される量を考慮して、N型不純物元素の注入量を設定することが好ましい。
そして、図2(c)に示すように、レジスト3を除去した後、シリコン基板1全面に、例えば、イオン注入法により、P型不純物元素Ip(例えば、ボロン)を注入する。ここで、イオン注入の条件としては、注入エネルギーを10keV〜50keV程度にすると共に、ドーズ量を1×1012cm−2〜1×1013cm−2程度とすることが好ましい。また、リンは、ボロンに比べて熱処理に対するシリコン中の拡散係数が小さいので、ボロン元素を注入する前に熱処理を行い、予めリンをシリコン基板中に適度に拡散させてもよい。さらに、Nウェル形成領域においてP型不純物によるN型不純物の打ち消しを避けたい場合には、Nウェル形成領域上にレジストを形成した後に、P型不純物元素を注入してもよい。そして、この場合には、Nウェル形成領域でのN型不純物注入時におけるP型不純物による打ち消しを考慮する必要がない。
さらに、熱酸化膜2を除去した後に、図2(d)に示すように、酸化雰囲気中で900℃〜1000℃程度の熱処理を行うことにより、厚さ30nm程度の熱酸化膜4を形成すると共に、不純物元素を拡散させて、Nウェル領域5及びPウェル領域6を形成する。
引き続いて、Nウェル領域5及びPウェル領域6が形成された基板全体に、例えば、CVD(Chemical Vapor Deposition)法等により、厚さ200nm程度の窒化シリコン膜を成膜した後に、その窒化シリコン膜及びその下層の熱酸化膜4をフォトリソグラフィ等を用いてパターニングして、図3(a)に示すように、窒化シリコン膜16a及び熱酸化膜4aを形成する。
その後、図3(b)に示すように、酸素雰囲気中で900℃〜1000℃程度の熱処理によりLOCOS(LOCal Oxidation of Silicon)酸化を行うことにより、厚さ200nm〜500nm程度のLOCOS酸化膜7及び窒化シリコン膜16bを形成する。ここで、LOCOS酸化膜7は、素子分離を行うためのものであるが、LOCOS酸化膜7の他に、例えば、STI(Shallow Trench Isolation)等で素子分離を行ってもよい。
さらに、窒化シリコン膜16bを除去した後、酸素雰囲気中で1000℃程度の熱処理を行うことにより、図3(c)に示すように、LOCOS酸化膜7により、厚さ10nm〜20nm程度のゲート酸化膜8を形成する。ここで、窒化シリコン膜16bを除去した後に、トランジスタの閾値電圧をコントロールするため、NMOSトランジスタTa又はPMOSトランジスタTbを形成する領域に、イオン注入法によってN型不純物又はP型不純物を注入してもよい。
引き続いて、図4(a)に示すように、ゲート酸化膜8が形成された基板全体に、例えば、CVD法等により、厚さ300nm程度のポリシリコン膜を堆積させた後、そのポリシリコン膜をフォトリソグラフィ等を用いてパターニングして、NMOSトランジスタTaのゲート電極9a、PMOSトランジスタTbのゲート電極9b、及び中継電極9cを形成する。
そして、LDD領域を形成するために、図4(b)に示すように、NMOSトランジスタ形成領域が開口するようにレジスト10を形成した後に、例えば、イオン注入法により、ゲート電極9aをマスクとして、N型不純物元素In(例えば、リン)を注入することにより、N型低濃度不純物領域11を形成する。ここで、イオン注入の条件としては、例えばドーズ量を5×1012cm−2〜5×1013cm−2程度とすることが好ましい。このとき、N型低濃度不純物領域11の不純物濃度は、例えば、1×1017/cm3〜5×1017/cm3となる。また、このとき、短チャネル効果を抑制するために、ボロン等のP型不純物元素の斜め注入(HALO注入)を行ってもよい。
さらに、レジスト10を除去し、図4(c)に示すように、PMOSトランジスタ形成領域が開口するようにレジスト12を形成した後に、例えば、イオン注入法により、ゲート電極9bをマスクとして、P型不純物元素Ip(例えば、ボロン)を注入することにより、P型低濃度不純物領域13を形成する。ここで、イオン注入の条件としては、例えば、ドーズ量を5×1012cm−2〜5×1013cm−2程度とすることが好ましい。このとき、P型低濃度不純物領域13の不純物濃度は、例えば、1×1017/cm3〜5×1017/cm3となる。また、このとき、短チャネル効果を抑制するために、リン等のN型不純物元素の斜め注入(HALO注入)を行ってもよい。なお、ボロンは、熱拡散係数が大きいので、後工程でのPMOSトランジスタへのP型高濃度不純物注入により注入されたボロンの熱拡散のみでPMOSの低濃度不純物領域が形成できる場合には、必ずしもP型低濃度不純物領域を形成するための不純物注入を行わなくてもよい。
引き続いて、図5(a)に示すように、レジスト12を除去し、例えば、CVD法等により、酸化シリコン膜を形成した後に、その酸化シリコン膜に対して異方性ドライエッチングを行うことにより、ゲート電極9a及び9b並びに中継電極9cの各側壁にサイドウォール14a、14b及び14cをそれぞれ形成する。
そして、図5(b)に示すように、NMOSトランジスタ形成領域が開口するようにレジスト15を形成し、例えば、イオン注入法により、ゲート電極9a及びサイドウォール14aをマスクとして、N型不純物元素In(例えば、リン)を注入することにより、N型高濃度不純物領域11aを形成する。ここで、N型高濃度不純物領域11aの不純物濃度は、例えば、1×1019/cm3〜1×1021/cm3である。
さらに、レジスト15を除去し、図5(c)に示すように、PMOSトランジスタ形成領域が開口するようにレジスト17を形成した後に、例えば、イオン注入法により、ゲート電極9b及びサイドウォール14bをマスクとして、P型不純物元素Ip(例えば、ボロン)を注入することにより、P型高濃度不純物領域13aを形成する。ここで、P型高濃度不純物領域13aの不純物濃度は、例えば、1×1019/cm3〜5×1020/cm3である。その後、例えば、900℃10分間の熱処理を行うことにより、注入した不純物元素の活性化を行って、NMOSトランジスタTa及びPMOSトランジスタTbを形成する。
引き続いて、レジスト17を除去した後に、NMOSトランジスタTa及びPMOSトランジスタTbが形成された基板全体に、酸化シリコン膜等の絶縁膜を成膜し、その絶縁膜に対して、CMP(Chemical Mechanical Polishing)等により平坦化を行うことにより、図6(a)に示すように、平坦化膜18を形成する。
そして、図6(b)で示すように、シリコン基板1に対して、例えば、イオン注入法により、水素、He又はNe等の不活性元素の少なくとも1つを含む剥離用物質Ihを注入することにより、剥離層19を形成して、半導体基板20を形成する。ここで、剥離用物質の注入条件としては、例えば、水素を用いる場合、ドーズ量を2×1016cm−2〜2×1017cm−2とし、注入エネルギーを100keV〜200keV程度とする。
さらに、剥離層19が形成された半導体基板20の被接合表面、及び中間基板60の被接合表面に対して、アンモニア−過酸化水素系のSC1洗浄により親水化処理を行った後に、半導体基板20の被接合表面と中間基板60の被接合表面とを重ね合わせて、例えば、200℃〜300℃で約2時間、熱処理することにより、図6(c)に示すように、半導体基板20及び中間基板60を接合する。ここで、中間基板60は、図6(c)、図19及び図20に示すように、複数の開口部62aがマトリクス状に形成された熱酸化層62と、熱酸化層62の下層に設けられ、熱酸化層62の各開口部62aにそれぞれ繋がる複数の凹状部63aが形成されたシリコン基板61bとを備えている。また、中間基板60には、図20に示すように、上述した熱酸化層62と、熱酸化層62を複数箇所で支持する柱状のシリコン構造64とにより構成され、シリコン基板61bと熱酸化層62とが分離可能な分離構造65が設けられている。そして、中間基板60は、まず、シリコン基板61aを熱酸化して、厚さ100〜300nm程度の熱酸化膜を形成した後に、その熱酸化膜をフォトリソグラフィ等を用いてパターニングすることにより、図17及び図18に示すように、例えば、一辺が0.5μm程度の正方形状に開口し、その開口ピッチが1.5μm程度である複数の開口部62aを有する熱酸化層62を形成し、続いて、シリコン基板61aの上層部を各開口部62aを介して二フッ化キセノン等のガスによりエッチングして、図19及び図20に示すように、凹状部63aを形成することにより、製造することができる。なお、シリコン基板61aのエッチングには、TMAH(TetraMethyl Ammonium Hydroxide)等のアルカリ性溶液を用いてもよい。また、柱状のシリコン構造64の径及び高さを適切に設定することにより、後で行うCMP工程に耐え、且つ、ねじれ応力による分離が可能な中間基板60を設計することができる。
引き続いて、互いに接合された半導体基板20及び中間基板60を550℃〜600℃程度に昇温することにより、図7(a)に示すように、シリコン基板1を剥離層19に沿ってシリコン基板1a及び1bに分離して、中間基板60上にNMOSトランジスタTa及びPMOSトランジスタTbを一旦転写する。
そして、図7(b)に示すように、剥離層19を研磨(上述のCMP工程)又はエッチング等で除去した後に、ゲート酸化膜8が露出するまでシリコン基板1bを研磨又はエッチングすることにより、単結晶シリコン膜21を形成すると共に、素子分離を行う。
その後、図7(c)に示すように、単結晶シリコン膜21の表面を保護するために、酸化シリコン膜等の第1層間絶縁膜22を厚さ100nm程度に形成した後に、650℃〜800℃程度で30分〜2時間程度、熱処理を行うことにより、単結晶シリコン膜21中の水素を除去すると共に、サーマルドナーや格子欠陥を完全に取り除き、且つ、P型不純物の再活性化、トランジスタ特性の再現性の向上、及びトランジスタ特性の安定化を図り、さらに、トランジスタ特性に影響を与えず、充分な配線間容量を保つために、酸化シリコン膜等の第2層間絶縁膜23を厚さ700nm程度に形成する。なお、熱処理の温度については、トランジスタの不純物プロファイルが乱れないように、850℃以下にすることが好ましい。
引き続いて、図8(a)に示すように、単結晶シリコン膜21、第1層間絶縁膜22及び第2層間絶縁膜23を部分的にエッチングすることにより、NMOSトランジスタTaのソース領域及びドレイン領域を構成するN型高濃度不純物領域11aまで到達する第1コンタクトホール44a及び44b、PMOSトランジスタTbのソース領域及びドレイン領域を構成するP型高濃度不純物領域13aまで到達する第1コンタクトホール44d及び44e、並びにPMOSトランジスタTbのP型高濃度不純物領域13の端部が露出する第1開口部44fを形成すると共に、ゲート酸化膜8、第1層間絶縁膜22及び第2層間絶縁膜23を部分的にエッチングして、中継電極9cまで到達する第1コンタクトホール44cを形成する。
そして、第1コンタクトホール44a〜44e及び第1開口部44fが形成された基板全体に、低抵抗の金属膜を成膜した後に、その金属膜をフォトリソグラフィ等を用いてパターニングすることにより、図8(b)に示すように、第1回路パターン25aa〜25ad及び第1金属層25bを形成する。ここで、第1回路パターン25aa〜25ad及び第1金属層25bは、例えば、バリアメタル層24a及び24bとなるチタン膜及び窒化チタン膜等を順に成膜した後に、低抵抗の金属膜としてAl−Cu合金膜等を成膜して、それらの積層膜をパターニングすることにより形成される。また、N型高濃度不純物領域11a及びP型高濃度不純物領域13aの不純物濃度は、1×1019/cm3〜1×1021/cm3及び1×1019/cm3〜1×1020/cm3となっているので、各第1回路パターン25aa〜25adと単結晶シリコン膜21とを確実に低抵抗に接続することができる。さらに、第1コンタクトホール44a、44b、44d及び44dを形成する際には、酸化膜とシリコン膜との選択比が高いエッチング条件でシリコン表面を露出させた後に、高濃度不純物領域までのシリコン膜厚を考慮して、単結晶シリコン膜をエッチングすることが好ましい。なお、本実施形態では、単結晶シリコン膜21中の水素を除去すると共に、サーマルドナーや格子欠陥を取り除くために、熱処理を既に行っているので、Al−Si、Al−Cu、Cu等の金属材料を回路パターンとして用いても、金属材料の拡散を抑制することができる。
さらに、第1回路パターン25aa〜25ad及び第1金属層25bが形成された基板全体に、PE(Plasma Enhanced)CVD等によりTEOS(Tetraethoxysilane)及び酸素の混合ガスを用いて酸化シリコン膜を成膜した後に、その酸化シリコン膜に対して、CMP等により平坦化を行うことにより、図8(c)に示すように、第1平坦化膜26を形成する。
最後に、上述した第1層間絶縁膜、第2層間絶縁膜、コンタクトホール、回路パターン、金属層及び平坦化膜を形成する工程を繰り返すことにより、図9に示すように、第1層間絶縁膜27、第2層間絶縁膜28、第2コンタクトホール45a及び45b、第2開口部45c、バリアメタル層29a及び29b、第2回路パターン30aa及び30ab、第2金属層30b、第2平坦化膜31、第1層間絶縁膜32、第2層間絶縁膜33、第3コンタクトホール46a及び46b、第3開口部46c、バリアメタル層34a及び34b、第3回路パターン35aa及び35ab、第3金属層35b、第3平坦化膜36、第1層間絶縁膜37、第2層間絶縁膜38、第4コンタクトホール47a及び47b、第4開口部47c、バリアメタル層39a及び39b、第4回路パターン40aa及び40ab、第4金属層40b、第4平坦化膜41、第1層間絶縁膜42、並びに第2層間絶縁膜43を順に形成した後に、中間基板60を所定のサイズに分断する。
以上のようにして、中間基板60に、半導体素子本体50、第1金属層25bが外端部に設けられた第1下地層51、第2金属層30bが外端部に設けられた第2下地層52、第3金属層35bが外端部に設けられた第3下地層53、第4金属層40bが外端部に設けられた第4下地層54、及び第5絶縁層48が順に積層された半導体チップ70aを形成することができる。
<薄膜素子形成工程(図10等参照)>
まず、ガラス基板100上の基板全体に、PECVD等により、酸化シリコン膜(厚さ100nm程度)及び窒化シリコン膜(厚さ100nm程度)を順に成膜した後に、酸化シリコン膜及び窒化シリコン膜の積層膜をフォトリソグラフィ等を用いてパターニングすることにより、第1ベースコート膜111及び第2ベースコート膜112をそれぞれ形成する。
まず、ガラス基板100上の基板全体に、PECVD等により、酸化シリコン膜(厚さ100nm程度)及び窒化シリコン膜(厚さ100nm程度)を順に成膜した後に、酸化シリコン膜及び窒化シリコン膜の積層膜をフォトリソグラフィ等を用いてパターニングすることにより、第1ベースコート膜111及び第2ベースコート膜112をそれぞれ形成する。
続いて、第1ベースコート膜111及び第2ベースコート膜112が形成された基板全体に、PECVD等により、アモルファスシリコン膜(厚さ50nm程度)を成膜し、加熱処理によりアモルファスシリコン膜をポリシリコン膜に変成した後に、そのポリシリコン膜をフォトリソグラフィ等を用いてパターニングすることにより、半導体層113を形成する。
そして、半導体層113が形成された基板全体に、PECVD等により、酸化シリコン膜(厚さ100nm程度)を成膜した後に、その酸化シリコン膜をフォトリソグラフィ等を用いてパターニングすることにより、ゲート絶縁膜114を形成する。
その後、ゲート絶縁膜114が形成された基板全体に、スパッタリング法により、窒化タンタル膜(厚さ50nm程度)及びタングステン膜(厚さ350nm程度)を順に成膜した後に、その窒化タンタル膜及びタングステン膜の積層膜をフォトリソグラフィ等を用いてパターニングすることにより、ゲート電極115を形成する。
さらに、ゲート電極115をマスクとして、ゲート絶縁膜114を介して半導体層113に、不純物元素として、例えば、リンを注入することにより、ゲート電極115に重なる部分にチャネル領域(不図示)、その外側にソース領域(不図示)及びドレイン領域(不図示)を形成した後に、加熱処理を行い、注入したリンの活性化処理を行うことにより、Nチャネル型のTFTを形成する。なお、本実施形態では、リンを注入してNチャネル型のTFTを形成する方法を例示したが、例えば、ボロンを注入してPチャネル型のTFTを形成してもよい。
最後に、ゲート電極115が形成された基板全体に、PECVD等により、酸化シリコン膜(厚さ50nm程度)を成膜した後に、その酸化シリコン膜をフォトリソグラフィ等を用いてパターニングすることにより、第1層間絶縁膜116を形成する。
以上のようにして、薄膜素子80を形成することができる。
<接合工程>
まず、上記半導体チップ形成工程で形成された半導体チップ70aの被接合表面、及び上記薄膜素子形成工程で薄膜素子80が形成されたガラス基板100の被接合表面に対して、アンモニア−過酸化水素系のSC1洗浄により親水化処理を行った後に、半導体チップ70aの被接合表面とガラス基板100の被接合表面とを重ね合わせることにより、図10に示すように、薄膜素子80が形成されたガラス基板100上に半導体チップ70aを接合する。ここで、良好な接合を行うためには、被接合表面の平均表面粗さRaが0.2nm〜0.3nm以下の条件を満たすことが好ましい。なお、平均表面粗さRaについては、原子間力顕微鏡(Atomic Force Microscopy:AFM)を用いて測定することができる。また、半導体チップ70aの被接合表面とガラス基板100の被接合表面とは、ファンデルワールス力及び水素結合で接合されているが、その後、400℃〜600℃程度で熱処理することにより、
−Si−OH(ガラス基板100の被接合表面)+−Si−OH(半導体チップ70a(第2層間絶縁膜43)の被接合表面)→−Si−O−Si−+H2O
の反応により原子同士の強固な結合に変化させる。ここで、アルミニウム、タングステン、モリブデン等の低抵抗の金属材料を回路パターンとして用いた場合には、より低い温度で熱処理することが望ましい。なお、本実施形態では、被接合基板として、ガラス基板を例示したが、ガラス基板の代わりに、表面を絶縁性の材料(酸化シリコン膜、窒化シリコン膜等)で被覆したステンレス等の金属基板を用いてもよい。そして、このような基板は、耐衝撃性に優れ、例えば、有機EL(Electro Luminescence)表示装置等においては、基板の透明性を必要としないので好適である。また、表面を酸化シリコン膜で被覆したプラスチック基板であってもよい。このような形態は、より軽量な表示装置に好適である。この場合には、接着剤等により中間基板とプラスチック基板とを貼り合わせてもよい。
まず、上記半導体チップ形成工程で形成された半導体チップ70aの被接合表面、及び上記薄膜素子形成工程で薄膜素子80が形成されたガラス基板100の被接合表面に対して、アンモニア−過酸化水素系のSC1洗浄により親水化処理を行った後に、半導体チップ70aの被接合表面とガラス基板100の被接合表面とを重ね合わせることにより、図10に示すように、薄膜素子80が形成されたガラス基板100上に半導体チップ70aを接合する。ここで、良好な接合を行うためには、被接合表面の平均表面粗さRaが0.2nm〜0.3nm以下の条件を満たすことが好ましい。なお、平均表面粗さRaについては、原子間力顕微鏡(Atomic Force Microscopy:AFM)を用いて測定することができる。また、半導体チップ70aの被接合表面とガラス基板100の被接合表面とは、ファンデルワールス力及び水素結合で接合されているが、その後、400℃〜600℃程度で熱処理することにより、
−Si−OH(ガラス基板100の被接合表面)+−Si−OH(半導体チップ70a(第2層間絶縁膜43)の被接合表面)→−Si−O−Si−+H2O
の反応により原子同士の強固な結合に変化させる。ここで、アルミニウム、タングステン、モリブデン等の低抵抗の金属材料を回路パターンとして用いた場合には、より低い温度で熱処理することが望ましい。なお、本実施形態では、被接合基板として、ガラス基板を例示したが、ガラス基板の代わりに、表面を絶縁性の材料(酸化シリコン膜、窒化シリコン膜等)で被覆したステンレス等の金属基板を用いてもよい。そして、このような基板は、耐衝撃性に優れ、例えば、有機EL(Electro Luminescence)表示装置等においては、基板の透明性を必要としないので好適である。また、表面を酸化シリコン膜で被覆したプラスチック基板であってもよい。このような形態は、より軽量な表示装置に好適である。この場合には、接着剤等により中間基板とプラスチック基板とを貼り合わせてもよい。
続いて、半導体チップ70aが接合されたガラス基板100における中間基板60に対して、捻り、横滑り又は引き剥がし等の力を加えることによって、図11に示すように、分離構造65の部分で中間基板60を分離する。
その後、図12に示すように、半導体素子本体50上に残ったシリコン基板61bの柱状部分の一部及び熱酸化層62をエッチングで除去することにより、半導体チップ70bを形成する。
さらに、図13に示すように、半導体チップ70bが形成された基板全体に、TEOS及び酸素によるCVD等により、第2層間絶縁膜117を500nm程度に形成した後に、ゲート絶縁膜114、第1層間絶縁膜116及び第2層間絶縁膜117の積層膜、並びに平坦化膜18及び第2層間絶縁膜117の積層膜にコンタクトホールをそれぞれ形成し、続いて、アルミニウム膜等の金属膜を成膜した後に、その金属膜をフォトリソグラフィ等を用いてパターニングすることにより、ソース電極118a、ドレイン電極118b及び接続電極118cを形成する。
<エッチング工程>
まず、上記接合工程でソース電極118a、ドレイン電極118b及び接続電極118cが形成されたガラス基板100上に、図14に示すように、レジスト119を形成する。
まず、上記接合工程でソース電極118a、ドレイン電極118b及び接続電極118cが形成されたガラス基板100上に、図14に示すように、レジスト119を形成する。
さらに、レジスト119から露出する第2層間絶縁膜117及び平坦化膜18等の絶縁膜をウエットエッチングにより除去し、続いて、金属層25b、30b、35b及び40b、並びにバリアメタル層24b、29b、34b及び39b等の金属膜を上記絶縁膜のウエットエッチングに用いたエッチャントとは異なるエッチャントによるウエットエッチングにより除去して、図15に示すように、各下地層51〜54の薄膜素子80側の端部がガラス基板100側に行くに従って次第に突出するように、半導体チップ70bの薄膜素子80側の端部を階段状に加工することにより、半導体素子90を形成する。
<接続工程>
まず、上記エッチング工程で用いたレジスト119を除去し、続いて、薄膜素子80及び半導体素子90を覆うように、感光性樹脂膜を成膜した後に、その感光性樹脂膜を露光及び現像することにより、図16に示すように、半導体素子90の少なくとも薄膜素子80側の端部を被覆する樹脂層120を形成する。
まず、上記エッチング工程で用いたレジスト119を除去し、続いて、薄膜素子80及び半導体素子90を覆うように、感光性樹脂膜を成膜した後に、その感光性樹脂膜を露光及び現像することにより、図16に示すように、半導体素子90の少なくとも薄膜素子80側の端部を被覆する樹脂層120を形成する。
さらに、樹脂層120が形成された基板全体に、例えば、ITO(Indium Tin Oxide)膜等の透明導電膜を成膜した後に、その透明絶縁膜をフォトリソグラフィ等を用いてパターニングすることにより、図1に示すように、第1接続配線121a及び第2接続配線121bを形成して、薄膜素子80と半導体素子本体50とを接続する。
以上のようにして、半導体装置130を製造することができる。
以上説明したように、本実施形態の半導体装置130及びその製造方法によれば、エッチング工程において、ガラス基板100上に接合された半導体チップ70bにおける各下地層51〜54の外端部の金属層25b、30b、35b及び40bをエッチングすることにより、半導体素子本体50のガラス基板100側に積層された各下地層51〜54の薄膜素子80側の端部がガラス基板100側に行くに従って次第に突出するように、ガラス基板100上に接合された半導体チップ70bの薄膜素子80側の端部を階段状に加工して、半導体素子90を形成するので、薄膜素子80と多層配線構造を有する半導体素子90との間に大きな段差があるものの、例えば、半導体素子の各側壁が被接合基板に対して直立している場合よりも、半導体素子90の薄膜素子80側の側壁の全体的な傾斜が緩くなる。そして、接続工程において、その半導体素子90の薄膜素子80側の全体的な傾斜が緩くなった側壁、すなわち、半導体素子90の薄膜素子80側の端部を樹脂層120で被覆するので、例えば、半導体素子の各側壁が被接合基板に対して直立している場合よりも、樹脂層120の表面が平坦になる。これにより、薄膜素子80と多層配線構造を有する半導体素子90との間に大きな段差があっても、接続工程で樹脂層120上に形成する第1接続配線121aが断線し難くなるので、薄膜素子80及び半導体素子本体50を第1接続配線121aを介して確実に接続することができ、ガラス基板100上に設けられた薄膜素子80と多層配線構造を有する半導体素子90とを確実に接続することができる。
本実施形態では、薄膜素子80としてTFTを例示したが、TFD(Thin Film Diode)等であってもよい。
以上説明したように、本発明は、薄膜素子と多層配線構造を有する半導体素子とを確実に接続することができるので、液晶表示装置や有機EL表示装置等の表示装置について有用である。
25aa,25ab,25ac,25ad 第1回路パターン
25b 第1金属層
30aa,30ab 第2回路パターン
30b 第2金属層
35aa,35ab 第3回路パターン
35b 第2金属層
40aa,40ab 第4回路パターン
40b 第4金属層
44 第1絶縁層
44a〜44e 第1コンタクトホール
45 第2絶縁層
45a,45b 第2コンタクトホール
46 第3絶縁層
46a,46b 第3コンタクトホール
47 第4絶縁層
47a,47b 第4コンタクトホール
50 半導体素子本体
51〜54 下地層
70a,70b 半導体チップ
80 薄膜素子
90 半導体素子
100 ガラス基板(被接合基板)
120 樹脂層
121a 第1接続配線
130 半導体装置
25b 第1金属層
30aa,30ab 第2回路パターン
30b 第2金属層
35aa,35ab 第3回路パターン
35b 第2金属層
40aa,40ab 第4回路パターン
40b 第4金属層
44 第1絶縁層
44a〜44e 第1コンタクトホール
45 第2絶縁層
45a,45b 第2コンタクトホール
46 第3絶縁層
46a,46b 第3コンタクトホール
47 第4絶縁層
47a,47b 第4コンタクトホール
50 半導体素子本体
51〜54 下地層
70a,70b 半導体チップ
80 薄膜素子
90 半導体素子
100 ガラス基板(被接合基板)
120 樹脂層
121a 第1接続配線
130 半導体装置
Claims (4)
- 被接合基板と、
上記被接合基板上に形成された薄膜素子と、
上記被接合基板上に接合され、各々、絶縁層及び該絶縁層に積層された回路パターンを有し、該各回路パターンが該各絶縁層に形成されたコンタクトホールを介して互いに接続された複数の下地層が半導体素子本体の上記被接合基板側に積層された半導体素子とを備えた半導体装置であって、
上記半導体素子の上記薄膜素子側の端部は、上記各下地層の上記薄膜素子側の端部が上記被接合基板側に行くに従って次第に突出するように、階段状に設けられていると共に、樹脂層で被覆され、
上記薄膜素子と上記半導体素子本体とは、上記樹脂層上に設けられた接続配線を介して互いに接続されていることを特徴とする半導体装置。 - 請求項1に記載された半導体装置において、
上記被接合基板は、ガラス基板であることを特徴とする半導体装置。 - 請求項2に記載された半導体装置において、
上記薄膜素子は、薄膜トランジスタであり、
上記半導体素子本体は、MOSトランジスタであることを特徴とする半導体装置。 - 半導体素子本体を形成した後に、各々、絶縁層及び該絶縁層に積層された回路パターンを有し、該各回路パターンが該各絶縁層に形成されたコンタクトホールを介して互いに接続された複数の下地層を形成する際に、該各下地層の外端部に上記各回路パターンと同一層に同一材料により金属層を所定の大きさに形成することにより、半導体チップを形成する半導体チップ形成工程と、
被接合基板上に薄膜素子を形成する薄膜素子形成工程と、
上記薄膜素子が形成された被接合基板上に上記半導体チップを上記半導体素子本体側が上方になるように接合する接合工程と、
上記被接合基板上に接合された半導体チップにおける上記各下地層の外端部の金属層をエッチングすることにより、上記各下地層の上記薄膜素子側の端部が上記被接合基板側に行くに従って次第に突出するように、上記半導体チップの上記薄膜素子側の端部を階段状に加工して、半導体素子を形成するエッチング工程と、
上記半導体素子の上記薄膜素子側の端部を樹脂層で被覆した後に、該樹脂層上に接続配線を形成して、上記薄膜素子と上記半導体素子本体とを互いに接続する接続工程とを備えることを特徴とする半導体装置の製造方法。
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