CN102714138A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置(130)，具备：被接合基板(100)；薄膜元件(80)，其形成于被接合基板(100)上；以及半导体元件(90)，其接合到被接合基板(100)上，是在半导体元件主体(50)的被接合基板(100)侧层叠多个基底层(51～54)而形成的，多个基底层(51～54)分别具有绝缘层和层叠于该绝缘层的电路图案，半导体元件(90)的薄膜元件(80)侧的端部以各基底层(51～54)的薄膜元件(80)侧的端部随着朝向被接合基板(100)侧而逐渐地突出的方式设成阶梯状，并且由树脂层(120)包覆，薄膜元件(80)和半导体元件主体(50)通过设于树脂层(120)上的连接配线(121a)而相互连接。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及在形成有薄膜元件的基板上接合有半导体元件的半导体装置及其制造方法。
背景技术
有源矩阵驱动方式的液晶显示装置具备：例如按作为图像的最小单位的每个像素设置为开关元件的薄膜晶体管(Thin FilmTransistor，下面也称为“TFT”)等薄膜元件；以及用于驱动各像素的TFT的驱动电路等的半导体元件。
近年，在液晶显示装置中，例如使用连续晶界结晶硅(Continuous Grain Silicon)将驱动电路等周边电路形成为单片的系统液晶被关注。在该系统液晶中，为了实现低功耗化、高精细化等，周边电路被要求亚微米级别的设计规则、即IC(IntegratedCircuit：集成电路)级别的微细的图案精度，但因为没有与使用的玻璃基板对应的分级器等的制造技术，所以难以将亚微米级别的高性能的半导体元件直接形成于玻璃基板上。因此，提出了如下方法：在使用硅基板形成高性能的半导体元件后，通过转印将该形成的半导体元件的芯片接合到玻璃基板上，将高性能的半导体元件形成于玻璃基板上。
例如，在专利文献1中公开了如下半导体装置的制造方法：将具有层叠着硅层和金属层的结构的半导体元件转印到基板上，通过加热，由构成硅层中的金属层侧的部分的硅和构成金属层中的硅层侧的部分的金属形成金属硅化物。
现有技术文献
专利文献
专利文献1：国际公开第2008/084628号小册子
发明内容
发明要解决的问题
但是，在IC芯片等半导体元件被转印到形成有TFT等薄膜元件的玻璃基板的现有的半导体装置中，为了抑制与半导体元件形成为一体的电路图案的占有面积并降低电路图案的电阻，在半导体元件中大多取如下多层配线结构：其以隔着绝缘膜使多个电路图案相互重叠的方式形成，通过绝缘膜的接触孔使各层的电路图案相互连接。在此，半导体元件是将硅基板切割而形成的，所以半导体元件的各侧壁相对于作为被接合基板的玻璃基板的表面直立。因此，在形成于玻璃基板的薄膜元件与接合到该玻璃基板的具有多层配线结构的半导体元件之间产生大的台阶。并且，在由树脂层覆盖玻璃基板上的薄膜元件和半导体元件、在该树脂层上形成连接配线、通过该连接配线连接薄膜元件和半导体元件的情况下，由于在薄膜元件和具有多层配线结构的半导体元件之间形成的大的台阶，有可能连接配线会断线。
本发明是鉴于这样的方面完成的，其目的在于：可靠地连接设于被接合基板上的薄膜元件和具有多层配线结构的半导体元件。
用于解决问题的方案
为了达成上述目的，本发明是半导体元件的薄膜元件侧的端部设成阶梯状并且由树脂层覆盖，薄膜元件和半导体元件主体通过设于树脂层上的连接配线相互连接。
具体地，本发明的半导体装置的特征在于，具备：被接合基板；薄膜元件，其形成于上述被接合基板上；以及半导体元件，其接合到上述被接合基板上，是在半导体元件主体的上述被接合基板侧层叠多个基底层而形成的，上述多个基底层分别具有绝缘层和层叠于该绝缘层的电路图案，该各电路图案通过形成于该各绝缘层的接触孔而相互连接，上述半导体元件的上述薄膜元件侧的端部以上述各基底层的上述薄膜元件侧的端部随着朝向上述被接合基板侧而逐渐地突出的方式设成阶梯状，并且由树脂层包覆，上述薄膜元件和上述半导体元件主体通过设于上述树脂层上的连接配线而相互连接。
根据上述的构成，以在半导体元件主体的被接合基板侧层叠的各基底层的薄膜元件侧的端部随着朝向被接合基板侧而逐渐地突出的方式，将接合到被接合基板上的半导体元件的薄膜元件侧的端部设成阶梯状，所以在薄膜元件与具有多层配线结构的半导体元件之间具有大的台阶，但与例如半导体元件的各侧壁相对于被接合基板直立的情况相比，半导体元件的薄膜元件侧的侧壁的整体的倾斜变缓。并且，该半导体元件的薄膜元件侧的整体的倾斜变缓的侧壁、即半导体元件的薄膜元件侧的端部由树脂层包覆，所以与例如半导体元件的各侧壁相对于被接合基板直立的情况相比，树脂层的表面变得平坦。由此，即使在薄膜元件与具有多层配线结构的半导体元件之间具有大的台阶，设于树脂层上的连接配线也难以断线，所以薄膜元件和半导体元件主体通过连接配线可靠地连接，设于被接合基板上的薄膜元件和具有多层配线结构的半导体元件可靠地连接。
上述被接合基板可以是玻璃基板。
根据上述的构成，因为被接合基板是玻璃基板，所以例如在构成液晶显示装置的玻璃制的有源矩阵基板中，具体地构成半导体装置。
上述薄膜元件可以是薄膜晶体管，上述半导体元件主体可以是MOS晶体管。
根据上述的构成，因为薄膜元件是薄膜晶体管，半导体元件主体是MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管，所以在例如构成液晶显示装置的玻璃制的有源矩阵基板中，利用薄膜元件具体地构成各像素的开关元件、栅极驱动器等，利用半导体元件主体具体地构成源极驱动器、控制器的IC等。
另外，本发明的半导体装置的制造方法的特征在于，具备：半导体芯片形成工序，在形成半导体元件主体后，当形成分别具有绝缘层和层叠于该绝缘层的电路图案、该各电路图案通过形成于该各绝缘层的接触孔而相互连接的多个基底层时，在该各基底层的外端部在与上述各电路图案同一层利用与上述各电路图案同一材料将金属层形成为规定大小，由此形成半导体芯片；薄膜元件形成工序，在被接合基板上形成薄膜元件；接合工序，在形成有上述薄膜元件的被接合基板上以上述半导体元件主体侧为上方的方式接合上述半导体芯片；以及蚀刻工序，对接合到上述被接合基板上的半导体芯片中的上述各基底层的外端部的金属层进行蚀刻，由此以上述各基底层的上述薄膜元件侧的端部随着朝向上述被接合基板侧而逐渐地突出的方式，将上述半导体芯片的上述薄膜元件侧的端部加工成阶梯状而形成半导体元件；连接工序，在由树脂层包覆上述半导体元件的上述薄膜元件侧的端部后，在该树脂层上形成连接配线，将上述薄膜元件和上述半导体元件主体相互连接。
根据上述的方法，在蚀刻工序中，对接合到被接合基板上的半导体芯片中的各基底层的外端部的金属层进行蚀刻，以在半导体元件主体的被接合基板侧层叠的各基底层的薄膜元件侧的端部随着朝向被接合基板侧而逐渐地突出的方式，将接合到被接合基板上的半导体芯片的薄膜元件侧的端部加工成阶梯状而形成半导体元件，所以虽然在薄膜元件与具有多层配线结构的半导体元件之间具有大的台阶，但与例如半导体元件的各侧壁相对于被接合基板直立的情况相比，半导体元件的薄膜元件侧的侧壁的整体的倾斜变缓。并且，在连接工序中，由树脂层包覆该半导体元件的薄膜元件侧的整体的倾斜变缓的侧壁、即半导体元件的薄膜元件侧的端部，所以与例如半导体元件的各侧壁相对于被接合基板直立的情况相比，树脂层的表面变得平坦。由此，即使在薄膜元件与具有多层配线结构的半导体元件之间具有大的台阶，在连接工序中形成于树脂层上的连接配线也难以断线，所以薄膜元件和半导体元件主体通过连接配线可靠地连接，设于被接合基板上的薄膜元件和具有多层配线结构的半导体元件可靠地连接。
发明效果
根据本发明，半导体元件的薄膜元件侧的端部设成阶梯状，并且由树脂层包覆，薄膜元件和半导体元件主体通过设于树脂层上的连接配线相互连接，所以能可靠地连接设于被接合基板上的薄膜元件和具有多层配线结构的半导体元件。
附图说明
图1是本发明的一实施方式的半导体装置的截面图。
图2是以截面示出本发明的一实施方式的半导体装置的制造工序的第1说明图。
图3是以截面示出接续图2的半导体装置的制造工序的第2说明图。
图4是以截面示出接续图3的半导体装置的制造工序的第3说明图。
图5是以截面示出接续图4的半导体装置的制造工序的第4说明图。
图6是以截面示出接续图5的半导体装置的制造工序的第5说明图。
图7是以截面示出接续图6的半导体装置的制造工序的第6说明图。
图8是以截面示出接续图7的半导体装置的制造工序的第7说明图。
图9是以截面示出接续图8的半导体装置的制造工序的第8说明图。
图10是以截面示出接续图9的半导体装置的制造工序的第9说明图。
图11是以截面示出接续图10的半导体装置的制造工序的第10说明图。
图12是以截面示出接续图11的半导体装置的制造工序的第11说明图。
图13是以截面示出接续图12的半导体装置的制造工序的第12说明图。
图14是以截面示出接续图13的半导体装置的制造工序的第13说明图。
图15是以截面示出接续图14的半导体装置的制造工序的第14说明图。
图16是以截面示出接续图15的半导体装置的制造工序的第15说明图。
图17是说明在本发明的一实施方式的半导体装置的制造工序中使用的中间基板的制造工序的俯视图。
图18是沿图17中的XVIII-XVIII线的截面图。
图19是说明接续图17的中间基板的制造工序的俯视图。
图20是沿图19中的XX-XX线的截面图。
具体实施方式
下面，基于附图详细说明本发明的实施方式。此外，本发明不限于下面的实施方式。
图1～图20示出本发明的半导体装置及其制造方法的一实施方式。具体地，图1是本实施方式的半导体装置130的截面图。
如图1所示，半导体装置130具备：玻璃基板100，其作为被接合基板而设置；薄膜元件80，其形成于玻璃基板100上；半导体元件90，其接合到玻璃基板100上；树脂层120，其以覆盖薄膜元件80和半导体元件90的方式设置；第1连接配线121a，其设于树脂层120上，用于使薄膜元件80(的后述的源极电极118a)和半导体元件90(的后述的连接电极118c)相互连接；以及第2连接配线121b，其用于连接到薄膜元件80(的后述的漏极电极118b)。
如图1所示，薄膜元件80具备：半导体层113，其隔着第1底涂膜111和第2底涂膜112设于玻璃基板100上；栅极绝缘膜114，其以覆盖半导体层113的方式设置；栅极电极115，其设于栅极绝缘膜114上；以及第1层间绝缘膜116和第2层间绝缘膜117a，其以覆盖栅极电极115的方式依次设置。在此，半导体层113具备：沟道区域(未图示)，其以与栅极电极115重叠的方式设置；源极区域(未图示)和漏极区域(未图示)，其分别设于该沟道区域的一方外侧和另一方外侧，半导体层113包含多晶硅膜。此外，在半导体层113中，可以在沟道区域与源极区域以及漏极区域之间设有LDD(LightlyDoped Drain：轻掺杂漏极)区域。并且，如图1所示，在第2层间绝缘膜117a上设有源极电极118a和漏极电极118b，源极电极118a和漏极电极118b通过形成于栅极绝缘膜114、第1层间绝缘膜116以及第2层间绝缘膜117a的层叠膜中的各接触孔分别连接到半导体层113的源极区域和漏极区域。
如图1所示，半导体元件90具备：半导体元件主体50；在半导体元件主体50的玻璃基板100侧依次层叠的第1基底层51、第2基底层52、第3基底层53、第4基底层54以及第5绝缘层48，以各基底层51、52、53以及54的薄膜元件80侧的端部随着朝向玻璃基板100侧而逐渐地突出的方式将该薄膜元件80侧的端部设成阶梯状。在此，各基底层51、52、53以及54的厚度例如是0.5μm程度，下层的基底层(52、53以及54)端部比其上层的基底层(51、52以及53)的端部分别突出例如1μm程度。
如图1所示，半导体元件主体50具备：N型的NMOS晶体管Ta，其设于单晶硅膜21的图中左侧的区域；P型的PMOS晶体管Tb，其设于单晶硅膜21的图中右侧的区域；栅极氧化膜8，其用于使NMOS晶体管Ta和PMOS晶体管Tb分离；以及平坦化膜18，其以覆盖NMOS晶体管Ta和PMOS晶体管Tb的方式设置。此外，关于半导体元件主体50的构成，难以使用相对小地进行图示的图1详细地说明，所以在后述的半导体装置130的制造方法的半导体芯片形成工序的说明中，使用相对大地进行图示的附图详细地说明。
如图1所示，第1基底层51具备：第1绝缘层44，其包括第1层间绝缘膜22和第2层间绝缘膜23；以及层叠于第1绝缘层44的第1电路图案25aa、25ab、25ac以及25ad。在此，如图1所示，第1电路图案25aa通过形成于第1绝缘层44的第1接触孔44a连接到NMOS晶体管Ta的单晶硅膜21的N型高浓度杂质区域的一方。另外，如图1所示，第1电路图案25ab通过形成于第1绝缘层44中的第1接触孔44b连接到NMOS晶体管Ta的单晶硅膜21的N型高浓度杂质区域的另一方，并且通过形成于第1绝缘层44和栅极氧化膜8的第1接触孔44c等连接到连接电极118c。而且，如图1所示，第1电路图案25ac通过形成于第1绝缘层44的第1接触孔44d连接到PMOS晶体管Tb的单晶硅膜21的P型高浓度杂质区域的一方，第1电路图案25ad通过形成于第1绝缘层44的第1接触孔44e连接到PMOS晶体管Tb的单晶硅膜21的P型高浓度杂质区域的另一方。
如图1所示，第2基底层52具备：第2绝缘层45，其包括第1平坦化膜26、第1层间绝缘膜27以及第2层间绝缘膜28；以及第2电路图案30aa和30ab，其层叠于第2绝缘层45。在此，如图1所示，第2电路图案30aa通过形成于第2绝缘层45的第2接触孔45a连接到第1电路图案25ab，第2电路图案30ab通过形成于第2绝缘层45的第2接触孔45b连接到第1电路图案25ad。
如图1所示，第3基底层53具备：第3绝缘层46，其包括第2平坦化膜31、第1层间绝缘膜32以及第2层间绝缘膜33；第3电路图案35aa和35ab，其层叠于第3绝缘层46。在此，如图1所示，第3电路图案35aa通过形成于第3绝缘层46的第3接触孔46a连接到第2电路图案30aa，第3电路图案35ab通过形成于第3绝缘层46的第3接触孔46b连接到第2电路图案30ab。
如图1所示，第4基底层54具备：第4绝缘层47，其包括第3平坦化膜36、第1层间绝缘膜37以及第2层间绝缘膜38；以及第4电路图案40aa和40ab，其层叠于第4绝缘层47。在此，如图1所示，第4电路图案40aa通过形成于第4绝缘层47的第4接触孔47a连接到第3电路图案35aa，第4电路图案40ab通过形成于第4绝缘层47的第4接触孔47b连接到第3电路图案35ab。
如图1所示，第5绝缘层48包括第4平坦化膜41、第1层间绝缘膜42以及第2层间绝缘膜43。
在上述构成的半导体装置130中，例如，薄膜元件80构成作为图像的最小单位的各像素的开关元件、栅极驱动器等，并且半导体元件主体50构成源极驱动器、控制器的IC等，由此构成液晶显示装置。
接着，使用图2～图20列举一例对本实施方式的半导体装置130的制造方法进行说明。在此，图2～图16是以截面示出半导体装置130的制造工序的一系列的说明图。另外，图17是说明在半导体装置130的制造工序中使用的中间基板60的制造工序的俯视图，图18是沿图17中的XVIII-XVIII线的截面图。而且，图19是说明接续图17的中间基板60的制造工序的俯视图，图20是沿图19中的XX-XX线的截面图。此外，本实施方式的制造方法具备半导体芯片形成工序、薄膜元件形成工序、接合工序、蚀刻工序以及连接工序。
<半导体芯片形成工序>
首先，如图2(a)所示，在硅基板(单晶硅基板)1上形成例如30nm程度的热氧化膜2。在此，热氧化膜2用于在后面的离子注入中防止硅基板1的表面的污染，不是必需的，因此能省略。
接着，如图2(b)所示，在热氧化膜2上形成抗蚀剂3后，以抗蚀剂3为掩模，在作为抗蚀剂3的开口区域的N阱形成区域通过例如离子注入法注入N型杂质元素In(例如，磷)。在此，作为离子注入的条件，优选将注入能量设定为50keV～150keV程度，并且将剂量设定为1×1012cm-2～1×1013cm-2程度。另外，在后面的工序中，将P型杂质元素注入到硅基板1的整个面，所以优选考虑被该P型杂质元素抵消的量来设定N型杂质元素的注入量。
并且，如图2(c)所示，在除去抗蚀剂3后，在硅基板1整个面通过例如离子注入法注入P型杂质元素Ip(例如，硼)。在此，作为离子注入的条件，优选将注入能量设为10keV～50keV程度，并且将剂量设为1×1012cm-2～1×1013cm-2程度。另外，磷与硼相比相对于热处理的硅中的扩散系数小，所以可以在注入硼元素前进行热处理，预先使磷适度地扩散到硅基板中。而且，在想要在N阱形成区域避免基于P型杂质的N型杂质的抵消的情况下，可以在N阱形成区域上形成抗蚀剂后注入P型杂质元素。这样，在该情况下，不必考虑N阱形成区域的N型杂质注入时的基于P型杂质的抵消。
而且，在除去热氧化膜2后，如图2(d)所示，在氧化气氛中进行900℃～1000℃程度的热处理，由此形成厚度为30nm程度的热氧化膜4，并且使杂质元素扩散而形成N阱区域5和P阱区域6。
随后，在形成有N阱区域5和P阱区域6的基板整体上通过例如CVD(Chemical Vapor Deposition：化学气相沉积)法等形成厚度为200nm程度的氮化硅膜后，使用光刻等将该氮化硅膜及其下层的热氧化膜4图案化，如图3(a)所示形成氮化硅膜16a和热氧化膜4a。
然后，如图3(b)所示，在氧气氛中通过900℃～1000℃程度的热处理进行LOCOS(LOCal Oxidation of Silicon：硅局部氧化)氧化，由此形成厚度为200nm～500nm程度的LOCOS氧化膜7和氮化硅膜16b。在此，LOCOS氧化膜7用于进行元件分离，但除了LOCOS氧化膜7之外，可以用例如STI(Shallow Trench Isolation：浅沟槽隔离)等进行元件分离。
而且，在除去氮化硅膜16b后，在氧气氛中进行1000℃程度的热处理，由此如图3(c)所示，通过LOCOS氧化膜7形成厚度为10nm～20nm程度的栅极氧化膜8。在此，在除去氮化硅膜16b后，为了控制晶体管的阈值电压，可以在形成NMOS晶体管Ta或者PMOS晶体管Tb的区域通过离子注入法注入N型杂质或者P型杂质。
随后，如图4(a)所示，在形成有栅极氧化膜8的基板整体上通过例如CVD法等沉积厚度为300nm程度的多晶硅膜后，使用光刻等将该多晶硅膜图案化，形成NMOS晶体管Ta的栅极电极9a、PMOS晶体管Tb的栅极电极9b、以及中继电极9c。
并且，为了形成LDD区域，如图4(b)所示，在以NMOS晶体管形成区域开口的方式形成抗蚀剂10后，例如通过离子注入法以栅极电极9a为掩模注入N型杂质元素In(例如，磷)，由此形成N型低浓度杂质区域11。在此，作为离子注入的条件，优选例如将剂量设为5×1012cm-2～5×1013cm-2程度。此时，N型低浓度杂质区域11的杂质浓度为例如1×1017/cm3～5×1017/cm3。另外，此时，为了抑制短沟道效应，可以进行硼等P型杂质元素的倾斜注入(HALO注入)。
而且，除去抗蚀剂10，如图4(c)所示，在以PMOS晶体管形成区域开口的方式形成抗蚀剂12后，通过例如离子注入法以栅极电极9b为掩模注入P型杂质元素Ip(例如，硼)，由此形成P型低浓度杂质区域13。在此，作为离子注入的条件，优选例如将剂量设为5×1012cm-2～5×1013cm-2程度。此时，P型低浓度杂质区域13的杂质浓度为例如1×1017/cm3～5×1017/cm3。另外，此时，为了抑制短沟道效应，可以进行磷等N型杂质元素的倾斜注入(HALO注入)。此外，因为硼的热扩散系数大，所以在仅以后面工序中的通过P型高浓度杂质注入所注入的硼向PMOS晶体管的热扩散能形成PMOS的低浓度杂质区域的情况下，可以不必进行用于形成P型低浓度杂质区域的杂质注入。
随后，如图5(a)所示，除去抗蚀剂12，例如在通过CVD法等形成氧化硅膜后，针对该氧化硅膜进行各向异性干式蚀刻，由此在栅极电极9a和9b以及中继电极9c的各侧壁分别形成边壁14a、14b以及14c。
并且，如图5(b)所示，以NMOS晶体管形成区域开口的方式形成抗蚀剂15，例如通过离子注入法以栅极电极9a和边壁14a为掩模注入N型杂质元素In(例如，磷)，由此形成N型高浓度杂质区域11a。在此，N型高浓度杂质区域11a的杂质浓度是例如1×1019/cm3～1×1021/cm3。
而且，除去抗蚀剂15，如图5(c)所示，在以PMOS晶体管形成区域开口的方式形成抗蚀剂17后，例如通过离子注入法以栅极电极9b和边壁14b为掩模注入P型杂质元素Ip(例如，硼)，由此形成P型高浓度杂质区域13a。在此，P型高浓度杂质区域13a的杂质浓度是例如1×1019/cm3～5×1020/cm3。然后，进行例如900℃10分钟的热处理，由此进行注入的杂质元素的活性化，形成NMOS晶体管Ta和PMOS晶体管Tb。
随后，在除去抗蚀剂17后，在形成有NMOS晶体管Ta和PMOS晶体管Tb的基板整体上形成氧化硅膜等绝缘膜，针对该绝缘膜通过CMP(Chemical Mechanical Polishing：化学机械抛光)等进行平坦化，由此如图6(a)所示形成平坦化膜18。
并且，如图6(b)所示，对硅基板1通过例如离子注入法注入包含氢、He或者Ne等非活性元素中的至少1种的剥离用物质Ih，由此形成剥离层19，形成半导体基板20。在此，作为剥离用物质的注入条件，在使用例如氢的情况下，将剂量设为2×1016cm-2～2×1017cm-2，将注入能量设为100keV～200keV程度。
而且，在针对形成有剥离层19的半导体基板20的被接合表面和中间基板60的被接合表面通过氨-过氧化氢系的SC1洗净进行亲水性处理后，使半导体基板20的被接合表面和中间基板60的被接合表面重合，以例如200℃～300℃热处理约2小时，由此如图6(c)所示，使半导体基板20和中间基板60接合。在此，如图6(c)、图19以及图20所示，中间基板60具备：热氧化层62，其多个开口部62a形成为矩阵状；以及硅基板61b，其设于热氧化层62的下层，形成有分别与热氧化层62的各开口部62a相连的多个凹状部63a。另外，如图20所示，在中间基板60设有能使硅基板61b和热氧化层62分离的分离结构65，分离结构65包括上述的热氧化层62和在多个部位支撑热氧化层62的柱状的硅结构64。并且，首先，在对硅基板61a进行热氧化而形成厚度为100～300nm程度的热氧化膜后，使用光刻等将该热氧化膜图案化，由此如图17和图18所示形成具有开口成例如一边为0.5μm程度的正方形的多个开口部62a的热氧化层62，该开口间距为1.5μm程度，接着，通过各开口部62a利用二氟化氙等气体蚀刻硅基板61a的上层部，如图19和图20所示形成凹状部63a，由此能制造中间基板60。此外，硅基板61a的蚀刻可以使用TMAH(TetraMethyl Ammonium Hydroxide：四甲基氢氧化铵)等的碱性溶液。另外，适当地设定柱状的硅结构64的直径和高度，由此能设计可承受后面进行的CMP工序且能通过扭转应力而分离的中间基板60。
随后，使相互接合了的半导体基板20和中间基板60升温到550℃～600℃程度，由此如图7(a)所示，将硅基板1沿着剥离层19分离为硅基板1a和1b，在中间基板60上临时转印NMOS晶体管Ta和PMOS晶体管Tb。
并且，如图7(b)所示，在通过研磨(上述的CMP工序)或者蚀刻等除去剥离层19后，研磨或者蚀刻硅基板1b直至栅极氧化膜8露出为止，由此形成单晶硅膜21，并且进行元件分离。
然后，如图7(c)所示，在为了保护单晶硅膜21的表面而将氧化硅膜等第1层间绝缘膜22形成为厚度为100nm程度后，以650℃～800℃程度进行30分～2小时程度热处理，由此除去单晶硅膜21中的氢，并且完全去除热施主、晶格缺陷，且为了实现P型杂质的再次活性化、晶体管特性的再现性的提高、以及晶体管特性的稳定化，而且，为了不影响晶体管特性，保持充分的配线间电容，将氧化硅膜等第2层间绝缘膜23形成为厚度为700nm程度。此外，关于热处理的温度，为了晶体管的杂质轮廓不混乱，优选设为850℃以下。
随后，如图8(a)所示，对单晶硅膜21、第1层间绝缘膜22以及第2层间绝缘膜23局部地蚀刻，由此形成到达构成NMOS晶体管Ta的源极区域和漏极区域的N型高浓度杂质区域11a为止的第1接触孔44a和44b、到达构成PMOS晶体管Tb的源极区域和漏极区域的P型高浓度杂质区域13a为止的第1接触孔44d和44e、以及PMOS晶体管Tb的P型高浓度杂质区域13的端部露出的第1开口部44f，并且对栅极氧化膜8、第1层间绝缘膜22以及第2层间绝缘膜23局部地蚀刻，形成到达中继电极9c为止的第1接触孔44c。
并且，在形成有第1接触孔44a～44e的第1开口部44f的基板整体上形成低电阻的金属膜后，使用光刻等将该金属膜图案化，由此如图8(b)所示形成第1电路图案25aa～25ad和第1金属层25b。在此，在依次形成例如成为阻挡金属层24a和24b的钛膜和氮化钛膜等后，形成Al-Cu合金膜等作为低电阻的金属膜，将它们的层叠膜图案化，由此形成第1电路图案25aa～25ad和第1金属层25b。另外，N型高浓度杂质区域11a和P型高浓度杂质区域13a的杂质浓度为1×1019/cm3～1×1021/cm3和1×1019/cm3～1×1020/cm3，所以能可靠地以低电阻连接各第1电路图案25aa～25ad和单晶硅膜21。而且，优选当形成第1接触孔44a、44b、44d以及44e时，在以氧化膜和硅膜的选择比高的蚀刻条件使硅表面露出后，考虑到直至高浓度杂质区域的硅膜厚度而蚀刻单晶硅膜。此外，在本实施方式中，为了除去单晶硅膜21中的氢，并且去除热施主、晶格缺陷而已经进行了热处理，所以即使将Al-Si、Al-Cu、Cu等金属材料用作电路图案，也能抑制金属材料的扩散。
而且，在形成有第1电路图案25aa～25ad和第1金属层25b的基板整体上通过PE(Plasma Enhanced：等离子体增强)CVD等使用TEOS(Tetraethoxysilane：四乙氧基硅烷)和氧的混合气体形成氧化硅膜后，针对该氧化硅膜通过CMP等进行平坦化，由此如图8(c)所示形成第1平坦化膜26。
最后，反复进行形成上述的第1层间绝缘膜、第2层间绝缘膜、接触孔、电路图案、金属层以及平坦化膜的工序，由此如图9所示，依次形成第1层间绝缘膜27、第2层间绝缘膜28、第2接触孔45a和45b、第2开口部45c、阻挡金属层29a和29b、第2电路图案30aa和30ab、第2金属层30b、第2平坦化膜31、第1层间绝缘膜32、第2层间绝缘膜33、第3接触孔46a和46b、第3开口部46c、阻挡金属层34a和34b、第3电路图案35aa和35ab、第3金属层35b、第3平坦化膜36、第1层间绝缘膜37、第2层间绝缘膜38、第4接触孔47a和47b、第4开口部47c、阻挡金属层39a及39b、第4电路图案40aa和40ab、第4金属层40b、第4平坦化膜41、第1层间绝缘膜42、以及第2层间绝缘膜43后，将中间基板60切断成规定尺寸。
如上所述，能在中间基板60上形成半导体芯片70a，半导体芯片70a是依次层叠半导体元件主体50、第1金属层25b设于外端部的第1基底层51、第2金属层30b设于外端部的第2基底层52、第3金属层35b设于外端部的第3基底层53、第4金属层40b设于外端部的第4基底层54、以及第5绝缘层48而形成的。
<薄膜元件形成工序(参照图10等)>
首先，在玻璃基板100上的基板整体上通过PECVD等依次形成氧化硅膜(厚度为100nm程度)和氮化硅膜(厚度为100nm程度)后，使用光刻等将氧化硅膜和氮化硅膜的层叠膜图案化，由此分别形成第1底涂膜111和第2底涂膜112。
接着，在形成有第1底涂膜111和第2底涂膜112的基板整体上通过PECVD等形成非晶硅膜(厚度为50nm程度)并通过加热处理将非晶硅膜变成多晶硅膜后，使用光刻等将该多晶硅膜图案化，由此形成半导体层113。
并且，在形成有半导体层113的基板整体上通过PECVD等形成氧化硅膜(厚度为100nm程度)后，使用光刻等将该氧化硅膜图案化，由此形成栅极绝缘膜114。
然后，在形成有栅极绝缘膜114的基板整体上通过溅射法依次形成氮化钽膜(厚度为50nm程度)和钨膜(厚度为350nm程度)后，使用光刻等将该氮化钽膜和钨膜的层叠膜图案化，由此形成栅极电极115。
而且，以栅极电极115为掩模，隔着栅极绝缘膜114将例如磷作为杂质元素注入到半导体层113，由此在与栅极电极115重叠的部分形成沟道区域(未图示)、在其外侧形成源极区域(未图示)和漏极区域(未图示)后，进行加热处理，进行注入的磷的活性化处理，由此形成N沟道型的TFT。此外，在本实施方式中，例示了注入磷形成N沟道型的TFT的方法，但可以注入例如硼形成P沟道型的TFT。
最后，在形成有栅极电极115的基板整体上通过PECVD等形成氧化硅膜(厚度为50nm程度)后，使用光刻等将该氧化硅膜图案化，由此形成第1层间绝缘膜116。
如上所述，能形成薄膜元件80。
<接合工序>
首先，针对在上述半导体芯片形成工序中所形成的半导体芯片70a的被接合表面、和在上述薄膜元件形成工序中形成有薄膜元件80的玻璃基板100的被接合表面通过氨-过氧化氢系的SC1洗净进行亲水性处理后，使半导体芯片70a的被接合表面和玻璃基板100的被接合表面重合，由此如图10所示，在形成有薄膜元件80的玻璃基板100上接合半导体芯片70a。在此，为了进行良好的接合，优选满足被接合表面的平均表面粗糙度Ra为0.2nm～0.3nm以下的条件。此外，对于平均表面粗糙度Ra，能使用原子力显微镜(Atomic ForceMicroscopy：AFM)测定。另外，半导体芯片70a的被接合表面和玻璃基板100的被接合表面利用范德华吸引力和氢键接合，而之后以400℃～600℃程度进行热处理，由此通过
-Si-OH(玻璃基板100的被接合表面)+-Si-OH(半导体芯片70a(第2层间绝缘膜43)的被接合表面)→-Si-O-Si-+H2O
的反应而变化为原子之间的牢固的键。在此，在将铝、钨、钼等低电阻的金属材料用作电路图案的情况下，期望以更低的温度进行热处理。此外，在本实施方式中，作为被接合基板例示了玻璃基板，但可以取代玻璃基板而使用由绝缘性的材料(氧化硅膜、氮化硅膜等)包覆表面的不锈钢等金属基板。并且，这样的基板的耐冲击性优良，例如在有机EL(Electro Luminescence：电致发光)显示装置等中，因为不需要基板的透明性，所以合适。另外，可以是由氧化硅膜包覆表面的塑料基板。这样的方式适合于更轻量的显示装置。在该情况下，可以通过粘接剂等使中间基板和塑料基板贴合。
接着，针对接合有半导体芯片70a的玻璃基板100中的中间基板60施加扭转、侧滑或者剥离等的力，由此如图11所示，在分离结构65的部分将中间基板60分离。
然后，如图12所示，通过蚀刻将残留于半导体元件主体50上的硅基板61b的柱状部分的一部分和热氧化层62除去，由此形成半导体芯片70b。
而且，如图13所示，在形成有半导体芯片70b的基板整体上通过采用TEOS和氧的CVD等将第2层间绝缘膜117形成为500nm程度后，在栅极绝缘膜114、第1层间绝缘膜116以及第2层间绝缘膜117的层叠膜、和平坦化膜18以及第2层间绝缘膜117的层叠膜中分别形成接触孔，接着，在形成铝膜等金属膜后，使用光刻等将该金属膜图案化，由此形成源极电极118a、漏极电极118b以及连接电极118c。
<蚀刻工序>
首先，如图14所示，在上述接合工序中形成了源极电极118a、漏极电极118b以及连接电极118c的玻璃基板100上形成抗蚀剂119。
而且，通过湿式蚀刻除去从抗蚀剂119露出的第2层间绝缘膜117和平坦化膜18等绝缘膜，接着，通过采用与上述绝缘膜的湿式蚀刻所使用的蚀刻剂不同的蚀刻剂的湿式蚀刻除去金属层25b、30b、35b以及40b、和阻挡金属层24b、29b、34b以及39b等金属膜，如图15所示，以各基底层51～54的薄膜元件80侧的端部随着朝向玻璃基板100侧而逐渐地突出的方式将半导体芯片70b的薄膜元件80侧的端部加工成阶梯状，由此形成半导体元件90。
<连接工序>
首先，除去在上述蚀刻工序中使用的抗蚀剂119，接着，以覆盖薄膜元件80和半导体元件90的方式形成感光性树脂膜后，使该感光性树脂膜曝光和显影，由此如图16所示，形成包覆半导体元件90的至少薄膜元件80侧的端部的树脂层120。
而且，在形成了树脂层120的基板整体上形成例如ITO(IndiumTin Oxide)膜等透明导电膜后，使用光刻等将该透明绝缘膜图案化，由此如图1所示，形成第1连接配线121a和第2连接配线121b，将薄膜元件80和半导体元件主体50连接。
如上所述，能制造半导体装置130。
如上所说明的，根据本实施方式的半导体装置130及其制造方法，在蚀刻工序中，对接合到玻璃基板100上的半导体芯片70b中的各基底层51～54的外端部的金属层25b、30b、35b以及40b进行蚀刻，由此以在半导体元件主体50的玻璃基板100侧层叠的各基底层51～54的薄膜元件80侧的端部随着朝向玻璃基板100侧而逐渐地突出的方式将接合到玻璃基板100上的半导体芯片70b的薄膜元件80侧的端部加工成阶梯状，形成半导体元件90，所以在薄膜元件80和具有多层配线结构的半导体元件90之间具有大的台阶，但与例如半导体元件的各侧壁相对于被接合基板直立的情况相比，半导体元件90的薄膜元件80侧的侧壁的整体倾斜变缓。并且，在连接工序中，用树脂层120包覆该半导体元件90的薄膜元件80侧的整体倾斜变缓的侧壁、即半导体元件90的薄膜元件80侧的端部，所以与例如半导体元件的各侧壁相对于被接合基板直立的情况相比，树脂层120的表面变得平坦。由此，即使在薄膜元件80与具有多层配线结构的半导体元件90之间具有大的台阶，在连接工序中形成于树脂层120上的第1连接配线121a难以断线，所以能通过第1连接配线121a可靠地连接薄膜元件80和半导体元件主体50，由此能可靠地连接设于玻璃基板100上的薄膜元件80和具有多层配线结构的半导体元件90。
在本实施方式中，作为薄膜元件80例示了TFT，但可以是TFD(Thin Film Diode：薄膜二极管)等。
工业上的可利用性
如上所述，本发明能可靠地连接薄膜元件和具有多层配线结构的半导体元件，所以对于液晶显示装置、有机EL显示装置等显示装置有用。
附图标记说明
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Claims (4)

1.一种半导体装置，其特征在于，
具备：
被接合基板；
薄膜元件，其形成于上述被接合基板上；以及
半导体元件，其接合到上述被接合基板上，是在半导体元件主体的上述被接合基板侧层叠多个基底层而形成的，上述多个基底层分别具有绝缘层和层叠于该绝缘层的电路图案，该各电路图案通过形成于该各绝缘层的接触孔而相互连接，
上述半导体元件的上述薄膜元件侧的端部以上述各基底层的上述薄膜元件侧的端部随着朝向上述被接合基板侧而逐渐地突出的方式设成阶梯状，并且由树脂层包覆，
上述薄膜元件和上述半导体元件主体通过设于上述树脂层上的连接配线而相互连接。
2.根据权利要求1所述的半导体装置，其特征在于，
上述被接合基板是玻璃基板。
3.根据权利要求2所述的半导体装置，其特征在于，
上述薄膜元件是薄膜晶体管，
上述半导体元件主体是MOS晶体管。
4.一种半导体装置的制造方法，其特征在于，
具备：
半导体芯片形成工序，在形成半导体元件主体后，当形成分别具有绝缘层和层叠于该绝缘层的电路图案、该各电路图案通过形成于该各绝缘层的接触孔而相互连接的多个基底层时，在该各基底层的外端部在与上述各电路图案同一层利用与上述各电路图案同一材料将金属层形成为规定大小，由此形成半导体芯片；
薄膜元件形成工序，在被接合基板上形成薄膜元件；
接合工序，在形成有上述薄膜元件的被接合基板上以上述半导体元件主体侧为上方的方式接合上述半导体芯片；以及
蚀刻工序，对接合到上述被接合基板上的半导体芯片中的上述各基底层的外端部的金属层进行蚀刻，由此以上述各基底层的上述薄膜元件侧的端部随着朝向上述被接合基板侧而逐渐地突出的方式，将上述半导体芯片的上述薄膜元件侧的端部加工成阶梯状而形成半导体元件；以及
连接工序，在由树脂层包覆上述半导体元件的上述薄膜元件侧的端部后，在该树脂层上形成连接配线，将上述薄膜元件和上述半导体元件主体相互连接。
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