WO2009084125A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

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WO2009084125A1
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semiconductor
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Kazuhide Tomiyasu
Yutaka Takafuji
Yasumori Fukushima
Kazuo Nakagawa
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Sharp Kabushiki Kaisha
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • a liquid crystal display in which a peripheral device unit such as a drive circuit unit or a control circuit unit and a pixel unit are integrated a so-called monolithic liquid crystal display (hereinafter also referred to as “system liquid crystal”) has attracted attention.
  • system liquid crystal monolithic liquid crystal display
  • the switching element of the pixel portion and the peripheral device portion are simultaneously formed on the same substrate, the number of components can be greatly reduced.
  • the assembly process and inspection process of the liquid crystal display can be reduced. For this reason, it is possible to reduce manufacturing costs and improve reliability.
  • the peripheral device portion has a submicron order. Design rules, that is, fine pattern accuracy at the level of an integrated circuit (hereinafter also referred to as “IC”) is required.
  • the semiconductor element constituting the peripheral device portion is also required to increase the carrier mobility of the semiconductor layer, and in order to realize this, the element must be miniaturized.
  • the heat resistance of the glass substrate is not sufficient, and thus the glass substrate may be distorted in the heat treatment step during the manufacturing process. In the micron order, a desired circuit pattern may not be formed.
  • glass substrates used for manufacturing liquid crystal display devices such as system liquid crystals are becoming larger, and distortion in the glass substrate surface during the manufacturing process is more likely to occur.
  • the sacrifice A process for forming a film must be provided, which causes a problem in manufacturing efficiency.
  • a sacrificial film residue generated on the glass surface or warpage of the glass substrate due to heat treatment may adversely affect the bondability between the glass substrate and the peripheral device portion.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a method for manufacturing a semiconductor device and a semiconductor device with good manufacturing efficiency and good bonding between a substrate and a peripheral device portion. It is to be.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device comprising: a thin film device portion having a display element; and a peripheral device portion having a semiconductor element provided around the thin film device portion.
  • a semiconductor device includes a substrate having an insulating surface, a thin film device portion provided on the substrate, a peripheral device portion provided on the substrate and around the thin film device portion, and having a semiconductor element.
  • the peripheral device is provided directly on the insulating surface of the substrate.
  • the peripheral device portion is directly bonded onto the glass substrate, no other film or the like is interposed between the flat glass substrate and the peripheral device portion. Therefore, the glass substrate and the peripheral device part are favorably bonded.
  • a sacrificial film or the like is not formed on the glass substrate, the manufacturing efficiency of the device is improved.
  • the peripheral device part is bonded onto the glass substrate before the thin film device part is formed, there is no residue such as a sacrificial film on the glass substrate before the peripheral device part is bonded, and warping due to heat treatment or the like occurs. Not. For this reason, a peripheral device part can be affixed on the glass substrate surface with higher flatness. Therefore, the glass substrate and the peripheral device part are bonded better.
  • the present invention it is possible to provide a method for manufacturing a semiconductor device and a semiconductor device with good manufacturing efficiency and good bonding between a substrate and a peripheral device portion.
  • FIG. 1 is a cross-sectional view of a liquid crystal display device according to Embodiment 1.
  • FIG. It is sectional drawing of the glass substrate in which the alignment mark of Embodiment 2 was formed. It is sectional drawing of the glass substrate of the state which affixed the peripheral device part. It is sectional drawing of the glass substrate of the state in which the gate electrode was formed. It is sectional drawing of the glass substrate of the state which formed the SiN film
  • membrane. 6 is a cross-sectional view of an element substrate according to Embodiment 2.
  • FIG. 10 is a diagram schematically showing a main part of the liquid crystal display device 10.
  • FIG. 9 is an enlarged view showing a main part of the element substrate 11. 1 to 9 are cross-sectional views illustrating a method for manufacturing the element substrate 11 which is a semiconductor device.
  • the liquid crystal display device 10 includes an element substrate 11, a counter substrate 12 provided to face the element substrate 11, and a liquid crystal layer 13 formed therebetween.
  • the element substrate 11 includes a thin film device unit 20 as shown in FIG.
  • the thin film device portion 20 of the element substrate 11 is provided with a plurality of pixels (not shown), and a TFT 21 (thin film transistor) as a display element is formed for each pixel.
  • the element substrate 11 is provided with an alignment film 14 on the surface on the liquid crystal layer 13 side, and a polarizing plate 15 is laminated on the surface opposite to the liquid crystal layer 13.
  • the element substrate 11 is provided with a peripheral device section 40 for driving and controlling each TFT 21 around the thin film device section 20.
  • the counter substrate 12 is provided with a common electrode made of a color filter or ITO. Further, the counter substrate 12 is provided with an alignment film 16 on the surface on the liquid crystal layer 13 side, and a polarizing plate 17 is laminated on the surface opposite to the liquid crystal layer 13. Further, the liquid crystal layer 13 is sealed by a sealing member 18 interposed between the element substrate 11 and the counter substrate 12.
  • the liquid crystal display device 10 performs desired display by controlling the alignment state of the liquid crystal molecules in the liquid crystal layer 13 by the TFT 21.
  • the TFT 21 is formed on the glass substrate 22 through the base coat layers 24 and 25.
  • barium-borosilicate glass, barium-aluminoborosilicate glass, alkaline earth-aluminoborosilicate glass, borosilicate glass, alkaline earth-zinc-lead-aluminoborosilicate glass, or alkaline earth -Zinc-aluminoborosilicate glass is preferably used.
  • the TFT 21 includes a semiconductor layer 23 including an active region, a gate insulating film 26 covering the semiconductor layer 23, a gate electrode 27 provided on the gate insulating film 26, and a protective film 28 covering the gate electrode 27. Yes.
  • the semiconductor layer 23 includes a channel region 23c, LDD (Lightly Doped Drain) regions 23s 'and 23d' (both low concentration impurity regions) formed on both sides of the channel region, a channel region 23c, and LDD regions 23s 'and 23d'.
  • a source region 23s and a drain region 23d are formed so as to be sandwiched from both sides.
  • the semiconductor layer 23 is configured using an amorphous silicon semiconductor layer or a polycrystalline silicon semiconductor layer.
  • the peripheral device section 40 is formed at a position corresponding to the alignment mark 41 on the surface of the glass substrate 22 as shown in FIG.
  • the peripheral device unit 40 includes a MOS transistor 42 that is a semiconductor element.
  • a MOS transistor 42 that is a semiconductor element.
  • an insulating film 43 that is a first planarizing film, an interlayer insulating film 44 that is a second planarizing film, an interlayer insulating film 45, and an insulating film 46 are stacked in this order. .
  • the insulating film 43 is bonded to the surface of the glass substrate 22.
  • the surface of the insulating film 46 in the peripheral device section 40 is recessed toward the glass substrate 22 side, and a gate oxide film 47 and a LOCOS oxide film 48 are formed.
  • a gate electrode 49 and a sidewall 50 are formed between the gate oxide film 47 and the insulating film 46.
  • the sidewalls 50 are formed on the left and right side surfaces of the gate electrode 49, respectively.
  • a source electrode 51 s and a drain electrode 51 d are formed at the boundary with the interlayer insulating film 44.
  • a semiconductor layer 52 which is a single crystal silicon layer is formed on the surface of the gate oxide film 47.
  • the semiconductor layer 52 is formed by ion-implanting a release material into a semiconductor substrate to form a release layer, and then separating and removing a part of the semiconductor substrate along the release layer.
  • An active region 53 is formed in the semiconductor layer 52.
  • the active region 53 is formed on the channel region 53c, LDD regions (low-concentration impurity regions) 53s ′ and 53d ′ formed on both left and right sides thereof, and further on both left and right sides thereof.
  • N-type impurities such as phosphorus are implanted into the LDD regions 53s 'and 53d' and the source and drain regions 53s and 53d.
  • the channel region 53 c is formed so as to face the gate electrode 49 with the gate oxide film 47 interposed therebetween.
  • the LDD regions 53 s ′ and 53 d ′ are formed so as to face the sidewall 50 with the gate oxide film 47 interposed therebetween.
  • a source electrode 51s is connected to the source region 53s through a contact hole 54s, while a drain electrode 51d is connected to the drain region 53d through a contact hole 54d.
  • a TEOS film 55, a SiN film 56, and a TEOS film 57 as insulating films are formed on the protective film 28 of the TFT 21 and the semiconductor layer 52 of the peripheral device section 40, respectively.
  • Contact holes 58s and 58d are formed so as to penetrate the TEOS film 55, the SiN film 56, the TEOS film 57, the protective film 28, and the gate insulating film 26 to reach the source region 23s and the drain region 23d of the semiconductor layer 23, respectively. .
  • the contact hole extends through the TEOS film 55, the SiN film 56, the TEOS film 57, the LOCOS oxide film 48, the interlayer insulating film 44, the interlayer insulating film 45, and the insulating film 46 to reach the source electrode 51s of the peripheral device unit 40. 59s is formed. In the contact holes 58d, 58s, 59s, wiring portions 60d, 60s, 61s made of a conductive material are formed.
  • a passivation film 62 is formed so as to cover the TFTs 21 and the wiring parts 60d, 60s, 61s of the peripheral device part 40, respectively.
  • a resin film 63 such as an organic resin, an inorganic resin, or polyimide is formed as a planarizing film.
  • a portion where the resin film 63 is not formed is provided on the wiring portions 60 s and 61 s, and a conductive film 64 such as ITO is formed from the portion over the resin film 63.
  • the peripheral device unit 40 and the TFT 21 are electrically connected via the conductive film 64.
  • a glass substrate 22 is prepared, and an alignment mark 41 for positioning when forming a peripheral device portion is formed on the surface of the glass substrate 22.
  • the alignment mark 41 may be formed by removing the glass substrate 22 or may be formed by printing a resin material.
  • a peripheral device unit 40 for bonding to the glass substrate 22 is prepared.
  • a manufacturing method of the peripheral device unit 40 will be described. First, a P-well region is formed on a semiconductor substrate which is a silicon substrate (corresponding to the semiconductor layer 52 before being partially separated), and a LOCOS oxide film 48 and a gate oxide film 47 are formed.
  • a thermal oxide film is formed on the semiconductor substrate, and a P-type impurity element (eg, boron) is ion-implanted into the semiconductor substrate.
  • a heat treatment is performed on the semiconductor substrate to diffuse and activate the ion-implanted P-type impurity element, thereby forming a P-well region.
  • LOCOS oxidation is performed on the thermal oxide film and the semiconductor substrate to form LOCOS oxide films 48 on both the left and right sides of the silicon nitride film.
  • a gate oxide film 47 is formed in the region where the thermal oxide film was formed.
  • a conductive material is laminated on the surface of the gate oxide film 47 and patterned by a photolithography method or the like to form the gate electrode 49 on the semiconductor substrate.
  • an active region 53 is formed in the P well region of the semiconductor substrate.
  • an N-type impurity element such as phosphorus is ion-implanted to form N-type LDD regions 53s ′ and 53d ′.
  • a side wall 50 is formed on both side walls of the gate electrode 49 by etching after forming a SiO 2 film on the surface of the gate oxide film 47 by CVD or the like.
  • N-type source and drain regions 53s and 53d are formed by ion-implanting an N-type impurity element such as phosphorus using the gate electrode 49 and the sidewall 50 as a mask. Thereafter, after the insulating film 46 is formed of SiO 2 or the like, the LDD regions 53s ′ and 53d ′, the source region 53s, and the drain region 53d are subjected to heat treatment to activate the ion-implanted impurity element.
  • the P well region of the semiconductor substrate is peeled off from the inert gas element such as H, He, and Ne via the interlayer insulating film 45. Ions are implanted into the material. In this manner, a release layer containing the release material is formed on the semiconductor substrate.
  • an SiO 2 film is formed so as to cover the semiconductor substrate and the interlayer insulating film 45, and planarized by CMP (Chemical Mechanical Polishing) or the like, thereby forming the interlayer insulating layer 44.
  • CMP Chemical Mechanical Polishing
  • a source electrode 51s and a drain electrode 51d are formed.
  • contact holes 54 s and 54 d penetrating the interlayer insulating film 44, the interlayer insulating film 45, the insulating film 46, and the gate oxide film 47 are formed.
  • the contact hole 54s is formed above the source region 53s, while the contact hole 54d is formed above the drain region 53d.
  • a conductive material is provided in the contact holes 54 s and 54 d and on the surface of the interlayer insulating film 44, patterning is performed.
  • the source electrode 51s is formed above the contact hole 54s, while the drain electrode 51d is formed above the contact hole 54d.
  • the surface thereof is planarized by CMP or the like.
  • the flattened surface is bonded according to the alignment mark 41 of the glass substrate 22, and heat treatment is performed at a temperature of about 400 to 600 ° C.
  • heat treatment is performed at a temperature of about 400 to 600 ° C.
  • a part of the semiconductor substrate including the P well region is separated along the peeling layer, and the MOS transistor 42 of the peripheral device unit 40 is transferred onto the glass substrate 22.
  • the semiconductor substrate partially separated in the separation step is referred to as a semiconductor layer 52.
  • the peripheral device portion 40 is formed.
  • base coat layers 24 and 25 are formed on the display area on the glass substrate 22 and the peripheral device section 40 in the peripheral area.
  • the TFT 21 is formed in the display area of the base coat layer 25. That is, the semiconductor layer 23 is patterned on the surface of the base coat layer 25 by photolithography. At this time, if the alignment mark for forming the thin film device portion is previously formed in the display area of the glass substrate 22, the TFT 21 can be formed with high accuracy.
  • a gate insulating film 26 is laminated on the base coat layer 25 so as to cover the semiconductor layer 23.
  • a mask is formed in a portion corresponding to the formation position of the channel region 23c on the semiconductor layer 23, and an impurity element is ion-implanted to form the channel region 23c and low-concentration impurity regions on both sides thereof in the semiconductor layer 23.
  • the gate electrode 27 is patterned by photolithography so as to overlap the channel region 23c of the semiconductor layer 23 and part of both sides thereof.
  • an impurity element is ion-implanted into the semiconductor layer 23, thereby forming LDD regions 23s ', 23d', a source region 23s, and a drain region 23d so as to sandwich the channel region 23c.
  • the gate insulating film 26 and the gate electrode 27 are covered with a protective film 28.
  • the boundary between the display region and the peripheral device unit 40 and the base coat layers 24 and 25, the gate insulating film 26 and the protective film 28 on the peripheral device unit 40 are removed by etching. Further, the surface of the LOCOS oxide film 48 and the active region 53 is exposed by etching the semiconductor layer 52 as well.
  • a TEOS film 55, a SiN film 56, and a TEOS film 57 as insulating films are formed from the protective film 28 in the display region to the peripheral device section 40.
  • contact holes 58s, 58d and 59s are formed.
  • the contact holes 58s and 58d are formed so as to penetrate the TEOS film 55, the SiN film 56, the TEOS film 57, the protective film 28, and the gate insulating film 26 and reach the source region 23s and the drain region 23d of the semiconductor layer 23, respectively.
  • the contact hole 59s penetrates the TEOS film 55, the SiN film 56, the TEOS film 57, the LOCOS oxide film 48, the interlayer insulating film 44, the interlayer insulating film 45, and the insulating film 46 to form the source electrode 51s of the peripheral device section 40. Form to reach.
  • the contact holes 58d, 58s and 59s are filled with a conductive material to form wiring portions 60d, 60s and 61s.
  • a passivation film 62 and a resin film 63 as a planarizing film are formed so as to cover the TFTs 21 and the wiring parts 60d, 60s, 61s of the peripheral device part 40, respectively.
  • a portion where the resin film 63 is not formed is provided on the wiring portions 60 s and 61 s, and a conductive film 64 such as ITO is formed from the portion over the resin film 63. In this way, the element substrate 11 is completed.
  • the peripheral device unit 40 since the peripheral device unit 40 is directly bonded onto the glass substrate 22, no other film or the like is interposed between the flat glass substrate 22 and the peripheral device unit 40. Therefore, the glass substrate 22 and the peripheral device unit 40 are favorably bonded. Further, since a sacrificial film or the like is not formed on the glass substrate 22, the manufacturing efficiency of the device is improved. Furthermore, since the peripheral device unit 40 is bonded onto the glass substrate 22 before the thin film device unit 20 is formed, there is no residue such as a sacrificial film on the glass substrate 22 before the peripheral device unit 40 is bonded. No warpage due to etc. has occurred. For this reason, the peripheral device part 40 can be affixed on the glass substrate 22 surface with higher flatness. Therefore, the glass substrate 22 and the peripheral device unit 40 are bonded better.
  • peripheral device part 40 is bonded after providing the alignment mark 41 for forming the peripheral device part 40 on the glass substrate 22, the peripheral device part 40 can be bonded on the glass substrate 22 with high accuracy and efficiency. .
  • the thin film device section 20 includes the TFT 21 having an amorphous silicon semiconductor layer or a polycrystalline silicon semiconductor layer, the quality of the thin film device section 20 is improved such that the response speed of the TFT 21 is increased.
  • peripheral device section 40 includes the semiconductor layer 52 made of single crystal silicon, the quality of the semiconductor layer 52 is improved, for example, the carrier mobility of the semiconductor layer 52 is increased.
  • Embodiment 2 of the present invention is characterized in that a planarizing film is provided in a step portion between the thin film device portion and the peripheral device portion.
  • 11 to 17 are cross-sectional views for explaining a method of manufacturing the element substrate 111 which is a semiconductor device in this order.
  • a glass substrate 122 is prepared, and an alignment mark 141 for positioning at the time of forming a peripheral device portion is formed on the surface of the glass substrate 122.
  • a peripheral device unit 140 for bonding to the glass substrate 122 is prepared.
  • the peripheral device unit 140 is manufactured and configured in the same manner as the peripheral device unit 40 shown in the first embodiment. For this reason, in FIGS. 12 to 17, the reference numerals for the respective components of the peripheral device unit 140 are omitted.
  • the peripheral device portion 140 is formed in the same manner as in the first embodiment, and is bonded to the glass substrate 22 in accordance with the alignment mark 141, followed by heat treatment at a temperature of about 400 to 600 ° C. The parts are separated along the release layer.
  • the peripheral device part 140 is formed on the glass substrate 122 before the thin film device part 120 is formed.
  • base coat layers 124 and 125 are formed on the display area on the glass substrate 122 and the peripheral device portion 140 in the peripheral area. Further, a semiconductor layer 123 is formed over the base coat layer 125.
  • the semiconductor layer 123 includes a channel region 123c, LDD regions 123s ′ and 123d ′ formed on both sides of the channel region, a source region 123s and a drain formed so as to sandwich the channel region 123c and the LDD regions 123s ′ and 123d ′ from both sides. A region 123d is provided.
  • a gate insulating film 126 is formed on the base coat layer 125 and the semiconductor layer, and a gate electrode 127 is formed on the display region of the gate insulating film 126 by photolithography.
  • the gate insulating film 126 and the gate electrode 127 are covered with a protective film 128. Subsequently, the boundary between the display region and the peripheral device unit 140 and the base coat layers 124 and 125, the gate insulating film 126, and the protective film 128 on the peripheral device unit 140 are removed by etching. Further, the surface of the LOCOS oxide film and the active region is exposed by etching the semiconductor layer of the peripheral device unit 140. Next, a TEOS film 155, a SiN film 156, and a TEOS film 157 as insulating films are formed from the protective film 128 in the display region to the peripheral device unit 140.
  • the planarization film 161 is formed using a resin material over the thin film device portion 120, the step portion 160 between the thin film device portion 120 and the peripheral device portion 140, and the peripheral device portion 140. Form.
  • the planarizing film 161 is removed by etching except for the region corresponding to the stepped portion 160. Accordingly, the stepped portion 160 between the thin film device portion 120 and the peripheral device portion 140 is planarized by being filled with the planarizing film 161.
  • an insulating film 162 is formed across the thin film device portion 120, the planarization film 161, and the peripheral device portion 140.
  • contact holes 158s, 158d, and 159s are formed.
  • the contact holes 158s and 158d are formed so as to penetrate the TEOS film 157, the SiN film 156, the TEOS film 155, the protective film 128, and the gate insulating film 126 to reach the source region 123s and the drain region 123d of the semiconductor layer 123, respectively.
  • the contact hole 159s is formed so as to penetrate the TEOS film, the SiN film, the TEOS film, the LOCOS oxide film, the interlayer insulating film, and the insulating film and reach the source electrode of the peripheral device unit 140.
  • a conductive material is provided in each of the contact holes 158s, 158d, and 159s and on the insulating film 162 .
  • a predetermined etching process is performed.
  • the metal wiring 163 for electrically connecting the thin film device unit 120 and the peripheral device unit 140 is formed.
  • various processes are performed to manufacture the element substrate 111 including a plurality of TFTs provided in a matrix on the substrate.
  • the element substrate 111 has the same effect as the first embodiment. Furthermore, since the planarization film 161 is formed on the stepped portion 160, it is possible to satisfactorily suppress damage to wiring, layers, and the like from the thin film device portion 120 to the peripheral device portion 140.
  • the metal wiring 163 for electrically connecting the thin film device unit 120 and the peripheral device unit 140 is formed on the planarizing film 161. For this reason, the metal wiring 163 is not affected by the stepped portion 160. For this reason, generation
  • the flattening film 161 is formed of a resin material, the flattening film 161 corresponding to the shape of the stepped portion 160 can be formed flexibly, and the flatness of the stepped portion 160 becomes better.
  • the glass substrates 22 and 122 are used as the substrates.
  • the present invention is not limited to this as long as an insulating surface is provided.
  • a plastic substrate or a quartz substrate may be used.
  • peripheral device units 40 and 140 shown in the first and second embodiments any device may be used as long as it is provided around the thin film device units 20 and 120 and has a semiconductor element.
  • it can be configured by a high-performance device or the like necessary for system integration such as a memory, a microprocessor, an image processor, or a timing controller that requires higher performance.
  • the planarizing film 161 is formed using a resin material.
  • the present invention is not limited to this, and may be formed using, for example, an SOG (Spin-on Glass) material.
  • the SOG material is used in some processes as an insulating film or a planarizing material.
  • the SOG material is a solution in which a silicate compound is dissolved in an organic solvent. By using this, a film containing silicate glass (SiO2) as a main component can be formed.
  • the present invention is useful for a semiconductor device manufacturing method and a semiconductor device.

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Abstract

　半導体装置の製造方法は、ＴＦＴを有する薄膜デバイス部と、薄膜デバイス部の周辺に設けられ、半導体素子を有する周辺デバイス部と、を備えた半導体装置の製造方法であって、基板を準備する第１ステップと、基板上に直接周辺デバイス部を貼り合わせる第２ステップと、周辺デバイス部を貼り合わせた基板上に薄膜デバイス部を形成する第３ステップと、を備える。

Description

半導体装置の製造方法及び半導体装置
　本発明は、半導体装置の製造方法及び半導体装置に関する。
　近年、表示装置に関する技術として、駆動回路部や制御回路部等の周辺デバイス部と画素部とを一体化した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ（以下「システム液晶」ともいう）が注目されている。このようなシステム液晶に用いられる半導体装置によれば、同一基板上に、画素部のスイッチング素子と周辺デバイス部とを同時に形成するため、部品点数を大幅に削減することができる。また、液晶ディスプレイの組立工程や検査工程を削減することもできる。このため、製造コストの削減や信頼性の向上が可能となる。
　液晶表示装置等の表示装置については、低消費電力化、画像表示の高精細化・高速化といった高性能化が強く求められている。また、周辺デバイス部の省スペース化、更に、高度なシステム(メモリ、信号処理回路、等)の集積化も求められている。
　このため、表示装置に利用される半導体装置に対しては、各素子の更なる微細化が強く求められ、限られた面積に多くの素子を形成するために、周辺デバイス部では、サブミクロンオーダーのデザインルール、すなわち集積回路（以下「ＩＣ」ともいう）レベルの微細なパターン精度が要求されている。また、周辺デバイス部を構成する半導体素子には、半導体層のキャリアの移動度を高くすることも要求されており、これを実現するためにも素子の微細化が必要となる。
　しかしながら、従来のガラス基板上に直接半導体装置を形成する製造プロセスでは、ガラス基板の耐熱性が充分ではないために、製造プロセス中の熱処理工程でガラス基板に歪みが生じてしまうおそれがあり、サブミクロンオーダーでは所望の回路パターンを形成することができないことがある。また、システム液晶等の液晶表示装置の製造に使用されるガラス基板は大型化が進んでおり、製造プロセス中のガラス基板面内における歪みが、より生じやすくなっている。
　これに対し、電気絶縁物上に設けられた単結晶シリコン層に集積回路を形成したＳＯＩ（Silicon On Insulator）基板を用い、液晶ディスプレイの基板上に周辺デバイス部を転写する技術がある。これによれば、半導体素子を含む集積回路の形成に従来のＩＣチップ作製工程を用いることが可能なため、サブミクロンオーダーの所望の回路デザインを有する微細かつ高性能な集積回路を備えた半導体装置を実現することができる。しかしながら、周辺デバイス部を基板上に転写する際に、基板を平坦にした状態で転写しなければ周辺デバイス部を確実に基板上に接合することが困難である。
　このような問題に対し、例えば、特許文献１に開示のように、画素部のゲート電極形成後に、周辺デバイス部を配置する領域の絶縁膜と犠牲膜とをエッチングにより除去し、その領域に半導体素子を有する半導体デバイスを接合する技術が研究・開発されている。これによれば、犠牲膜を除去する際に、ガラス基板と選択比が取れるエッチング溶液でエッチングすることにより、ガラス表面のマイクロラフネス低減が実現される。また、犠牲膜を形成しないプロセス（絶縁膜のみをエッチング除去してガラス表面を露出させる）と比較して、転写後の接合性が良好となると考えられている。
特開2004-158821号公報
　しかしながら、上述のように画素部のゲート電極形成後に、周辺デバイス部を配置する領域の絶縁膜と犠牲膜とをエッチングにより除去し、その領域に半導体素子を有する半導体デバイスを接合する方法では、犠牲膜を形成する工程を設けなければならず、製造効率に問題が生じる。また、エッチング後、ガラス表面に生じる犠牲膜の残渣等や熱処理によるガラス基板の反りにより、ガラス基板と周辺デバイス部との接合性に悪影響を与える可能性がある。
　本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、製造効率、及び、基板と周辺デバイス部との接合性が良好な半導体装置の製造方法及び半導体装置を提供することである。
　本発明に係る半導体装置の製造方法は、表示素子を有する薄膜デバイス部と、該薄膜デバイス部の周辺に設けられ、半導体素子を有する周辺デバイス部と、を備えた半導体装置の製造方法であって、ガラス基板を準備する第１ステップと、ガラス基板上に直接周辺デバイス部を貼り合わせる第２ステップと、周辺デバイス部を貼り合わせたガラス基板上に薄膜デバイス部を形成する第３ステップと、を備えたことを特徴とする。
　また、本発明に係る半導体装置は、絶縁表面を有する基板と、基板上に設けられた薄膜デバイス部と、基板上であって薄膜デバイス部の周辺に設けられ、半導体素子を有する周辺デバイス部と、を備えた半導体装置であって、周辺デバイス部は、基板の絶縁性表面上に直接設けられていることを特徴とする。
　このような構成によれば、周辺デバイス部をガラス基板上に直接貼り合わせるため、平坦なガラス基板と周辺デバイス部との間に他の膜等が介在しない。したがって、ガラス基板と周辺デバイス部とが良好に接合する。また、ガラス基板上に犠牲膜等を形成しないため、装置の製造効率が良好となる。さらに、薄膜デバイス部を形成する前に、周辺デバイス部をガラス基板上に貼り合わせるため、周辺デバイス部貼り合わせ前のガラス基板上には犠牲膜等の残渣等が無く、熱処理等による反りが生じていない。このため、平坦性のより高いガラス基板表面に周辺デバイス部を貼り付けることができる。したがって、ガラス基板と周辺デバイス部とがより良好に接合する。
　本発明によれば、製造効率、及び、基板と周辺デバイス部との接合性が良好な半導体装置の製造方法及び半導体装置を提供することができる。
実施形態１のアライメントマークが形成されたガラス基板の断面図である。 周辺デバイス部を貼り付けた状態のガラス基板の断面図である。 ゲート絶縁膜を形成した状態のガラス基板の断面図である。 ゲート電極を形成した状態のガラス基板の断面図である。 保護膜を形成した状態のガラス基板の断面図である。 表示領域と周辺デバイス部との境界部及び周辺デバイス部上のベースコート層、ゲート絶縁膜及び保護膜をエッチングにより除去した状態のガラス基板の断面図である。 ＴＥＯＳ膜を形成した状態のガラス基板の断面図である。 コンタクトホールを形成した状態のガラス基板の断面図である。 実施形態１に係る素子基板の断面図である。 実施形態１に係る液晶表示装置の断面図である。 実施形態２のアライメントマークが形成されたガラス基板の断面図である。 周辺デバイス部を貼り付けた状態のガラス基板の断面図である。 ゲート電極を形成した状態のガラス基板の断面図である。 ＳｉＮ膜を形成した状態のガラス基板の断面図である。 平坦化膜を形成した状態のガラス基板の断面図である。 平坦化膜をエッチングした状態のガラス基板の断面図である。 実施形態２に係る素子基板の断面図である。
符号の説明
　　　　　１０　　　液晶表示装置
　　　　　１１、１１１　　　素子基板
　　　　　２０、１２０　　　薄膜デバイス部
　　　　　２１　　　ＴＦＴ
　　　　　２２、１２２　　　ガラス基板
　　　　　２３、５２　　　半導体層
　　　　　４０、１４０　　　周辺デバイス部
　　　　　４１、１４１　　　アライメントマーク
　　　　　４２　　　ＭＯＳトランジスタ
　　　　１６０　　　段差部
　　　　１６１　　　平坦化膜
　　　　１６３　　　金属配線
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　（実施形態１）
　図１～図１０は、本発明の実施形態１を示している。図１０は、液晶表示装置１０の要部を概略的に示す図である。図９は素子基板１１の要部を拡大して示す図である。また、図１～図９は、半導体装置である素子基板１１の製造方法を説明する断面図である。
　液晶表示装置１０は、図１０に示すように、素子基板１１と、素子基板１１に対向して設けられた対向基板１２と、これらの間に形成された液晶層１３とを備えている。
　素子基板１１は、図９に示すように、薄膜デバイス部２０を備えている。素子基板１１の薄膜デバイス部２０には、複数の画素（図示省略）が設けられ、表示素子であるＴＦＴ２１（薄膜トランジスタ）が各画素毎に形成されている。また、素子基板１１は、液晶層１３側の表面に配向膜１４が設けられていると共に、液晶層１３とは反対側の表面に偏光板１５が積層されている。また、素子基板１１には、各ＴＦＴ２１を駆動制御するための周辺デバイス部４０が薄膜デバイス部２０の周辺に設けられている。
　対向基板１２には、図示は省略するが、カラーフィルタやＩＴＯからなる共通電極等が形成されている。また、対向基板１２は、液晶層１３側の表面に配向膜１６が設けられると共に、液晶層１３とは反対側の表面に偏光板１７が積層されている。また、液晶層１３は、素子基板１１と対向基板１２との間に介在されたシール部材１８によって封止されている。こうして、液晶表示装置１０は、ＴＦＴ２１により液晶層１３における液晶分子の配向状態を制御して、所望の表示を行うようになっている。
　ＴＦＴ２１は、ガラス基板２２上に、ベースコート層２４，２５を介して形成されている。ガラス基板２２としては、バリウム－硼珪酸ガラス、バリウム－アルミノ硼珪酸ガラス、アルカリ土類－アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類－亜鉛－鉛－アルミノ硼珪酸ガラス、又は、アルカリ土類－亜鉛－アルミノ硼珪酸ガラス等が良好に用いられる。ＴＦＴ２１は、活性領域を含む半導体層２３と、半導体層２３を覆うゲート絶縁膜２６と、ゲート絶縁膜２６上に設けられたゲート電極２７と、ゲート電極２７を覆う保護膜２８とを有している。半導体層２３は、チャネル領域２３ｃ、チャネル領域の両側に形成されたＬＤＤ（Lightly Doped Drain）領域２３ｓ’、２３ｄ’（共に低濃度不純物領域）と、チャネル領域２３ｃ及びＬＤＤ領域２３ｓ’、２３ｄ’を両側から挟み込むように形成されたソース領域２３ｓ及びドレイン領域２３ｄ（共に高濃度不純物領域）で構成されている。半導体層２３は、非晶質シリコン半導体層又は多結晶シリコン半導体層を用いて構成されている。
　周辺デバイス部４０は、図９に示すように、ガラス基板２２の表面におけるアライメントマーク４１に対応する位置に形成されている。周辺デバイス部４０は、半導体素子であるＭＯＳトランジスタ４２を有している。ガラス基板２２には、第１の平坦化膜である絶縁膜４３と、第２の平坦化膜である層間絶縁膜４４と、層間絶縁膜４５と、絶縁膜４６とがこの順に積層されている。絶縁膜４３はガラス基板２２の表面に接合されている。
　周辺デバイス部４０における絶縁膜４６の表面は、ガラス基板２２側へ窪んでおり、ゲート酸化膜４７とＬＯＣＯＳ酸化膜４８とが形成されている。ゲート酸化膜４７と絶縁膜４６との間には、ゲート電極４９とサイドウォール５０とが形成されている。サイドウォール５０はゲート電極４９の左右両側面にそれぞれ形成されている。
　絶縁膜４３には、層間絶縁膜４４との境界においてソース電極５１ｓ及びドレイン電極５１ｄが形成されている。
　ゲート酸化膜４７の表面には、単結晶シリコン層である半導体層５２が形成されている。半導体層５２は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、半導体基板の一部を剥離層に沿って分離除去することにより形成されている。
　半導体層５２には活性領域５３が形成され、この活性領域５３は、チャネル領域５３ｃと、その左右両側に形成されたＬＤＤ領域（低濃度不純物領域）５３ｓ’、５３ｄ’とさらにその左右両側に形成されたソース領域及びドレイン領域（高濃度不純物領域）５３ｓ、５３ｄとにより構成されている。ＬＤＤ領域５３ｓ’、５３ｄ’、ソース領域及びドレイン領域５３ｓ、５３ｄには、例えばリン等のＮ型不純物が注入されている。
　チャネル領域５３ｃは、ゲート酸化膜４７を介してゲート電極４９に対向するように形成されている。また、ＬＤＤ領域５３ｓ’、５３ｄ’は、ゲート酸化膜４７を介してサイドウォール５０に対向して形成されている。そして、ソース領域５３ｓにはコンタクトホール５４ｓを介してソース電極５１ｓが接続される一方、ドレイン領域５３ｄにはコンタクトホール５４ｄを介してドレイン電極５１ｄが接続されている。
　ＴＦＴ２１の保護膜２８上及び周辺デバイス部４０の半導体層５２上には、それぞれ絶縁膜としてのＴＥＯＳ膜５５、ＳｉＮ膜５６及びＴＥＯＳ膜５７が形成されている。ＴＥＯＳ膜５５、ＳｉＮ膜５６、ＴＥＯＳ膜５７、保護膜２８及びゲート絶縁膜２６を貫通してそれぞれ半導体層２３のソース領域２３ｓ及びドレイン領域２３ｄに達するようにコンタクトホール５８ｓ、５８ｄが形成されている。また、ＴＥＯＳ膜５５、ＳｉＮ膜５６、ＴＥＯＳ膜５７、ＬＯＣＯＳ酸化膜４８、層間絶縁膜４４、層間絶縁膜４５及び絶縁膜４６を貫通して周辺デバイス部４０のソース電極５１ｓに達するようにコンタクトホール５９ｓが形成されている。コンタクトホール５８ｄ、５８ｓ、５９ｓには、それぞれ導電性材料で構成された配線部６０ｄ、６０ｓ、６１ｓが形成されている。
　ＴＦＴ２１及び周辺デバイス部４０の配線部６０ｄ、６０ｓ、６１ｓをそれぞれ覆うように、パッシベーション膜６２が形成されている。パッシベーション膜６２上には、平坦化膜としての有機樹脂、無機樹脂、ポリイミド等の樹脂膜６３が形成されている。配線部６０ｓ、６１ｓ上には、樹脂膜６３が形成されていない部分が設けられており、当該部分から樹脂膜６３上に亘ってＩＴＯ等の導電性膜６４が形成されている。周辺デバイス部４０とＴＦＴ２１とは、この導電性膜６４を介して電気的に接続されている。
　　－素子基板１１の製造方法－
　次に、液晶表示装置１０の素子基板１１の製造方法について説明する。
　まず、図１に示すように、ガラス基板２２を準備し、その表面に周辺デバイス部形成時の位置決めのためのアライメントマーク４１を形成する。アライメントマーク４１は、ガラス基板２２を欠損させて形成してもよく、樹脂材料のプリントによって形成してもよい。
　また、別工程において、ガラス基板２２に貼り合わせるための周辺デバイス部４０を作製しておく。ここで、周辺デバイス部４０の製造方法について説明する。まず、シリコン基板である半導体基板（一部が分離される前の上記半導体層５２に相当する）にＰウェル領域を形成すると共に、ＬＯＣＯＳ酸化膜４８及びゲート酸化膜４７を形成する。
　すなわち、半導体基板に熱酸化膜を形成し、Ｐ型不純物元素（例えばホウ素）を半導体基板の内部にイオン注入する。続いて、半導体基板に熱処理を行い、イオン注入されたＰ型不純物元素を拡散すると共に活性化させることによって、Ｐウェル領域を形成する。
　次に、熱酸化膜の表面に窒素珪素膜をパターン形成した後に、熱酸化膜及び半導体基板に対してＬＯＣＯＳ酸化を行い、窒化珪素膜の左右両側にＬＯＣＯＳ酸化膜４８を形成する。次に、窒素珪素膜及び熱酸化膜を一旦除去した後に、熱酸化膜が形成されていた領域にゲート酸化膜４７を形成する。
　次に、ゲート酸化膜４７の表面に導線性材料を積層し、フォトリソグラフィ法等によりパターニングして、ゲート電極４９を半導体基板に形成する。
　次に、半導体基板のＰウェル領域に活性領域５３を形成する。まず、リン等のＮ型不純物元素をイオン注入し、Ｎ型のＬＤＤ領域５３ｓ’、５３ｄ’を形成する。続いて、ゲート酸化膜４７の表面にＣＶＤ等によりＳｉＯ２膜を形成した後にエッチングを行うことにより、ゲート電極４９の両側壁にサイドウォール５０を形成する。
　続いて、ゲート電極４９及びサイドウォール５０をマスクとして、リン等のＮ型不純物元素をイオン注入することにより、Ｎ型のソース領域及びドレイン領域５３ｓ、５３ｄを形成する。その後、ＳｉＯ２等で絶縁膜４６を形成した後に、ＬＤＤ領域５３ｓ’、５３ｄ’、ソース領域５３ｓ、及び、ドレイン領域５３ｄに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。
　次に、絶縁膜４６の表面に層間絶縁膜４５を積層した後に、半導体基板のＰウェル領域に対し、層間絶縁膜４５を介してＨや、Ｈｅ及びＮｅ等の不活性ガス元素からなる剥離用物質をイオン注入する。こうして、半導体基板に対し、剥離用物質が含まれる剥離層を形成する。
　次に、半導体基板及び層間絶縁膜４５を覆うようにＳｉＯ２膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化することによって、層間絶縁層４４を形成する。
　続いて、ソース電極５１ｓ及びドレイン電極５１ｄを形成する。まず、層間絶縁膜４４、層間絶縁膜４５、絶縁膜４６、及びゲート酸化膜４７を貫通するコンタクトホール５４ｓ、５４ｄを形成する。コンタクトホール５４ｓは、ソース領域５３ｓの上方に形成する一方、コンタクトホール５４ｄは、ドレイン領域５３ｄの上方に形成する。そして、導電性材料をコンタクトホール５４ｓ、５４ｄの内部と層間絶縁膜４４の表面とに設けた後にパターニングする。これにより、コンタクトホール５４ｓの上方位置にソース電極５１ｓを形成する一方、コンタクトホール５４ｄの上方位置にドレイン電極５１ｄを形成する。続いて、絶縁膜４３を形成した後に、ＣＭＰ等によりその表面を平坦化する。
　次に、絶縁膜４３の表面を洗浄した後に、その平坦化された表面を、ガラス基板２２のアライメントマーク４１に従って貼り合わせ、４００～６００℃程度の温度において熱処理を行う。これにより、Ｐウェル領域を含む半導体基板の一部を剥離層に沿って分離して、周辺デバイス部４０のＭＯＳトランジスタ４２をガラス基板２２の上に移す。尚、本実施形態では、分離工程において一部が分離された半導体基板を、半導体層５２と称している。
　このようにして、図２に示すように、ガラス基板２２上に、薄膜デバイス部２０を形成する前に、周辺デバイス部４０を形成しておく。
　次に、図３に示すように、ガラス基板２２上の表示領域及び周辺領域の周辺デバイス部４０上に、ベースコート層２４，２５を形成する。
　次に、ベースコート層２５の表示領域にＴＦＴ２１を形成する。すなわち、ベースコート層２５の表面に半導体層２３をフォトリソグラフィによりパターン形成する。このとき、ガラス基板２２の表示領域に、あらかじめ薄膜デバイス部形成用アライメントマークを形成しておくと、精度良くＴＦＴ２１を形成することができる。
　続いて、ベースコート層２５の上に半導体層２３を覆うように、ゲート絶縁膜２６を積層する。
　次に、半導体層２３上のチャネル領域２３ｃ形成予定位置に対応する部分にマスクを形成し、不純物元素をイオン注入して半導体層２３内にチャネル領域２３ｃ及びその両側の低濃度不純物領域を形成する。
　続いて、マスクを除去し、図４に示すように、半導体層２３のチャネル領域２３ｃ及びその両側の一部に重なるように、ゲート電極２７をフォトリソグラフィによりパターン形成する。このゲート電極２７をマスクとして、半導体層２３に不純物元素をイオン注入することにより、チャネル領域２３ｃを挟み込むように、ＬＤＤ領域２３ｓ’、２３ｄ’、ソース領域２３ｓ及びドレイン領域２３ｄを形成する。
　次に、図５に示すように、ゲート絶縁膜２６及びゲート電極２７を保護膜２８で覆う。
　続いて、図６に示すように、表示領域と周辺デバイス部４０との境界部及び周辺デバイス部４０上のベースコート層２４，２５、ゲート絶縁膜２６及び保護膜２８をエッチングにより除去する。また、半導体層５２もエッチングすることにより、ＬＯＣＯＳ酸化膜４８及び活性領域５３の表面を露出させる。
　次に、図７に示すように、表示領域の保護膜２８上から周辺デバイス部４０上に亘り、絶縁膜としてのＴＥＯＳ膜５５、ＳｉＮ膜５６及びＴＥＯＳ膜５７を形成する。
　続いて、図８に示すように、コンタクトホール５８ｓ、５８ｄ及び５９ｓを形成する。コンタクトホール５８ｓ、５８ｄは、ＴＥＯＳ膜５５、ＳｉＮ膜５６、ＴＥＯＳ膜５７、保護膜２８、ゲート絶縁膜２６を貫通してそれぞれ半導体層２３のソース領域２３ｓ及びドレイン領域２３ｄに達するように形成する。また、コンタクトホール５９ｓは、ＴＥＯＳ膜５５、ＳｉＮ膜５６、ＴＥＯＳ膜５７、ＬＯＣＯＳ酸化膜４８、層間絶縁膜４４、層間絶縁膜４５及び絶縁膜４６を貫通して周辺デバイス部４０のソース電極５１ｓに達するように形成する。
　次に、図９に示すように、コンタクトホール５８ｄ、５８ｓ、５９ｓにそれぞれ導電性材料を充填し、配線部６０ｄ、６０ｓ、６１ｓを形成する。続いて、ＴＦＴ２１及び周辺デバイス部４０の配線部６０ｄ、６０ｓ、６１ｓをそれぞれ覆うように、パッシベーション膜６２及び平坦化膜としての樹脂膜６３を形成する。
　配線部６０ｓ、６１ｓ上には、樹脂膜６３が形成されていない部分を設け、当該部分から樹脂膜６３上に亘ってＩＴＯ等の導電性膜６４を形成する。このようにして、素子基板１１が完成する。
　－実施形態１の効果－
　実施形態１によれば、周辺デバイス部４０をガラス基板２２上に直接貼り合わせるため、平坦なガラス基板２２と周辺デバイス部４０との間に他の膜等が介在しない。したがって、ガラス基板２２と周辺デバイス部４０とが良好に接合する。また、ガラス基板２２上に犠牲膜等を形成しないため、装置の製造効率が良好となる。さらに、薄膜デバイス部２０を形成する前に、周辺デバイス部４０をガラス基板２２上に貼り合わせるため、周辺デバイス部４０貼り合わせ前のガラス基板２２上には犠牲膜等の残渣等が無く、熱処理等による反りが生じていない。このため、平坦性のより高いガラス基板２２表面に周辺デバイス部４０を貼り付けることができる。したがって、ガラス基板２２と周辺デバイス部４０とがより良好に接合する。
　また、ガラス基板２２上に周辺デバイス部４０形成用のアライメントマーク４１を設けてから周辺デバイス部４０を貼り合わせるため、周辺デバイス部４０を精度良く効率的にガラス基板２２上に貼り付けることができる。
　さらに、薄膜デバイス部２０は、非晶質シリコン半導体層又は多結晶シリコン半導体層を有するＴＦＴ２１を備えているため、ＴＦＴ２１の応答速度が速くなる等、薄膜デバイス部２０の品質が良好となる。
　また、周辺デバイス部４０は、単結晶シリコンからなる半導体層５２を備えているため、半導体層５２のキャリアの移動度が高くなる等、その品質が良好となる。
　（実施形態２）
　次に、本発明の実施形態２について説明する。実施形態２は、薄膜デバイス部と周辺デバイス部との間の段差部に平坦化膜が設けられている点を一つの特徴としている。
　図１１～図１７は、この順で、半導体装置である素子基板１１１の製造方法を説明する断面図である。
　－素子基板１１１の製造方法－
　まず、図１１に示すように、ガラス基板１２２を準備し、その表面に周辺デバイス部形成時の位置決めのためのアライメントマーク１４１を形成する。
　また、別工程において、ガラス基板１２２に貼り合わせるための周辺デバイス部１４０を作製しておく。周辺デバイス部１４０は、上記実施形態１で示した周辺デバイス部４０と同様に製造し、同様に構成される。このため、図１２～１７において、周辺デバイス部１４０の構成要素ごとの符号は省略している。
　周辺デバイス部１４０を実施形態１と同様に形成し、ガラス基板２２に、そのアライメントマーク１４１に従って貼り合わせた後、４００～６００℃程度の温度において熱処理を行い、Ｐウェル領域を含む半導体基板の一部を剥離層に沿って分離する。
　このようにして、図１２に示すように、ガラス基板１２２上に、薄膜デバイス部１２０を形成する前に、周辺デバイス部１４０を形成しておく。
　次に、図１３に示すように、ガラス基板１２２上の表示領域及び周辺領域の周辺デバイス部１４０上に、ベースコート層１２４，１２５を形成する。さらに、ベースコート層１２５上に半導体層１２３を形成する。半導体層１２３は、チャネル領域１２３ｃ、チャネル領域の両側に形成されたＬＤＤ領域１２３ｓ’、１２３ｄ’、チャネル領域１２３ｃ及びＬＤＤ領域１２３ｓ’、１２３ｄ’を両側から挟み込むように形成されたソース領域１２３ｓ及びドレイン領域１２３ｄを備えている。続いて、ベースコート層１２５及び半導体層上にゲート絶縁膜１２６を形成し、さらにゲート絶縁膜１２６の表示領域にゲート電極１２７をフォトリソグラフィによりパターン形成する。
　次に、図１４に示すように、ゲート絶縁膜１２６及びゲート電極１２７を保護膜１２８で覆う。続いて、表示領域と周辺デバイス部１４０との境界部及び周辺デバイス部１４０上のベースコート層１２４、１２５、ゲート絶縁膜１２６及び保護膜１２８をエッチングにより除去する。また、周辺デバイス部１４０の半導体層もエッチングすることにより、ＬＯＣＯＳ酸化膜及び活性領域の表面を露出させる。次に、表示領域の保護膜１２８上から周辺デバイス部１４０上に亘り、絶縁膜としてのＴＥＯＳ膜１５５、ＳｉＮ膜１５６及びＴＥＯＳ膜１５７を形成する。
　続いて、図１５に示すように、薄膜デバイス部１２０、薄膜デバイス部１２０と周辺デバイス部１４０との間の段差部１６０、及び、周辺デバイス部１４０に亘り、樹脂材料を用いて平坦化膜１６１を形成する。
　次に、図１６に示すように、平坦化膜１６１を、段差部１６０に対応する領域のみ残し、それ以外はエッチングすることにより除去する。これにより、薄膜デバイス部１２０と周辺デバイス部１４０との間の段差部１６０が平坦化膜１６１で埋められることにより平坦化される。
　続いて、図１７に示すように、薄膜デバイス部１２０、平坦化膜１６１及び周辺デバイス部１４０に亘り絶縁膜１６２を形成する。次に、コンタクトホール１５８ｓ、１５８ｄ、１５９ｓを形成する。コンタクトホール１５８ｓ、１５８ｄは、ＴＥＯＳ膜１５７、ＳｉＮ膜１５６、ＴＥＯＳ膜１５５、保護膜１２８、ゲート絶縁膜１２６を貫通してそれぞれ半導体層１２３のソース領域１２３ｓ及びドレイン領域１２３ｄに達するように形成する。また、コンタクトホール１５９ｓは、ＴＥＯＳ膜、ＳｉＮ膜、ＴＥＯＳ膜、ＬＯＣＯＳ酸化膜、層間絶縁膜及び絶縁膜を貫通して周辺デバイス部１４０のソース電極に達するように形成する。次に、コンタクトホール１５８ｓ、１５８ｄ、１５９ｓ内、及び、絶縁膜１６２上に、それぞれ導電性材料を設けた後、所定のエッチング処理を行う。これにより、薄膜デバイス部１２０と周辺デバイス部１４０とを電気的に接続するための金属配線１６３が形成される。さらに、各種工程を施して、基板上にマトリクス状に設けられた複数のＴＦＴを備えた素子基板１１１を作製する。
　－実施形態２の効果－
　実施形態２によれば、素子基板１１１が実施形態１と同様の効果を有する。さらに、段差部１６０上に平坦化膜１６１が形成されていることから、薄膜デバイス部１２０から周辺デバイス部１４０に亘る配線や層等が損傷することを良好に抑制することができる。
　また、本実施形態２では、平坦化膜１６１上に薄膜デバイス部１２０と周辺デバイス部１４０とを電気的に接続するための金属配線１６３が形成されている。このため、金属配線１６３が段差部１６０の影響を受けない。このため、金属配線１６３の屈曲等による断線等の発生を良好に抑制することができる。
　さらに、平坦化膜１６１を樹脂材料によって形成するため、段差部１６０の形状に柔軟に対応した平坦化膜１６１を形成することができ、段差部１６０の平坦性がより良好となる。
　尚、実施形態１及び２では、基板としてガラス基板２２、１２２を用いているが、絶縁性表面を備えていればこれに限られず、例えば、プラスチック基板又は石英基板等を用いても良い。
　また、実施形態１，２で示した周辺デバイス部４０、１４０としては、薄膜デバイス部２０、１２０の周辺に設けられ、半導体素子を有するものであればどのようなものでもよく、例えば、ドライバ、あるいは、さらに高い性能が要求されるメモリ、マイクロプロセッサ、イメージプロセッサ、タイミングコントローラ等のシステム集積化に必要な高性能デバイス等で構成することができる。
　さらに、実施形態２では、平坦化膜１６１を樹脂材料を用いて形成したが、これに限られず、例えばＳＯＧ(Spin-on Glass)材料等を用いて形成してもよい。ここで、ＳＯＧ材料とは、絶縁膜や平坦化材料として一部プロセスに用いられているものである。ＳＯＧ材料は、ケイ酸化合物を有機溶剤に溶解した溶液であり、これを用いることでケイ酸ガラス（SiO2）を主成分とした膜を形成することができる。
　以上説明したように、本発明は、半導体装置の製造方法及び半導体装置について有用である。

Claims (14)

  1. 　薄膜デバイス部と、該薄膜デバイス部の周辺に設けられ、半導体素子を有する周辺デバイス部と、を備えた半導体装置の製造方法であって、
    　基板を準備する第１ステップと、
    　上記基板上に直接周辺デバイス部を貼り合わせる第２ステップと、
    　上記周辺デバイス部を貼り合わせた基板上に薄膜デバイス部を形成する第３ステップと、
    を備えた半導体装置の製造方法。
  2. 　請求項１に記載された半導体装置の製造方法において、
    　上記基板上に設けた薄膜デバイス部と周辺デバイス部との間には段差部が形成されており、
    　上記第３ステップの後に、上記段差部に平坦化膜を形成する第４ステップをさらに備えた半導体装置の製造方法。
  3. 　請求項２に記載された半導体装置の製造方法において、
    　上記平坦化膜を樹脂又はＳＯＧによって形成する半導体装置の製造方法。
  4. 　請求項２に記載された半導体装置の製造方法において、
    　上記平坦化膜上に、薄膜デバイス部と周辺デバイス部とを電気的に接続するための金属配線を形成する第５ステップをさらに備えた半導体装置の製造方法。
  5. 　請求項１に記載された半導体装置の製造方法において、
    　上記基板上に周辺デバイス部形成用アライメントマークを設けてから上記周辺デバイス部を貼り合わせる半導体装置の製造方法。
  6. 　請求項１に記載された半導体装置の製造方法において、
    　上記基板上に薄膜デバイス部形成用アライメントマークを設けてから上記薄膜デバイス部を形成する半導体装置の製造方法。
  7. 　請求項１に記載された半導体装置の製造方法において、
    　上記薄膜デバイス部は、非晶質シリコン半導体層又は多結晶シリコン半導体層を有する薄膜トランジスタを備えている半導体装置の製造方法。
  8. 　請求項１に記載された半導体装置の製造方法において、
    　上記周辺デバイス部は、単結晶シリコン半導体層を備えている半導体装置の製造方法。
  9. 　請求項１に記載された半導体装置の製造方法において、
    　上記周辺デバイス部の半導体素子は半導体層を備え、
    　上記半導体層を、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、該半導体基板の一部を該剥離層に沿って分離除去することにより形成する半導体装置の製造方法。
  10. 　請求項１に記載された半導体装置の製造方法において、
    　上記基板は、液晶表示装置における複数の薄膜トランジスタが形成された素子基板を構成している半導体装置の製造方法。
  11. 　絶縁表面を有する基板と、該基板上に設けられた薄膜デバイス部と、該基板上であって該薄膜デバイス部の周辺に設けられ、半導体素子を有する周辺デバイス部と、を備えた半導体装置であって、
     　上記周辺デバイス部は、上記基板の絶縁性表面上に直接設けられている半導体装置。
  12. 　請求項１１に記載された半導体装置において、
    　上記薄膜デバイス部と上記周辺デバイス部との間に形成された段差部と、
    　上記段差部に形成された平坦化膜と、
    　上記平坦化膜上に形成され、上記薄膜デバイス部と上記周辺デバイス部とを電気的に接続する金属配線と、
    をさらに備えた半導体装置。
  13. 　請求項１２に記載された半導体装置において、
    　上記平坦化膜は、樹脂又はＳＯＧによって形成されている半導体装置。
  14. 　請求項１１に記載された半導体装置において、
    　上記絶縁表面を有する基板は、ガラス、プラスチック又は石英で構成されている半導体装置。
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