JP2005228762A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】接合により形成された単結晶半導体層を有する半導体装置において、単結晶半導体層の接合によって生じる表面段差を低減する。
【解決手段】半導体装置６００は、絶縁性表面を有する基板１００と、基板１００の絶縁性表面に接合された単結晶半導体層１９０とを備えており、基板１００の絶縁性表面と単結晶半導体層１９０との間に位置する第１の絶縁層２１０と、基板１００の絶縁性表面のうち、第１の絶縁層２１０が存在しない領域１００ｐに堆積された第２の絶縁層２３０とをさらに有している。
【選択図】図２

Description

本発明は、半導体装置およびそれらの製造方法に関する。
アクティブマトリクス駆動の表示装置では、多数の薄膜トランジスタ（ＴＦＴ）がマトリクス状に配列されたアクティブマトリクス基板が使用される。このようなＴＦＴは、薄膜堆積やフォトリソグラフィなどの半導体集積回路製造技術と同様の製造技術により、ガラスなどの絶縁基板上に集積される。より具体的には、ＣＶＤ法などにより、シリコン薄膜を基板上に堆積した後、このシリコン薄膜をアイランド状にパターニングし、個々のＴＦＴの活性領域として用いる。
このようにして形成されるＴＦＴは、使用するシリコン薄膜の結晶性に応じて、非晶質シリコンＴＦＴおよび多結晶シリコンＴＦＴに大別される。一般に、多結晶シリコン膜の電界効果移動度は非晶質シリコン膜の電界効果移動度よりも高いため、多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴよりも高速に動作することが可能である。
このように高速動作可能な多結晶シリコンＴＦＴによれば、表示領域におけるスイッチング素子だけではなく、表示領域周辺の駆動回路をもＴＦＴによって構成することが可能になる。しかし、ソースドライバ(データドライバ)などの周辺駆動回路を多結晶シリコンＴＦＴによって形成した場合、トランジスタのしきい値をはじめとする種々のＴＦＴ特性にバラツキが生じ、そのことが実用上の問題となっている。
近年、周辺駆動回路だけではなく、イメージプロセッサやタイミングコントローラ等のより高度な機能回路を表示部と同一の基板上に集積する、いわゆるシステムオングラス（Ｓｙｓｔｅｍ Ｏｎ Ｇｌａｓｓ）の実現が期待され、研究・開発が盛んに行われている。
しかしながら、ソースドライバを集積化した場合においてさえ、上述したようなＴＦＴ特性の問題が生じていることからも理解できるように、それ以上のＴＦＴ特性を要求されるコントローラ、ＤＡコンバータ等を高歪点無アルカリガラス基板上にモノリシックに形成することは極めて困難である。
また、そのように高度な機能回路用ＴＦＴを形成するためには、ＴＦＴの性能をさらに向上させる必要があるが、多結晶シリコンＴＦＴの高性能化には限界がある。多結晶シリコン膜には、結晶性の不完全性に起因するギャップ内の局在準位や結晶粒界付近の欠陥が存在しており、これらによって、移動度の低下やＳ係数（サブスレショルド係数）の増大が引き起こされることから、十分なトランジスタ性能を確保できないためである。
ＴＦＴ特性のバラツキを抑えつつ、ＴＦＴをさらに高性能化するため、単結晶シリコン膜を活性層（チャネル領域）として用いることが提案されている。このようなＴＦＴは、「単結晶シリコンＴＦＴ」と称されている。
特許文献１は、予め形成した単結晶シリコンＴＦＴをガラス基板上に接着剤で貼付けることにより、アクティブマトリクス型液晶表示装置の表示パネルを製造する技術を開示している。
しかしながら、特許文献１の技術では、高性能なデバイスである単結晶シリコンＴＦＴを、ガラス基板上に接着剤で貼り合わせるため、歩留まり及び生産性に劣るという問題がある。また、単結晶シリコンＴＦＴが貼り付けられた後の基板は、接着剤による接合部分を有しているため、耐熱性が低く、ガスを放出しやすいという問題がある。従って、単結晶シリコンＴＦＴが貼付された後の基板に、高品質の無機絶縁膜や他のＴＦＴをさらに形成することはほとんど不可能である。
また、上記の単結晶シリコンＴＦＴを用いてアクティブマトリクス基板を製造する場合、単結晶シリコンＴＦＴアレイを含むデバイスを他の基板に貼り付ける必要があるので、サイズおよびコストの点で限界がある。
さらに、特許文献１では、予め作製した単結晶シリコンＴＦＴをガラス基板上に転写することが開示されているだけであり、単に転写された単結晶シリコンＴＦＴを用いても、近年要求される性能や機能を実現できる半導体装置を得ることはできない。
一方、接着剤を用いることなく、単結晶シリコンＴＦＴを絶縁基板上に形成できる技術が非特許文献１および非特許文献２などに記載されている。これらの非特許文献は、ｓｍａｒｔ−Ｃｕｔ（ＳＯＩＴＥＣ社の登録商標）法と呼ばれる、水素腑化を利用した単結晶シリコン層の接合（転写）方法を記載している。例えば、非特許文献１は、この接合方法を用いて単結晶シリコン層を含むアクティブマトリクス回路を有する液晶表示装置を製造する方法を開示している。非特許文献１では、単結晶シリコンウエハの所定の深さに水素イオンを打ち込んだ後、その単結晶シリコンウエハを別のウエハに接合する。接合後、熱処理を行うことにより、単結晶シリコン層を含むアクティブマトリクス回路を形成している。
液晶表示装置などに用いられるアクティブマトリクス基板を形成する場合、単結晶シリコンＴＦＴの他に、多結晶シリコンＴＦＴも同一基板上に形成できることが望ましい。出願人は未公開の特許出願（特願２００２−２８００７８号および特願２００３−６７１０９号）で、上記接合方法を用いて基板上に単結晶シリコンＴＦＴを形成し、その基板上にさらに非単結晶シリコンＴＦＴ（例えば多結晶シリコンＴＦＴ）を形成する方法を提案している。図６を参照しながら、上記特許出願で提案されている方法を説明する。
まず、図６（ａ）に示すように、絶縁性表面３１を有する基板３０を用意する。また、図６（ｂ）に示すように、表面に酸化シリコン層５１を有する単結晶シリコン基板５０に、所定の濃度の水素イオンを注入することにより、単結晶シリコン基板５０の所定の深さに水素イオン注入層５５を形成する。このとき、水素イオン注入層５５と酸化シリコン層５１との間にある単結晶シリコン層を「上部単結晶シリコン層」と呼ぶことにする。なお、水素イオン注入後、上部単結晶シリコン層に、予めゲート電極やソース・ドレインの不純物ドーピング、あるいはベース、コレクタ、エミッタ等の不純物ドーピングを行うことにより薄膜トランジスタを形成し、その表面を平坦化し、親水性を付与してもよい。次に、水素イオン注入層５５が形成された単結晶シリコン基板５０と基板３０とを、単結晶シリコン基板５０の酸化シリコン層３１と基板３０の絶縁性表面３１とが接するように貼り合わせる。この後、これらの基板３０、５０を、水素イオン注入層５５のシリコンから水素イオンが離脱する温度まで加熱する。これにより、単結晶シリコン基板５０の表面（酸化シリコン層５１）と絶縁性表面３１との接合強度を高めるとともに、水素イオン注入層５５でマイクロバブルが生じ、ここを境に単結晶シリコン基板５０から、酸化シリコン層５１および上部単結晶シリコン層を劈開剥離できる。このようにして、図６（ｃ）に示すように、接着剤を使用することなく、単結晶シリコン層５２やＭＯＳ型の単結晶シリコンＴＦＴが形成された基板６０が得られる。
基板６０は、単結晶シリコン基板３０のうち、水素イオン注入層５５よりも上にある表面領域（上部単結晶シリコン層および酸化シリコン層５１）が基板３０に接合された構造を有している。従って、図６（ｃ）に示すように、基板６０の表面のうち上記表面領域が接合された部分（接合部分）と、他の部分との間で、大きな段差（レベル差）が存在してしまう。この段差は、酸化シリコン層５１の厚さ（通常１００ｎｍ〜５００ｎｍ程度）よりも大きい。
このような基板６０に、非単結晶シリコンを含むデバイスをさらに形成する工程を以下に例示する。
まず、図６（ｄ）に示すように、基板６０の表面に絶縁膜（ＳｉＯ2膜など）５６および非晶質シリコン膜５７をこの順に形成する。この後、図６（ｅ）に示すように、非晶質シリコン膜５７を結晶化させて、多結晶シリコン膜５７ｐを形成する。続いて、図６（ｆ）に示すように、多結晶シリコン膜５７ｐに対してパターニングを行い、多結晶シリコン層５７’を形成した後、多結晶シリコン層５７’を覆うゲート絶縁膜（ＳｉＯ2）５８を形成する。次いで、ゲート絶縁膜５８の上に導電膜（図示せず）を形成し、この導電膜をエッチングすることにより、ゲート電極５９を形成する。
この後、図６（ｇ）に示すように、基板６０の表面に保護膜および層間絶縁膜６２を形成した後、図６（ｈ）に示すように、金属配線６１を層間絶縁膜６２の上に形成する。金属配線６１は、層間絶縁膜６２などに設けられたコンタクトホールを介して、多結晶シリコン層５７’および単結晶シリコン層５２とそれぞれ接続されている。これにより、同一基板上に、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを形成できる。
上述した方法では、基板６０の表面における、基板３０との接合部分と他の部分との間に存在する段差に起因して、例えば次のような問題が生じる。
ゲート電極５９は、一般的に、ゲート絶縁膜５８の上に形成された導電膜（図示せず）に対してドライエッチングを行うことによって形成される（図６（ｆ））。このとき、基板６０の表面には大きな段差７０が存在しているため、この段差７０の側面に導電膜がエッチングされずに残ってしまう可能性がある。また、段差７０を横切るように配線を形成すると、断線が生じるおそれが高くなる。
このように、転写などによって単結晶シリコンデバイスが形成された基板に、非単結晶シリコンデバイスをさらに形成しようとすると、微細配線の断線が生じたり、基板の段差部分にドライエッチングで除去されない導体が残ってしまうおそれがあり、信頼性の高い装置が得られない。
特表平７−５０３５５７号公報 J.P.Salerno, "Single Crystal Silicon AMLCDs," Conference Record of the 1994 International Display Research Conference(IDRC) p.39-44(1994) Q.-Y.Tong ＆ U.Gesele, "SEMICONDUCTOR WAFER BONDING" SCIENCE AND TECHNOLOGY, John Wiley ＆ Sons, New York（1999）
本発明の目的は、接合により形成された単結晶半導体層を有する基板において、単結晶半導体層の接合によって生じる表面段差を低減することである。
本発明の半導体装置は、絶縁性表面を有する基板と、前記基板の絶縁性表面に接合された単結晶半導体層とを備えた半導体装置であって、前記基板の絶縁性表面と前記単結晶半導体層との間に位置する第１の絶縁層と、前記基板の絶縁性表面のうち、前記第１の絶縁層が存在しない領域に堆積された第２の絶縁層とを有している。
ある好ましい実施形態において、前記第２の絶縁層の端部の位置は前記第１の絶縁層の端部の位置に整合している。
前記第１の絶縁層の厚さと前記第２の絶縁層の厚さとが略等しいことが好ましい。
ある好ましい実施形態において、前記第２の絶縁層の上に形成された非単結晶半導体層をさらに有する。
本発明の半導体デバイスを備えた装置は、絶縁性表面を有する基板と、前記基板の絶縁性表面のうち選択された領域の上に接合された単結晶半導体層と、前記基板の絶縁性表面と前記単結晶半導体層との間に位置する第１の絶縁層と、前記絶縁性表面のうち、前記第１の絶縁層が存在しない領域に堆積された第２の絶縁層と、前記第１の絶縁層の上に形成され、前記単結晶半導体層の少なくとも一部を含む単結晶半導体デバイスと、前記第２の絶縁層の上に形成された非単結晶半導体デバイスとを備える。
ある好ましい実施形態において、前記第２の絶縁層の端部の位置は前記第１の絶縁層の端部の位置に整合している。
前記第１の絶縁層の厚さと前記第２の絶縁層の厚さとが略等しいことが好ましい。
ある好ましい実施形態において、前記非単結晶半導体デバイスは、前記第２の絶縁層の上に形成された非単結晶半導体層の少なくとも一部を含む。
ある好ましい実施形態において、前記単結晶半導体デバイスは、前記単結晶半導体層の少なくとも一部をチャネル領域として含む薄膜トランジスタであり、前記非単結晶半導体デバイスは、前記非単結晶半導体層の少なくとも一部をチャネル領域として含む薄膜トランジスタである。
ある好ましい実施形態において、前記第２の絶縁層と前記非単結晶半導体層との間で、かつ前記単結晶半導体層と前記非単結晶半導体層との間に、第３の絶縁層をさらに有し、
前記単結晶半導体デバイスは、前記第３の絶縁層上に設けられたゲート電極をさらに有し、前記非単結晶半導体デバイスは、前記非単結晶半導体層を覆うゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とをさらに有し、前記第３の絶縁層は、前記非単結晶半導体デバイスの前記ゲート絶縁膜よりも薄い。
前記単結晶半導体デバイスのゲート電極と、前記非単結晶半導体デバイスのチャネル領域とは、同一の多結晶半導体膜から形成されていてもよい。
本発明の半導体装置の製造方法は、（ａ）表面に形成された第１の絶縁層と、前記表面から所定の深さに形成され、水素イオンまたは希ガスイオンを含むイオン注入層と、前記第１の絶縁層および前記イオン注入層の間に位置する単結晶半導体層とを有する単結晶半導体基板を用意する工程と、（ｂ）絶縁性表面を有する支持基板を用意する工程と、（ｃ）前記第１の絶縁層が前記支持基板の絶縁性表面に接するように、前記支持基板の絶縁性表面の選択された領域に前記単結晶半導体基板を接合する工程と、（ｄ）前記単結晶半導体基板を覆うように第２絶縁層を前記支持基板上に堆積する工程と、（ｅ）前記第１の絶縁層および前記単結晶半導体層を前記支持基板上に残したまま、前記単結晶半導体基板を覆う第２の絶縁層および前記単結晶半導体基板を前記支持基板から取り除く工程とを包含する。
前記工程（ｄ）において、前記第２の絶縁層は、その厚さが前記第１の絶縁層の厚さと略等しいか、または、前記第１の絶縁層の厚さよりも大きくなるように堆積されることが好ましい。
ある好ましい実施形態において、前記工程（ｄ）は３５０℃以下の温度で実行される。
ある好ましい実施形態において、前記工程（ｅ）は、前記単結晶半導体基板を加熱することにより、前記単結晶半導体基板の温度を４００℃以上６５０℃以下の範囲に上昇させ、それによって前記単結晶半導体層を前記単結晶半導体基板から分離する工程を含む。
前記工程（ｅ）の後に、前記第２の絶縁層および前記単結晶半導体層の一部をエッチングすることにより、前記第２の絶縁層および前記単結晶半導体層を薄くし、前記第２の絶縁層の厚さを前記第１の絶縁層の厚さと略等しくする工程（ｍ）をさらに含んでもよい。
前記工程（ｄ）の後、前記工程（ｅ）の前に、非晶質半導体膜を前記第２の絶縁層の上に形成する工程（ｄ２）をさらに包含してもよい。
前記工程（ｅ）は、前記単結晶半導体基板から前記単結晶半導体層を分離するとともに、前記非晶質半導体膜に含まれる水素を除去するように行なわれることが好ましい。
本発明の半導体デバイスを備えた装置の製造方法は、（ａ）表面に形成された第１の絶縁層と、前記表面から所定の深さに形成された、水素イオンまたは希ガスイオンを含むイオン注入層と、前記第１の絶縁層および前記イオン注入層の間に位置する単結晶半導体層とを有する単結晶半導体基板を用意する工程と、（ｂ）絶縁性表面を有する支持基板を用意する工程と、（ｃ）前記第１の絶縁層が前記支持基板の絶縁性表面に接するように、前記支持基板の絶縁性表面の選択された領域に前記単結晶半導体基板を接合する工程と、（ｄ）前記単結晶半導体基板を覆うように第２絶縁層を前記支持基板上に堆積する工程と、（ｅ）前記第１の絶縁層および前記単結晶半導体層を前記支持基板上に残したまま、前記単結晶半導体基板を覆う第２の絶縁層および前記単結晶半導体基板を前記支持基板から取り除く工程であって、これにより、前記支持基板の絶縁性表面の一部の上に、前記第１の絶縁層および前記単結晶半導体層を有し、かつ、前記支持基板の絶縁性表面のうち前記第１の絶縁層が存在しない領域に前記第２の絶縁層を有する半導体装置が形成される、工程と、（ｆ）前記半導体装置の前記第１の絶縁層の上に、前記単結晶半導体層の少なくとも一部を含む単結晶半導体デバイスを形成し、前記半導体装置の前記第２の絶縁層の上に、非単結晶半導体デバイスを形成する工程とを包含する。
ある好ましい実施形態において、前記工程（ｄ）の後、前記工程（ｅ）の前に、非晶質半導体膜を前記第２の絶縁層の上に形成する工程（ｄ２）をさらに包含する。
ある好ましい実施形態において、前記工程（ｅ）の後、前記工程（ｆ）の前に、（ｈ）前記単結晶半導体層および前記第２の絶縁層の上に、第３の絶縁層を形成する工程と、（ｉ）前記第３の絶縁層の上に、非晶質半導体膜を形成する工程とをさらに包含する
前記工程（ｆ）は、（ｆ２）前記非晶質半導体膜を結晶化して多結晶半導体膜を形成する工程と、（ｆ３）前記多結晶半導体膜をパターニングする工程とをさらに包含することができる。
前記工程（ｆ）で形成される前記単結晶半導体デバイスおよび前記非単結晶半導体デバイスは、いずれも薄膜トランジスタであってもよい。
前記工程（ａ）で用意する前記単結晶半導体基板には、前記イオン注入層および前記第１の絶縁層の間に、前記単結晶半導体層の少なくとも一部をチャネル領域として含む複数の、トランジスタ構造の少なくとも一部が形成されていてもよい。
前記工程（ｆ）は、（ｆ２）前記非晶質半導体膜を結晶化して多結晶半導体膜を形成する工程と、（ｆ３）前記多結晶半導体膜をパターニングする工程とを含み、前記非単結晶半導体デバイスは、前記多結晶半導体膜の少なくとも一部をチャネル領域として含む薄膜トランジスタであり、前記単結晶半導体デバイスは、前記多結晶半導体膜の少なくとも一部をゲート電極として含む薄膜トランジスタであってもよい。
ある好ましい実施形態において、前記工程（ｆ）で形成される前記単結晶半導体デバイスおよび前記非単結晶半導体デバイスは、いずれも薄膜トランジスタであり、前記工程（ｆ）は、（ｆ２’）前記第３の絶縁層上に前記単結晶半導体デバイスのゲート電極を設ける工程と、（ｆ２）前記非晶質半導体膜を結晶化して多結晶半導体膜を形成する工程と、（ｆ３）前記多結晶半導体膜をパターニングする工程と、（ｆ４）前記パターニングされた多結晶半導体膜を覆うゲート絶縁膜を形成する工程と、（ｆ５）前記ゲート絶縁膜上に前記非単結晶半導体デバイスのゲート電極を設ける工程とを含み、前記工程（ｈ）で形成される前記第３の絶縁層の厚さは、前記工程（ｆ４）で形成されるゲート絶縁膜の厚さよりも小さい。
本発明によれば、単結晶半導体層の接合によって生じる基板表面の段差を従来よりも減少させることができる。また、本発明によれば、単結晶半導体デバイスと非単結晶半導体デバイスとを同一基板上に有する信頼性の高い装置を提供できる。単結晶半導体デバイスと非単結晶半導体デバイスとを同一基板上に形成することにより、より高性能なシステムの集積化が可能になる。
本発明では、絶縁性表面を有する支持基板（例えばガラス基板）上に単結晶半導体基板を接合した後、この単結晶半導体基板のバルク部分を支持基板から取り除く前に、絶縁膜を支持基板上に堆積する。そして、単結晶半導体基板のバルク部分を支持基板から取り除くとき、この絶縁膜の不要部分をリフトオフによって除去する。このようなリフトオフを行うことにより、単結晶半導体基板がどのような形状をしていても、この形状に整合した形状の不要部分が絶縁膜から除去されることになる。その結果、支持基板上に残された絶縁膜は、支持基板上に接合された単結晶半導体層に対して自己整合する。
以下、図１（ａ）〜（ｆ）を参照しながら、本発明をさらに詳しく説明する。
まず、図１（ａ）に示すように、表面から所定の深さに水素イオンおよび／または希ガスイオンが注入されたイオン注入層６を有する単結晶半導体基板を用意する。この単結晶半導体基板の表面には第１の絶縁層２が形成されている。単結晶半導体基板のうち、第１の絶縁層２とイオン注入層６との間に位置する部分は単結晶半導体層４であり、イオン注入層６と単結晶半導体基板の裏面との間に位置する部分はバルク領域１０である。
次に、図１（ｂ）に示すように、絶縁性表面１２を有する支持基板１を用意した後、図１（ｃ）に示すように、支持基板１に単結晶半導体基板を接合する。このとき、単結晶半導体基板の第１の絶縁層２が絶縁性表面１２の選択された領域に接触するように接合を行なう。
続いて、図１（ｄ）に示すように、単結晶半導体基板が接合された基板１の露出表面に、第２の絶縁層３を形成する。第２の絶縁層３の形成は、単結晶半導体基板のイオン注入層６から水素イオンが脱離する温度よりも低い温度で行うことが好ましい。
この後、基板１を所定の温度で熱処理すると、図１（ｅ）に示すように、単結晶半導体基板がイオン注入層６に沿って分離する。熱処理の温度は、典型的には４００℃以上、好ましくは５００℃以上である。また、熱処理の温度は、基板１の耐熱性を考慮すると、例えば６５０℃以下、好ましくは６００℃以下である。この工程によって、単結晶半導体基板のバルク領域１０が支持基板１から分離するとともに、第２の絶縁層３のうちバルク領域６の上面および側面を覆っていた部分もリフトオフされる。その結果、基板１の表面のうち第１の絶縁層２が形成されていない領域のみに、第２の絶縁層３を形成できる。この後、必要により、単結晶半導体層４の端部付近の第２の絶縁層３の表面をエッチングして、第２の絶縁層３の表面を平坦化する（図１（ｆ））。
このようにして、単結晶半導体層４が支持基板１上に接合された基板２０が得られる。基板２０は、基板表面のうち第１の絶縁層２が形成されていない領域に自己整合的に形成された第２の絶縁層３を有しているため、単結晶半導体層４の接合によって生じた段差が低減されている。
本明細書において、絶縁性表面を有する基板と、その絶縁性表面に形成された単結晶半導体層とを備えた構造体を「半導体装置」と称する場合がある。従って、「半導体装置」は、図１（ｆ）に示すような単結晶半導体層４を有する基板２０なども含む。また、半導体装置における「絶縁性表面を有する基板」には、典型的には、ガラス基板などの絶縁基板が含まれるが、「基板」は板状である必要はない。
段差を小さくするためには、第１の絶縁層２の厚さと第２の絶縁層３の厚さとを略等しいことが好ましいが、両者の厚さが異なっていても、段差縮小の効果は得られる。また、単結晶半導体基板を支持基板１から除去する前の時点において、第２の絶縁層３が第１の絶縁層２よりも格段に厚い場合でも、支持基板１上に残された第２の絶縁層３をエッチングすれば、最終的な第１の絶縁層２の厚さを調整できる。望ましくは、第２の絶縁層３の最終的な厚さは、第２の絶縁層３の厚さと第１の絶縁層２の厚さとの差の絶対値（すなわち段差）が約１００ｎｍ以下、より望ましくは約５０ｎｍ以下となるように設定される。
図１（ｆ）に示す基板２０を用いてＴＦＴを形成する場合、支持基板１に接合された単結晶半導体層２を用いて単結晶ＴＦＴを形成することができる。また、第２の絶縁層３の上に非単結晶半導体層を形成すれば、同一の基板１上に単結晶ＴＦＴと非単結晶ＴＦＴを集積することができる。このように、同一基板上に形成した単結晶層および非単結晶層を用いて回路を形成する場合でも、本発明によれば、基板表面における段差が緩和または解消されているため、配線の断線・ショートを抑制することができ、信頼性の高い半導体装置を提供できる。
基板２０は、種々の構成を有する半導体デバイスを備えた装置に適用できる。本明細書における「半導体デバイスを備えた装置」は、アクティブマトリクス基板、液晶表示装置、有機ＥＬ表示装置、ＬＳＩ等の装置を広く含むものとする。そのような半導体デバイスを備えた装置は、例えば、第１の絶縁層２の上に形成された単結晶シリコンＴＦＴと、第２の絶縁層３の上に形成された多結晶シリコンＴＦＴとを備えたアクティブマトリクス基板である。単結晶シリコンＴＦＴは、単結晶半導体層（単結晶シリコン層）４の少なくとも一部をチャネル領域とすることができる。また、多結晶シリコンＴＦＴは、第２の絶縁層３の上に多結晶シリコン層を形成し、これをチャネル領域として用いることができる。さらに、単結晶シリコンＴＦＴのゲート電極と、非単結晶シリコンＴＦＴのチャネル領域とは、同一の多結晶半導体膜から形成されていてもよい。
（実施形態１）
以下、図２（ａ）〜（ｈ）を参照しながら、本発明の実施形態を説明する。
まず、図２（ａ）に示すように、支持基板１００および単結晶シリコン基板２００を用意する。図２（ａ）には、１つの単結晶シリコン基板２００が図示されているが、１つの支持基板１００に接合される単結晶シリコン基板２００の数は、１個に限られず、２個以上であってもよい。
本実施形態の支持基板１００は、表面にＳｉＯ2膜（厚さ：約１００ｎｍ）１１０が堆積されたガラス基板（コーニング社製：ｃｏｄｅ１７３７）である。このＳｉＯ2膜１１０は、例えばＴＥＯＳ（ｔｅｔｒａｅｔｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）および酸素ガスを用いたプラズマＣＶＤによって堆積される。ＳｉＯ2膜１１０は、基板の材料によっては不要である。例えば、コーニング社製のｃｏｄｅ１７３７で示されるガラス基板を用いる場合、必ずしもその表面に絶縁膜を設ける必要はない。支持基板１００は、絶縁性の表面を有していればよく、支持基板１００の全体が絶縁材料から形成されている必要はない。
次に、本実施形態における単結晶シリコン基板２００の作製方法を説明する。
まず、単結晶シリコンウエハの表面に第１のＳｉＯ2膜（厚さ：例えば５０ｎｍ〜１００ｎｍ）２１０を形成する。第１のＳｉＯ2膜２１０の厚さは約１００ｎｍである。ただし、支持基板１００が絶縁膜１１０を有していない場合は、特性の安定性を確保するため、単結晶シリコン基板２００における第１のＳｉＯ2膜２１０の厚さを相対的に大きく（例えば２００〜３００ｎｍ）することが好ましい。
次いで、単結晶シリコンウエハの所定の深さに、水素イオン注入層２２０を形成する。このとき、水素イオン注入層２２０が形成される深さに応じて、支持基板に接合される単結晶シリコン層の厚さを規定できる。水素イオン注入層２２０の深さは、例えば約５００ｎｍである。水素イオン注入層２２０は、所定のドーズ量（例えば５×１０16／ｃｍ2）で水素イオンを注入することにより形成できる。水素イオンに加えて希ガスイオンを注入してもよい。水素イオンと併せて希ガスイオンを注入すると、劈開分離に必要な水素イオンの注入量を減らすことができる。水素イオン注入量が減ると、水素とアクセプタとが結合して形成される複合欠陥等の発生を抑制できるため、水素注入によるデバイス特性の劣化を避けることができる。なお、水素イオンに比べて質量の大きな希ガスイオンの注入は、水素イオン注入による場合よりも大きな損傷をシリコンウエハに与えるため、デバイス特性に対する要望に応じて、注入ドーズ量を適切に決定するする必要がある。本実施形態では、ドーズ量を１×１０16／ｃｍ2の水素イオンと、ドーズ量を３×１０16／ｃｍ2のＨｅイオンをシリコンウエハに注入した。
この後、上記のようにした作製したシリコンウエハを切断し、所定の形状およびサイズを有する単結晶シリコン基板２００を切り出した。単結晶シリコン基板２００の形状およびサイズは、支持基板１００上に接合する単結晶半導体層の形状およびサイズに応じて決定される。単結晶シリコン基板２００のサイズが相対的に小さい場合、１枚のシリコンウエハから複数の単結晶シリコン基板２００を形成することも可能である。同一の支持基板１００上に多数の単結晶シリコン基板２００を接合する場合、各単結晶シリコン基板が複数のシリコンウエハから切り出されたものであってもよい。
なお、単結晶シリコン基板２００のうち、水素イオン注入層２２０および第１のＳｉＯ2膜２１０の間にある領域は単結晶シリコン層１９０であり、水素イオン注入層２２０よりも深い領域はバルク領域２００ｂである。単結晶シリコン層１９０および第１のＳｉＯ2膜２１０を併せて「表面領域２００ａ」と称することにする。
次に、支持基板１００および単結晶シリコン基板２００の表面を、ＳＣ−１溶液（アンモニア、過酸化水素、純水の混合液）中で超音波（メガソニックを含む）を用いて洗浄した後、超純水を用いてリンスすることにより、これらの基板表面にあるパーティクルを除去する。
次に、図２（ｂ）に示すように、単結晶シリコン基板２００を支持基板１００の所定の領域１００ｓに室温で接合し、接合基板を形成する。このとき、支持基板１００の絶縁膜１１０と、単結晶シリコン基板２００の第１のＳｉＯ2膜２１０とが接するように接合する。
なお、支持基板１００の表面のうち、支持基板１００が接合された領域１００ｓを単結晶半導体デバイス形成領域１００ｓと称し、その領域以外の領域を非単結晶半導体デバイス形成領域１００ｐと称することにする。
次に、図２（ｃ）に示すように、接合基板の露出表面を覆うように、プラズマＣＶＤで第２のＳｉＯ2膜（厚さ：例えば約１００ｎｍ）２３０とａ−Ｓｉ膜（厚さ：例えば約５０ｎｍ）２４０とをこの順で形成する。これらの膜２３０、２４０を形成する際、接合基板の温度を２５０℃以上、水素の離脱温度以下（例えば３５０℃以下）に保ったまま行うことが好ましい。これにより、単結晶シリコン基板２００の劈開分離が生じることなく、支持基板１００と単結晶シリコン基板２００との接合部において、水素結合の一部を強固なＳｉ−Ｏ−Ｓｉ接合に変えることができるので、接合強度を増大させることができる。また、第２のＳｉＯ2膜２３０の厚さは、第１のＳｉＯ2膜２１０の厚さと略等しいことが望ましい。
この後、例えば約４００℃以上、望ましくは５００℃以上６００℃以下の温度で、接合基板の熱処理を行う。この熱処理により、ａ−Ｓｉ膜２４０に含まれている水素が離脱除去されるとともに、水素イオン注入層２２０に沿って単結晶シリコン基板２００が分離する。すなわち、単結晶シリコン基板２００のうちバルク領域２００ｂが接合基板から離脱する。これと同時に、第２のＳｉＯ2膜２３０およびａ−Ｓｉ膜２４０のうち、単結晶シリコン基板２００の露出表面および露出側面に形成された部分もリフトオフされる。その結果、図２（ｄ）に示すように、支持基板１００の表面のうち単結晶半導体デバイス形成領域１００ｓにおいては、単結晶シリコン基板２００の表面領域２００ａ（すなわち、第１のＳｉＯ2膜２１０および単結晶シリコン層１９０）が残り、非単結晶半導体デバイス形成領域１００ｐにおいては、第２のＳｉＯ2膜（厚さ：例えば１００ｎｍ）２３０、およびａ―Ｓｉ膜または多結晶化したシリコン膜（厚さ：例えば５０ｎｍ）２４０が残る。
このようにして、図２（ｅ）に示す基板６００が得られる。本実施形態では、第２のＳｉＯ2膜２３０の厚さと第１のＳｉＯ2膜２１０の厚さとが略等しいのでこれらの絶縁膜２３０、２１０は、基板６００に亘って略平坦な表面を有する絶縁層を構成する。
なお、第２のＳｉＯ2膜２３０の厚さと第１のＳｉＯ2膜２１０の厚さとは異なっていてもよいが、それらの差の絶対値は例えば１００ｎｍ以下、好ましくは５０ｎｍ以下であることが望ましい。これにより、基板表面における領域１００ｓと領域１００ｐとの段差を１００ｎｍ以下、好ましくは５０ｎｍ以下まで低減できる。
上記製造方法によると、単結晶シリコン層１９０が接合された領域１００ｓ以外の領域１００ｐに第２のＳｉＯ2膜２３０を自己整合的に形成できるので、製造工程を複雑にすることなく、基板表面における領域１００ｓと領域１００ｐとのレベル差（段差）を低減できる。そのため、基板６００の上に信頼性の高い単結晶Ｓｉデバイスおよび非単結晶Ｓｉデバイスを共存させることが可能になる。また、本実施形態では、ａ−Ｓｉ膜２４０を用いると、第２のＳｉＯ2膜２３０の上に非単結晶シリコンデバイスを容易に形成できる。この場合、単結晶シリコンデバイス（単結晶ＴＦＴなど）と非単結晶シリコンデバイス（非単結晶ＴＦＴなど）とを同時に形成すると、単結晶シリコン層１９０とａ−Ｓｉ膜２４０とのレベル差が十分小さいので、製造プロセスをより簡便にできるとともに、歩留まりを向上できるので、有利である。例えば、基板６００の上に、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを形成することにより、アクティブマトリクス基板を製造することができる。
次に、基板６００を用いて、アクティブマトリクス基板を製造する方法の一例を説明する。
まず、ａ−Ｓｉ膜２４０を結晶化（例えばレーザー結晶化）させて、ｐ−Ｓｉ膜２４０ｐを形成する。なお、上記熱処理（図２（ｄ））によって、ａ−Ｓｉ膜２４０に含まれていた水素は除去されているので、本結晶化工程において、水素の急激な膨張や離脱に伴うｐ−Ｓｉ膜２４０ｐの破壊などを防止できる。結晶化は、例えば、基板６００の全体を、３００〜４００ｍＪ／ｃｍ2のエネルギー密度のエキシマレーザー（例えばＸｅＣｌレーザー、波長：３０８ｎｍ）等で照射することにより行う。あるいは、基板６００を炉でアニールすることにより、ａ−Ｓｉ膜２４０を結晶化させてもよい。このとき、単結晶シリコン層１９０の厚さが十分大きいことが好ましい。単結晶シリコン層１９０の厚さが十分大きいと、単結晶シリコン層１９０の表面は溶融するが、内部は溶融しない。具体的には、単結晶シリコン層１９０の厚さは、３００nm以上、望ましくは５００nm以上が好ましく、例えば約５００ｎｍである。また、これらの結晶化工程によって、水素イオン注入に伴って生じた、単結晶シリコン層１９０の結晶欠陥等を十分に回復させることができる。
次に、図２（ｅ）に示すように、第２のＳｉＯ2膜２３０のうち、単結晶シリコン層１９０の周囲にある露出部分に対し、ＲＩＥ法（異方性エッチング）で選択エッチングを行う。ここでは、ＣＨＦ3、ＣＦ4およびＡｒの混合ガスを用いたＲＩＥ法により、第２のＳｉＯ2膜２３０の露出部分を、ａ−Ｓｉ膜２４０の厚さ分（ここでは約５０ｎｍ）だけ選択的に除去する。
続いて、ｐ−Ｓｉ膜２４０ｐをレジストで覆い、単結晶シリコン層１９０を所定の厚さとなるようにエッチングする。エッチングは、例えばＣｌ2、ＨＢｒ、ＨｅおよびＯ2の混合ガスを用いて、ＲＩＥ法により行うことができる。これにより、単結晶シリコン層１９０の表面付近に存在するイオンや劈開分離に伴う欠陥などを除去できる（図示せず）。なお、詳細な実験の結果から、上記イオンや欠陥などを十分に除去するためには、単結晶シリコン層１９０を、表面から少なくとも１５０ｎｍ以上、好ましくは２００ｎｍ以上の深さまでエッチングすることが必要である。ここでは、単結晶シリコン層１９０を、表面から約４００ｎｍの深さまでエッチングする。
この後、図２（ｆ）に示すように、所定の形状のレジストパターン５００を、単結晶シリコン層１９０およびｐ−Ｓｉ膜２４０ｐの上に形成する。
フォトリソグラフィ工程でレジストパターン５００を形成した後、図２（ｇ）に示すように、ＲＩＥ法によりｐ−Ｓｉ膜２４０ｐおよび単結晶Ｓｉ層１９０を島状に加工して、ｐ−Ｓｉ半導体層２４０’および単結晶Ｓｉ半導体層１９０’を形成する。図２（ｇ）に示す例では、単結晶シリコン層１９０を加工して形成された１個の島状の単結晶シリコン半導体層１９０’から、簡単のため２個のトランジスタが形成されるが、トランジスタの数は２個に限らず、実際には多数のトランジスタが形成される。
この後、ｐ−Ｓｉ半導体層２４０’および単結晶シリコン半導体層１９０’を覆うゲート酸化膜２６０を形成する。続いて、一般的によく知られた方法により、各トンラジスタのゲート電極２７０の形成工程、半導体層２４０’、１９０’へ不純物イオンの注入工程、層間絶縁膜２８０の形成工程、コンタクトホール形成工程、メタル配線３００の形成工程等を行う。これにより、単結晶シリコン薄膜トランジスタ７００および多結晶シリコン薄膜トランジスタ８００を同一基板上に形成できる。
上記方法によると、基板６００の上に、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを効率的に形成できる。特に、単結晶シリコン基板を分離するための熱処理工程よりも前に、非晶質シリコン膜を形成しておくと、その熱処理工程において、単結晶シリコン基板の分離と同時に、非晶質シリコン膜から水素を離脱できるので、有利である。これにより、非晶質シリコン膜に含まれる水素を除去する工程を別個に設けることなく、非晶質シリコン膜のレーザー結晶化における、水素の急激な膨張・離脱に伴う膜の破壊等を防止できる。
なお、単結晶シリコン層を含む半導体デバイスは単結晶シリコンＴＦＴに限らない。同様に、非単結晶シリコン層を含む半導体デバイスは、多結晶シリコンＴＦＴに限らず、他の多結晶または非晶質シリコンデバイスであってもよい。また、本実施形態では、単結晶半導体デバイス形成領域１００ｓに形成される第１の絶縁層および非単結晶半導体デバイス形成領域１００ｐに形成される第２の絶縁層として、いずれも酸化シリコン（ＳｉＯ2）膜を用いたが、これらの絶縁層として、公知の他の絶縁材料からなる層を用いることができる。
（実施形態２）
図３（ａ）〜（ｉ）を参照しながら、本発明の第２の実施形態を説明する。
まず、図３（ａ）に示すように、支持基板１００および単結晶シリコン基板２００を用意する。支持基板１００および単結晶シリコン基板２００は、図２（ａ）を参照しながら説明した支持基板１００および単結晶シリコン基板２００と同様の構成を有し、同様の方法で形成される。なお、図３（ａ）に示す単結晶シリコン基板２００における第１のＳｉＯ2膜２１０の厚さは、図２（ａ）に示す第１のＳｉＯ2膜２１０の厚さよりも小さく示されているが、実際にはこれらは同程度の厚さを有している。このように、図面における各層の厚さやサイズは相対的に示されていないので、図示される構成によって本発明は限定されない。
続いて、図２（ｂ）を参照して説明した方法と同様の方法で、図３（ｂ）に示すように、単結晶シリコン基板２００を、支持基板１００の所定の領域１００ｓ（単結晶半導体デバイス形成領域）に室温で接合し、接合基板を形成する。
次いで、図３（ｃ）に示すように、接合基板の露出表面を覆うように、プラズマＣＶＤで第２のＳｉＯ2膜（厚さ：例えば約１００ｎｍ）２３０を形成する。第２のＳｉＯ2膜２３０を形成する際、接合基板の温度を１５０℃以上、水素の離脱温度以下（例えば３５０℃以下）に保ったまま行うことが好ましい。これにより、単結晶シリコン基板２００の劈開分離が生じることなく、支持基板１００と単結晶シリコン基板２００との接合部において、水素結合の一部を強固なＳｉ−Ｏ−Ｓｉ接合に変えることができるので、接合強度を増大させることができる。
この後、例えば約４００℃以上、望ましくは５００℃以上６００℃以下の温度で、接合基板の熱処理を行う。この熱処理により、ａ−Ｓｉ膜２４０に含まれている水素が離脱除去されるとともに、水素イオン注入層２２０に沿って単結晶シリコン基板２００が分離する。すなわち、単結晶シリコン基板２００のうちバルク領域２００ｂが接合基板から離脱する。これと同時に、第２のＳｉＯ2膜２３０のうち、単結晶シリコン基板２００の露出表面および露出側面に形成された部分もリフトオフされる。その結果、図３（ｄ）に示すように、支持基板１１０の表面１００のうち単結晶半導体デバイス形成領域１００ｓにおいては、単結晶シリコン基板２００の表面領域２００ａ（すなわち、第１のＳｉＯ2膜２１０（厚さ：例えば１００ｎｍ）および単結晶シリコン層１９０（厚さ：例えば４００ｎｍ））が残り、非単結晶半導体デバイス形成領域１００ｐにおいては、第２のＳｉＯ2膜（厚さ：例えば１００〜１５０ｎｍ）２３０が残る。
次に、第２のＳｉＯ2膜２３０および単結晶シリコン層１９０の表面部分を、ＲＩＥ（異方性エッチング）法により順次除去する。あるいは、各々のエッチレートが概等しくなるようガス組成を調整することにより、第２のＳｉＯ2膜２３０および単結晶シリコン層１９０の表面部分を同時に除去してもよい。これにより、単結晶シリコン層１９０のうち、イオンあるいは劈開分離に伴う欠陥を含む表面部分を除去できる。除去される表面部分の厚さは、少なくとも１５０ｎｍ以上、好ましくは２００ｎｍ以上である。
ここでは、まずＣＨＦ3、ＣＦ4およびＡｒの混合ガスを用いて、ＲＩＥ法により第３のＳｉＯ2膜２３０を約５０〜１００ｎｍ除去する。続いて、Ｃｌ2、ＨＢｒ、ＨｅおよびＯ2の混合ガスを用いて、ＲＩＥ法により単結晶シリコン層１９０を約３００ｎｍ除去する (図示せず)。
このようにして、単結晶シリコン層１９０が接合された基板６０１が得られる（図３（ｄ））。本実施形態では、第１のＳｉＯ2膜２１０の厚さと第２のＳｉＯ2膜２３０の厚さとが略等しい（約１００ｎｍ）ので、これらの絶縁膜２３０、２１０は、基板６０１に亘って略平坦な表面を有する絶縁層を構成する。
上記製造方法によると、単結晶シリコン層１９０が接合された領域１００ｓ以外の領域１００ｐに第２のＳｉＯ2膜２３０を自己整合的に形成できるので、基板表面における領域１００ｓおよび領域１００ｐのレベル差（段差）を低減できる。そのため、基板６０１の上に信頼性の高い単結晶Ｓｉデバイスおよび非単結晶Ｓｉデバイスを共存させることが可能になる。また、得られた単結晶シリコン層１９０は、イオンや劈開分離に伴う欠陥を含まないので、単結晶シリコン層１９０を用いて高性能な単結晶シリコンデバイスを形成できる。
上述したような基板６０１は、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを備えたアクティブマトリクス基板に好適に適用できる。
以下、基板６０１に、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを形成する方法の一例を説明する。以下の方法では、多結晶シリコンＴＦＴのチャネル領域と単結晶シリコンＴＦＴのゲート電極とを、同一の多結晶シリコン膜から形成する。
まず、単結晶シリコン層１９０を所定の形状に加工し、単結晶シリコン半導体層１９０’を形成する。この後、図３（ｅ）に示すように、基板６００の温度を約２５０℃〜３５０℃に保ち、基板６００の上に、プラズマＣＶＤで第３のＳｉＯ2膜２５０（厚さ：約１００ｎｍ）およびａ−Ｓｉ膜（厚さ：約５０ｎｍ）２４０を順次形成する。この後、略４００℃以上の温度で基板６０１の熱処理を行うことが好ましい。熱処理を行うと、ａ−Ｓｉ膜２４０の含まれる水素が離脱除去され、後に続くレーザー結晶化工程における水素の急激な膨張・離脱を抑制できる。
次に、ａ−Ｓｉ膜２４０を結晶化（例えばレーザー結晶化）させて、ｐ−Ｓｉ膜２４０ｐを形成する。なお、上記熱処理（図３（ｅ））によって、ａ−Ｓｉ膜２４０に含まれていた水素は除去されているので、結晶化工程において、水素の急激な膨張や離脱に伴うｐ−Ｓｉ膜２４０ｐの破壊などを防止できる。結晶化は、例えば、基板６０１の全体を、３００〜４００ｍＪ／ｃｍ2のエネルギー密度のエキシマレーザー（例えばＸｅＣｌレーザー、波長：３０８ｎｍ）等で照射することにより行う。あるいは、基板６００を炉でアニールすることにより、ａ−Ｓｉ膜２４０を結晶化させてもよい。レーザーを用いてａ−Ｓｉ膜２４０を結晶化させる場合、ａ−Ｓｉ膜２４０は溶融するが、下層にある単結晶シリコン層１９０’は溶融しない。また、レーザー結晶化工程によって、水素イオン注入に伴って生じた、単結晶シリコン層１９０’の結晶欠陥等を十分に回復させることができる。一方、炉を用いて結晶化させる場合、この結晶化工程によって、単結晶シリコン層１９０’の不純物プロファイルや結晶性は何ら影響を受けない。
この後、所定の形状のレジストパターン５００をｐ−Ｓｉ膜２４０ｐの上に形成し（図３（ｆ））、ｐ−Ｓｉ膜２４０ｐをＲＩＥ法によりパターニングする。これにより、単結晶シリコンＴＦＴ用の複数のゲート電極２７２と、多結晶シリコンＴＦＴ用の複数の活性層（ｐ−Ｓｉ層）２４０’とを、ｐ−Ｓｉ膜２４０ｐから形成することができる。
次いで、図３（ｇ）に示すように、多結晶シリコンＴＦＴ用のゲート酸化膜２６０を堆積する。続いて、図３（ｈ）に示すように、このゲート酸化膜２６０のうち単結晶シリコン層１９０の上に位置する部分を、必要によりエッチングで除去する。
上記エッチングは、例えば、ゲート電極２７２へ不純物を注入して低抵抗化させるとともに、ゲート電極２７２をマスクとして単結晶シリコン層１９０’へ不純物を注入する工程と、ｐ−Ｓｉ層２４０’へ不純物を注入する工程とを同じ条件（ドーズ量）で同時に行う場合に必要である。また、ゲート電極２７２を覆うＮｉ、Ｔｉ等の金属膜を堆積してシリサイド化させることにより、ゲート電極２７２の表面にシリサイド膜を形成し、ゲート電極２７２を低抵抗化する場合に必要である。あるいは予めｐ−Ｓｉ層２４０’の一部に高濃度の不純物イオンを注入しておいても良い。
続いて、図３（ｉ）に示すように、一般的によく知られた方法により、それぞれの半導体層２４０’、１９０’へ不純物イオンの注入工程、層間絶縁膜２８０の形成工程、コンタクトホール形成工程、メタル配線３００の形成工程等を行う。これにより、単結晶シリコン薄膜トランジスタ７００および多結晶シリコン薄膜トランジスタ８００を同一基板上に形成できる。
上記方法によると、基板６０１の上に、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを効率的に形成できる。特に、同一のｐ−Ｓｉ膜２４０ｐを用いて、単結晶シリコンＴＦＴのゲート電極と多結晶シリコンＴＦＴの活性層とを同時に形成できるメリットがある。
また、上記方法によると、単結晶シリコンＴＦＴのゲート絶縁膜（第３のＳｉＯ2膜２５０）の厚さと、多結晶シリコンＴＦＴのゲート絶縁膜２６０の厚さとを独立して制御できる。そのため、単結晶シリコンＴＦＴのゲート絶縁膜を多結晶シリコンＴＦＴのゲート絶縁膜よりも薄く設定することにより、単結晶シリコンＴＦＴの閾値電圧やＳ係数をより望ましい値に設定できるので有利である。
（実施形態３）
以下、図４（ａ）〜（ｈ）を参照しながら、本発明の第３の実施形態を説明する。
本実施形態の基板６０２は、図４（ｄ）に示すように、第１の絶縁層２１０の上に、単結晶シリコン層を含むトランジスタ構造が形成されている点で、図２（ｄ）に示す基板６００と異なっている。
まず、図４（ａ）に示すように、支持基板１００および単結晶シリコン基板２０１を用意する。支持基板１００は、図２（ａ）を参照して説明した構成と同様の構成を有し、同様の方法で形成される。
一方、単結晶シリコン基板２０１は、次のようにして形成される。
まず、単結晶シリコンウエハの表面に、第１のＳｉＯ2膜（厚さ：例えば５０ｎｍ〜１００ｎｍ）２１０を形成する。ここでは、第１のＳｉＯ2膜２１０の厚さを、約１００ｎｍとする。ただし、支持基板１００が絶縁膜１１０を有していない場合は、特性の安定性を確保するため、単結晶シリコン基板２００における第１のＳｉＯ2膜２１０の厚さを相対的に大きく（例えば２００〜３００ｎｍ）することが好ましい。
また、単結晶シリコン基板２０１には、予め、単結晶シリコンＴＦＴとなるトランジスタ構造を形成しておく。例えば、一般的なＩＣ製造ラインで、ＣＭＯＳ工程の一部、即ちゲート電極２７３、ゲート絶縁膜、ソース・ドレイン不純物イオン注入、保護絶縁膜、平坦化膜（ＢＰＳＧ）を形成する。このトランジスタ構造は、薄膜化すれば単結晶シリコンＴＦＴとなる。トランジスタ構造を形成後、単結晶シリコン基板２０１をＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって平坦化する。
なお、上記のトランジスタ構造を形成する工程において、ゲート絶縁膜を形成する前に、単結晶シリコントランジスタ層１９１のうち複数の島状の素子領域以外を予め酸化しておくことが好ましい。これにより、単結晶シリコントランジスタ層１９１を複数のＴＦＴ素子に分離できる。
次いで、単結晶シリコン基板２０１の所定の深さに、水素イオン注入層２２０を形成する。水素イオン注入層２２０の形成方法は、実施形態１で説明した方法と同様であってもよい。ここで、単結晶シリコン基板２０１のうち、水素イオン注入層２２０および第１のＳｉＯ2膜２１０の間にある領域を「単結晶シリコントランジスタ層１９１」、水素イオン注入層２２０よりも深い領域を「バルク領域２０１ｂ」と称する。また、単結晶シリコントランジスタ層１９１および第１のＳｉＯ2膜２１０を併せて「表面領域２０１ａ」と称する。
続いて、支持基板１００および単結晶シリコン基板２０１の表面を、ＳＣ−１溶液（アンモニア、過酸化水素、純水の混合液）中で超音波（メガソニックを含む）を用いて洗浄した後、超純水を用いてリンスすることにより、これらの基板表面にあるパーティクルを除去する。
次に、図４（ｂ）に示すように、単結晶シリコン基板２０１を、支持基板１００の所定の領域１００ｓ（単結晶半導体デバイス形成領域）に室温で接合し、接合基板を形成する。このとき、支持基板１００の絶縁膜１１０と、単結晶シリコン基板２０１のＢＰＳＧまたはＢＰＳＧと第１のＳｉＯ2膜２１０とが接するように接合する。なお、支持基板１００の表面のうち、支持基板１００が接合された領域１００ｓ以外の領域を非単結晶半導体デバイス形成領域１００ｐと称する。
図４（ｃ）に示すように、接合基板の露出表面を覆うように、プラズマＣＶＤで第２のＳｉＯ2膜（厚さ：例えば約１００ｎｍ）２３０とａ−Ｓｉ膜（厚さ：例えば約５０ｎｍ）２４０とをこの順で形成する。第２のＳｉＯ2膜２３０の厚さは、第１のＳｉＯ2膜２１０の厚さと略等しいことが望ましい。これらの膜２３０、２４０を形成方法は、図２（ｃ）を参照しながら説明した方法と同様である。
この後、例えば約４００℃以上、望ましくは５００℃以上で、６５０℃以下、望ましくは６００℃以下の温度で、接合基板の熱処理を行う。この熱処理により、ａ−Ｓｉ膜２４０に含まれている水素が離脱除去されるとともに、水素イオン注入層２２０に沿って単結晶シリコン基板２０１が分離する。すなわち、単結晶シリコン基板２０１のうちバルク領域２０１ｂが接合基板から離脱する。これと同時に、第２のＳｉＯ2膜２３０およびａ−Ｓｉ膜２４０のうち、単結晶シリコン基板２０１の露出表面および露出側面に形成された部分もリフトオフされる。その結果、図４（ｄ）に示すように、支持基板１００の表面のうち単結晶半導体デバイス形成領域１００ｓにおいては、単結晶シリコン基板２０１の表面領域２０１ａ（すなわち、第１のＳｉＯ2膜２１０および単結晶シリコントランジスタ層１９１）が残り、非単結晶半導体デバイス形成領域１００ｐにおいては、第２のＳｉＯ2膜（厚さ：例えば１００ｎｍ）２３０、およびａ―Ｓｉ膜または多結晶化したシリコン膜（厚さ：例えば５０ｎｍ）２４０が残る。
このようにして、図４（ｄ）に示す基板６０２が得られる。本実施形態では、第２のＳｉＯ2膜２３０の厚さと第１のＳｉＯ2膜２１０の厚さとが略等しいのでこれらの絶縁膜２３０、２１０は、基板６０２に亘って略平坦な表面を有する絶縁層を構成する。
上記製造方法によると、単結晶シリコントランジスタ層１９１が接合された領域１００ｓ以外の領域１００ｐに、第２のＳｉＯ2膜２３０を自己整合的に形成できるので、基板表面における領域１００ｓと領域１００ｐとのレベル差（段差）を低減できる。そのため、基板６０２の上に信頼性の高い単結晶Ｓｉデバイスおよび非単結晶Ｓｉデバイスを共存させることが可能になる。また、本実施形態では、ａ−Ｓｉ膜２４０を用いると、第２のＳｉＯ2膜２３０の上に非単結晶シリコンデバイスを容易に形成できる。この場合、非単結晶シリコンデバイス（非単結晶ＴＦＴなど）を歩留まり良く形成できるので、有利である。例えば、基板６０２の上に、単結晶シリコントランジスタ層１９１から形成される単結晶ＴＦＴと、多結晶シリコンＴＦＴとを形成することにより、アクティブマトリクス基板を製造することができる。
以下、図面を参照しながら、基板６０２を用いて、アクティブマトリクス基板を製造する方法の一例を説明する。
まず、ａ−Ｓｉ膜２４０を結晶化（例えばレーザー結晶化）させて、ｐ−Ｓｉ膜２４０ｐを形成する。結晶化は、図２（ｄ）を参照しながら説明した方法と同様の方法で行うことができる。例えば、基板６０２の全体をエキシマレーザー（例えばＸｅＣｌレーザー、波長：３０８ｎｍ）等で照射することによって、あるいは、基板６０２を炉でアニールすることによって、ａ−Ｓｉ膜２４０を結晶化できる。このとき、単結晶シリコントランジスタ層１９１の厚さが十分大きいことが好ましい。単結晶シリコントランジスタ層１９１の厚さが十分大きいと、単結晶シリコントランジスタ層１９１の表面は溶融するが、内部は溶融しない。具体的には、単結晶シリコントランジスタ層１９１の厚さは、３００ｎｍ以上、より望ましくは５００ｎｍ以上が好ましく、例えば５００ｎｍである。また、これらの結晶化工程によって、水素イオン注入に伴って生じた、単結晶シリコントランジスタ層１９１の結晶欠陥等を十分に回復させることができる。
次に、図４（ｅ）に示すように、第２のＳｉＯ2膜２３０のうち、単結晶シリコントランジスタ層１９１の周囲にある露出部分に対し、ＲＩＥ法（異方性エッチング）で選択エッチングを行う。ここでは、ＣＨＦ3、ＣＦ4およびＡｒの混合ガスを用いたＲＩＥ法により、第２のＳｉＯ2膜２３０の露出部分を、ａ−Ｓｉ膜２４０の厚さ分（ここでは約５０ｎｍ）だけ選択的に除去する。さらに、ｐ−Ｓｉ膜２４０ｐをレジスト５０１で覆い、単結晶シリコントランジスタ層１９１を所定の厚さとなるようにエッチングする。エッチングは、例えばＣｌ2、ＨＢｒ、ＨｅおよびＯ2の混合ガスを用いて、ＲＩＥ法により行うことができる。これにより、単結晶シリコントランジスタ層１９１の表面付近に存在するイオンや劈開分離に伴う欠陥などを除去できる。なお、詳細な実験の結果から、上記イオンや欠陥などを十分に除去するためには、単結晶シリコントランジスタ層１９１を、表面から少なくとも１５０ｎｍ以上、好ましくは２００ｎｍ以上の深さまでエッチングすることが必要である。ここでは、単結晶シリコントランジスタ層１９１を、表面から約４００ｎｍの深さまでエッチングする。
この後、図４（ｆ）に示すように、所定の形状のレジストパターン５００を、単結晶シリコントランジスタ層１９１およびｐ−Ｓｉ膜２４０ｐの上に形成する。
レジストパターン５００を形成した後、図４（ｇ）に示すように、ＲＩＥ法によりｐ−Ｓｉ膜２４０ｐを島状に加工して、ｐ−Ｓｉ半導体層２４０’を形成する。この後、ｐ−Ｓｉ半導体層２４０’を覆うゲート酸化膜２６０を形成する。続いて、一般的によく知られた方法により、ｐ−Ｓｉ半導体層２４０’のうちチャネル領域となる領域を覆うようにゲート電極２７４を形成し、ｐ−Ｓｉ半導体層２４０’へ不純物イオンを注入する。
続いて、図４（ｈ）に示すように、一般的によく知られた方法により、層間絶縁膜２８０の形成工程、コンタクトホール形成工程、メタル配線３００の形成工程等を行う。これにより、単結晶シリコン薄膜トランジスタ７００および多結晶シリコン薄膜トランジスタ８００を同一基板上に形成できる。
上記方法によると、基板６０２の上に、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを効率的に形成できる。特に、単結晶シリコン基板を分離するための熱処理工程よりも前に、非晶質シリコン膜を形成しておくと、その熱処理工程において、単結晶シリコン基板の分離と同時に、非晶質シリコン膜から水素を離脱できるので、有利である。これにより、非晶質シリコン膜に含まれる水素を除去する工程を別個に設けることなく、非晶質シリコン膜のレーザー結晶化における、水素の急激な膨張・離脱に伴う膜の破壊等を防止できる。
（実施形態４）
以下、図５（ａ）〜（ｈ）を参照しながら、本発明の第４の実施形態を説明する。
本実施形態の基板６０３は、図５（ｅ）に示すように、第１の絶縁層２１０の上に単結晶シリコン層を含むトランジスタ構造が形成されている点以外は、図３（ｄ）に示す基板６０１と同様の構成を有している。
基板６０３は、例えば以下のような方法で製造できる。
まず、図５（ａ）に示すように、支持基板１００および単結晶シリコン基板２０１を用意する。支持基板１００はおよび単結晶シリコン基板２０１は、図４（ａ）を参照しながら説明した支持基板１００および単結晶シリコン基板２０１と同様の構成を有し、同様の方法で作製される。
続いて、図４（ｂ）を参照しながら説明した方法と同様の方法で、図５（ｂ）に示すように、単結晶シリコン基板２０１を支持基板１００の所定の領域１００ｓ（単結晶半導体デバイス形成領域）に室温で接合し、接合基板を形成する。
この後、図５（ｃ）に示すように、接合基板の露出表面を覆うように、プラズマＣＶＤで第２のＳｉＯ2膜（厚さ：例えば約１００ｎｍ）２３０を形成する。第２のＳｉＯ2膜２３０を形成する際、接合基板の温度を、例えば１００℃以上、より好ましくは２５０℃以上で、水素の離脱温度以下（例えば３５０℃以下）に保ったまま行うことが好ましい。接合基板の温度を水素の離脱温度以下に保つことにより、単結晶シリコン基板２０１の劈開分離が生じることなく、支持基板１００と単結晶シリコン基板２０１との接合部において、水素結合の一部を強固なＳｉ−Ｏ−Ｓｉ接合に変えることができるので、接合強度を増大させることができる。
この後、例えば約４００℃以上、望ましくは５００℃以上６００℃以下の温度で、接合基板の熱処理を行う。この熱処理により、ａ−Ｓｉ膜２４０に含まれている水素が離脱除去されるとともに、水素イオン注入層２２０に沿って単結晶シリコン基板２０１が分離する。すなわち、単結晶シリコン基板２０１のうちバルク領域２０１ｂが接合基板から離脱する。これと同時に、第２のＳｉＯ2膜２３０のうち、単結晶シリコン基板２０１の露出表面および露出側面に形成された部分もリフトオフされる。その結果、図５（ｄ）に示すように、支持基板１００の表面のうち単結晶半導体デバイス形成領域１００ｓにおいては、単結晶シリコン基板２０１の表面領域２０１ａ（すなわち、第１のＳｉＯ2膜２１０（厚さ：例えば７００ｎｍ〜９００ｎｍ）および単結晶シリコントランジスタ層１９１（厚さ：例えば４００ｎｍ））が残り、非単結晶半導体デバイス形成領域１００ｐにおいては、第２のＳｉＯ2膜（厚さ：例えば８００〜１０００ｎｍ）２３０が残る。
次に、第２のＳｉＯ2膜２３０および単結晶シリコントランジスタ層１９１の表面部分を、ＲＩＥ（異方性エッチング）法により順次除去する。あるいは、各々のエッチレートが概等しくなるようガス組成を調整することにより、第２のＳｉＯ2膜２３０および単結晶シリコントランジスタ層１９１の表面部分を同時に除去してもよい。これにより、単結晶シリコントランジスタ層１９１のうち、イオンあるいは劈開分離に伴う欠陥を含む表面部分を除去できる。除去される表面部分の厚さは、少なくとも１５０ｎｍ以上、好ましくは２００ｎｍ以上である。
ここでは、まずＣＨＦ3、ＣＦ4およびＡｒの混合ガスを用いて、ＲＩＥ法により第３のＳｉＯ2膜２３０を約３００ｎｍ除去する。続いて、Ｃｌ2、ＨＢｒ、ＨｅおよびＯ2の混合ガスを用いて、ＲＩＥ法により単結晶シリコントランジスタ層１９１を約３００ｎｍ除去する (図５（ｅ）)。
このようにして、単結晶シリコントランジスタ層１９１が接合された基板６０３が得られる（図５（ｅ））。本実施形態では、第１のＳｉＯ2膜２１０の厚さと第２のＳｉＯ2膜２３０の厚さとが略等しい（約７００ｎｍ〜８００ｎｍ）ので、これらの絶縁膜２３０、２１０は、基板６０３に亘って略平坦な表面を有する絶縁層を構成する。
上記製造方法によると、単結晶シリコントランジスタ層１９１が接合された領域（すなわち、第１のＳｉＯ2膜２１０が形成された領域）１００ｓ以外の領域１００ｐに第２のＳｉＯ2膜２３０を自己整合的に形成できるので、基板表面における領域１００ｓおよび領域１００ｐのレベル差（段差）を低減できる。そのため、基板６０３の上に信頼性の高い単結晶Ｓｉデバイスおよび非単結晶Ｓｉデバイスを共存させることが可能になる。また、得られた単結晶シリコントランジスタ層１９１は、イオンや劈開分離に伴う欠陥を含まないので、単結晶シリコントランジスタ層１９１から高性能な単結晶シリコンＴＦＴを形成できる。基板６０３は、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを備えたアクティブマトリクス基板に好適に適用できる。
以下、基板６０３に、単結晶シリコンＴＦＴおよび多結晶シリコンＴＦＴを形成する方法の一例を説明する。
まず、基板６０３の温度を約２５０℃〜３５０℃に保ち、基板６０３の上に、プラズマＣＶＤで第３のＳｉＯ2膜２５０（厚さ：約８００ｎｍ）およびａ−Ｓｉ膜（厚さ：約５０ｎｍ）を順次形成する。この後、略４００℃以上の温度で基板６０３の熱処理を行うことが好ましい。熱処理を行うと、ａ−Ｓｉ膜の含まれる水素が離脱除去され、後に続くレーザー結晶化工程における水素の急激な膨張・離脱を抑制できる。次に、ａ−Ｓｉ膜を結晶化（例えばレーザー結晶化）させて、ｐ−Ｓｉ膜２４０ｐを形成する（図５（ｆ））。なお、上記熱処理によって、ａ−Ｓｉ膜に含まれていた水素は除去されているので、結晶化工程において、水素の急激な膨張や離脱に伴うｐ−Ｓｉ膜２４０ｐの破壊などを防止できる。結晶化は、例えば、基板６０３の全体を、３００〜４００ｍＪ／ｃｍ2のエネルギー密度のエキシマレーザー（例えばＸｅＣｌレーザー、波長：３０８ｎｍ）等で照射することにより行う。あるいは、基板６０３を炉でアニールすることにより、ａ−Ｓｉ膜を結晶化させてもよい。この結晶化工程によって、第３のＳｉＯ2膜２５０の下にある単結晶シリコン層１９０’の不純物プロファイルや結晶性は何ら影響を受けない。この後、所定の形状のレジストパターン５００をｐ−Ｓｉ膜２４０ｐの上に形成する。
続いて、図５（ｇ）に示すように、ｐ−Ｓｉ膜２４０ｐに対してＲＩＥ法によりパターニングを行い、多結晶シリコンＴＦＴ用の複数の活性層２４０’を形成する。次いで、多結晶シリコンＴＦＴ用のゲート酸化膜２６０を堆積する。この後、一般的によく知られた方法により、ゲート酸化膜２６０の上に多結晶シリコンＴＦＴ用のゲート電極２７３を設ける。ゲート電極２７３は、基板表面に導電膜を形成し、この導電膜をエッチングすることにより設けることができる。このとき、導電膜は、大きな段差が存在しない略平坦な表面の上に形成されるため、所定の領域以外の領域に導電膜の一部がエッチングされずに残ってしまうことを防止できる。この後、ゲート電極２７３をマスクとして、ｐ−Ｓｉ半導体層２４０’に不純物イオンを注入する。なお、デバイスサイズや動作電圧、あるいは必要とされる信頼性等の仕様により、必要に応じて、サイドウオールやマスクパターンを利用したＬＤＤ構造や短チャネル効果に対する対策構造を設ける。
次いで、図５（ｈ）に示すように、一般的によく知られた方法により、層間絶縁膜２８０の形成工程、コンタクトホール形成工程、メタル配線３００の形成工程等を行う。これにより、単結晶シリコン薄膜トランジスタ７００および多結晶シリコン薄膜トランジスタ８００を同一基板上に形成できる。
上述してきたように、本発明によると、水素イオンや希ガスイオンが添加されたイオン注入層を有する単結晶シリコン基板を支持基板に接合することによって支持基板上に単結晶シリコン層が転写された半導体装置において、単結晶シリコン基板が接合された領域とその他の領域との間に生じる表面段差（レベル差）を低減することができる。そのため、本発明を用いると、断線や短絡などによる歩留まり低下を抑えた、信頼性の高い装置を提供できる。例えば、単結晶Ｓｉデバイスと非単結晶Ｓｉ（多結晶、非晶質）デバイスとを、それらの信頼性を低下させることなく、同一基板上に共存させることが可能になる。特に、単結晶シリコンおよび非単結晶シリコンのそれぞれの長所を生かしたデバイスを、大型ガラス基板などの上に、歩留まり良くモノリシックに形成することができるので有利である。
また、本発明によると、表面に単結晶シリコン層を備え、かつ上記表面段差を抑えた基板、およびそのような基板を用いた装置を簡便に製造する方法が提供される。なお、基板上に単結晶Ｓｉデバイスと非単結晶Ｓｉデバイスとを共存させる場合には、単結晶シリコン基板の一部をイオン注入層に沿って分離するための熱処理工程において、レーザー結晶化を容易にするためのａ−Ｓｉ膜の脱水素化を同時に行うと、製造プロセスを簡略化できる。
本発明によると、単結晶半導体層の接合によって生じる基板表面の段差を低減することができる。従って、単結晶半導体デバイスの他に、信頼性の高い非単結晶半導体デバイスを形成可能な基板が提供できる。また、そのような単結晶半導体層を有する基板を簡便に製造できる。
上述したような単結晶半導体層を有する基板を用いると、単結晶半導体デバイスと非単結晶半導体デバイスとを備えた、信頼性の高い装置を提供できる。このような装置は、例えばアクティブマトリクス基板、液晶表示装置、有機ＥＬ表示装置などである。
本発明は、周辺駆動回路やコントロール回路を一体集積化したアクティブマトリクス基板や、それを用いたアクティブマトリクス駆動液晶表示装置に好適に用いられる。特に、単結晶シリコン層をチャネル領域とするＴＦＴを用いた従来よりも極めて高性能な回路を、他の回路と同一基板上に設けると、高付加価値を有する高機能な表示装置を実現できる。
また、本発明によると、単結晶Ｓｉからなる薄膜デバイスと、非単結晶Ｓｉ膜からなる薄膜デバイスとを、それらの信頼性を低下させることなく、かつ、工程数を増加させることなく、同一基板の上にモノリシックに形成することができる。例えば、付加価値回路がモノリシックに形成されたシステム・オン・パネルを簡便に製造できる。
（ａ）〜（ｆ）は、本発明による半導体装置の製造方法を説明するための断面模式図である。 （ａ）〜（ｈ）は、本発明による半導体装置の製造方法の第１の実施形態を示す工程断面図である。 （ａ）〜（ｉ）は、本発明による半導体装置の製造方法の第２の実施形態を示す工程断面図である。 （ａ）〜（ｈ）は、本発明による半導体装置の製造方法の第３の実施形態を示す工程断面図である。 （ａ）〜（ｈ）は、本発明による半導体装置の製造方法の第４の実施形態を示す工程断面図である。 （ａ）〜（ｈ）は、半導体装置の製造方法を説明するための図である。
符号の説明
１ 基板
２、３ 絶縁層
４ 単結晶半導体層
６ イオン注入層
１０ バルク領域
１２ 絶縁性表面
１００ 絶縁基板
１９０ 単結晶シリコン層
１９１ 単結晶シリコントランジスタ層
２００、２０１ 単結晶シリコン基板
２１０ 第１のＳｉＯ2膜
２２０ 水素イオン注入層
２３０ 第１のＳｉＯ2膜
２４０ ａ−Ｓｉ膜
２４０ｐ ｐ−Ｓｉ膜
１９１’、２４０’ 半導体層
２７０、２７１、２７２、２７３、２７４ ゲート電極
２６０ ゲート絶縁膜
２８０ 層間絶縁膜
３００ 金属配線
５００，５０１ フォトレジスト
２０、６００、６０１、６０２、６０３ 単結晶半導体層を備えた基板（半導体装置）

Claims (26)

  1. 絶縁性表面を有する基板と、前記基板の絶縁性表面に接合された単結晶半導体層とを備えた半導体装置であって、
    前記基板の絶縁性表面と前記単結晶半導体層との間に位置する第１の絶縁層と、
    前記基板の絶縁性表面のうち、前記第１の絶縁層が存在しない領域に堆積された第２の絶縁層と
    を有している半導体装置。
  2. 前記第２の絶縁層の端部の位置は前記第１の絶縁層の端部の位置に整合している請求項１に記載の半導体装置。
  3. 前記第１の絶縁層の厚さと前記第２の絶縁層の厚さとが略等しい請求項１または２に記載の半導体装置。
  4. 前記第２の絶縁層の上に形成された非単結晶半導体層をさらに有する請求項１から３のいずれかに記載の半導体装置。
  5. 絶縁性表面を有する基板と、
    前記基板の絶縁性表面のうち選択された領域の上に接合された単結晶半導体層と、
    前記基板の絶縁性表面と前記単結晶半導体層との間に位置する第１の絶縁層と、
    前記絶縁性表面のうち、前記第１の絶縁層が存在しない領域に堆積された第２の絶縁層と、
    前記第１の絶縁層の上に形成され、前記単結晶半導体層の少なくとも一部を含む単結晶半導体デバイスと、
    前記第２の絶縁層の上に形成された非単結晶半導体デバイスと
    を有する半導体デバイスを備えた装置。
  6. 前記第２の絶縁層の端部の位置は前記第１の絶縁層の端部の位置に整合している請求項５に記載の半導体デバイスを備えた装置。
  7. 前記第１の絶縁層の厚さと前記第２の絶縁層の厚さとが略等しい請求項５または６に記載の半導体デバイスを備えた装置。
  8. 前記非単結晶半導体デバイスは、前記第２の絶縁層の上に形成された非単結晶半導体層の少なくとも一部を含む請求項５から７のいずれかに記載の半導体デバイスを備えた装置。
  9. 前記単結晶半導体デバイスは、前記単結晶半導体層の少なくとも一部をチャネル領域として含む薄膜トランジスタであり、前記非単結晶半導体デバイスは、前記非単結晶半導体層の少なくとも一部をチャネル領域として含む薄膜トランジスタである請求項８に記載の半導体デバイスを備えた装置。
  10. 前記第２の絶縁層と前記非単結晶半導体層との間で、かつ前記単結晶半導体層と前記非単結晶半導体層との間に、第３の絶縁層をさらに有し、
    前記単結晶半導体デバイスは、前記第３の絶縁層上に設けられたゲート電極をさらに有し、
    前記非単結晶半導体デバイスは、前記非単結晶半導体層を覆うゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とをさらに有し、
    前記第３の絶縁層は、前記非単結晶半導体デバイスの前記ゲート絶縁膜よりも薄い請求項９に記載の半導体デバイスを備えた装置。
  11. 前記単結晶半導体デバイスのゲート電極と、前記非単結晶半導体デバイスのチャネル領域とは、同一の多結晶半導体膜から形成されている請求項９または１０に記載の半導体デバイスを備えた装置。
  12. （ａ）表面に形成された第１の絶縁層と、前記表面から所定の深さに形成され、水素イオンまたは希ガスイオンを含むイオン注入層と、前記第１の絶縁層および前記イオン注入層の間に位置する単結晶半導体層とを有する単結晶半導体基板を用意する工程と、
    （ｂ）絶縁性表面を有する支持基板を用意する工程と、
    （ｃ）前記第１の絶縁層が前記支持基板の絶縁性表面に接するように、前記支持基板の絶縁性表面の選択された領域に前記単結晶半導体基板を接合する工程と、
    （ｄ）前記単結晶半導体基板を覆うように第２絶縁層を前記支持基板上に堆積する工程と、
    （ｅ）前記第１の絶縁層および前記単結晶半導体層を前記支持基板上に残したまま、前記単結晶半導体基板を覆う第２の絶縁層および前記単結晶半導体基板を前記支持基板から取り除く工程と、
    を包含する半導体装置の製造方法。
  13. 前記工程（ｄ）において、前記第２の絶縁層は、その厚さが前記第１の絶縁層の厚さと略等しいか、または、前記第１の絶縁層の厚さよりも大きくなるように堆積される請求項１２に記載の半導体装置の製造方法。
  14. 前記工程（ｄ）は３５０℃以下の温度で実行される請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記工程（ｅ）は、前記単結晶半導体基板を加熱することにより、前記単結晶半導体基板の温度を４００℃以上６５０℃以下の範囲に上昇させ、それによって前記単結晶半導体層を前記単結晶半導体基板から分離する工程を含む請求項１２から１４のいずれかに記載の半導体装置の製造方法。
  16. 前記工程（ｅ）の後に、前記第２の絶縁層および前記単結晶半導体層の一部をエッチングすることにより、前記第２の絶縁層および前記単結晶半導体層を薄くし、前記第２の絶縁層の厚さを前記第１の絶縁層の厚さと略等しくする工程（ｍ）をさらに含む請求項１２から１５のいずれかに記載の半導体装置の製造方法。
  17. 前記工程（ｄ）の後、前記工程（ｅ）の前に、
    非晶質半導体膜を前記第２の絶縁層の上に形成する工程（ｄ２）をさらに包含する請求項１２から１５のいずれかに記載の半導体装置の製造方法。
  18. 前記工程（ｅ）は、前記単結晶半導体基板から前記単結晶半導体層を分離するとともに、前記非晶質半導体膜に含まれる水素を除去するように行なわれる請求項１７に記載の半導体装置の製造方法。
  19. （ａ）表面に形成された第１の絶縁層と、前記表面から所定の深さに形成され、水素イオンまたは希ガスイオンを含むイオン注入層と、前記第１の絶縁層および前記イオン注入層の間に位置する単結晶半導体層とを有する単結晶半導体基板を用意する工程と、
    （ｂ）絶縁性表面を有する支持基板を用意する工程と、
    （ｃ）前記第１の絶縁層が前記支持基板の絶縁性表面に接するように、前記支持基板の絶縁性表面の選択された領域に前記単結晶半導体基板を接合する工程と、
    （ｄ）前記単結晶半導体基板を覆うように第２絶縁層を前記支持基板上に堆積する工程と、
    （ｅ）前記第１の絶縁層および前記単結晶半導体層を前記支持基板上に残したまま、前記単結晶半導体基板を覆う第２の絶縁層および前記単結晶半導体基板を前記支持基板から取り除く工程であって、これにより、前記支持基板の絶縁性表面の一部の上に、前記第１の絶縁層および前記単結晶半導体層を有し、かつ、前記支持基板の絶縁性表面のうち前記第１の絶縁層が存在しない領域に前記第２の絶縁層を有する半導体装置が形成される、工程と、
    （ｆ）前記半導体装置の前記第１の絶縁層の上に、前記単結晶半導体層の少なくとも一部を含む単結晶半導体デバイスを形成し、前記半導体装置の前記第２の絶縁層の上に、非単結晶半導体デバイスを形成する工程と、
    を包含する半導体デバイスを備えた装置の製造方法。
  20. 前記工程（ｄ）の後、前記工程（ｅ）の前に、非晶質半導体膜を前記第２の絶縁層の上に形成する工程（ｄ２）をさらに包含する請求項１９に記載の半導体デバイスを備えた装置の製造方法。
  21. 前記工程（ｅ）の後、前記工程（ｆ）の前に、
    （ｈ）前記単結晶半導体層および前記第２の絶縁層の上に、第３の絶縁層を形成する工程と、
    （ｉ）前記第３の絶縁層の上に、非晶質半導体膜を形成する工程と
    をさらに包含する請求項１９に記載の半導体デバイスを備えた装置の製造方法。
  22. 前記工程（ｆ）は、
    （ｆ２）前記非晶質半導体膜を結晶化して多結晶半導体膜を形成する工程と、
    （ｆ３）前記多結晶半導体膜をパターニングする工程と
    をさらに包含する請求項２０または２１に記載の半導体デバイスを備えた装置の製造方法。
  23. 前記工程（ｆ）で形成される前記単結晶半導体デバイスおよび前記非単結晶半導体デバイスは、いずれも薄膜トランジスタである請求項１９から２２のいずれかに記載の半導体デバイスを備えた装置の製造方法。
  24. 前記工程（ａ）で用意する前記単結晶半導体基板には、前記イオン注入層および前記第１の絶縁層の間に、前記単結晶半導体層の少なくとも一部をチャネル領域として含む複数の、トランジスタ構造の少なくとも一部が形成されている請求項１９から２３のいずれかに記載の半導体デバイスを備えた装置の製造方法。
  25. 前記工程（ｆ）は、
    （ｆ２）前記非晶質半導体膜を結晶化して多結晶半導体膜を形成する工程と、
    （ｆ３）前記多結晶半導体膜をパターニングする工程と
    を含み、前記非単結晶半導体デバイスは、前記多結晶半導体膜の少なくとも一部をチャネル領域として含む薄膜トランジスタであり、前記単結晶半導体デバイスは、前記多結晶半導体膜の少なくとも一部をゲート電極として含む薄膜トランジスタである請求項２１に記載の半導体デバイスを備えた装置の製造方法。
  26. 前記工程（ｆ）で形成される前記単結晶半導体デバイスおよび前記非単結晶半導体デバイスは、いずれも薄膜トランジスタであり、前記工程（ｆ）は、
    （ｆ２’）前記第３の絶縁層上に前記単結晶半導体デバイスのゲート電極を設ける工程と、
    （ｆ２）前記非晶質半導体膜を結晶化して多結晶半導体膜を形成する工程と、
    （ｆ３）前記多結晶半導体膜をパターニングする工程と
    （ｆ４）前記パターニングされた多結晶半導体膜を覆うゲート絶縁膜を形成する工程と、
    （ｆ５）前記ゲート絶縁膜上に前記非単結晶半導体デバイスのゲート電極を設ける工程とを含み、
    前記工程（ｈ）で形成される前記第３の絶縁層の厚さは、前記工程（ｆ４）で形成されるゲート絶縁膜の厚さよりも小さい請求項２１に記載の半導体デバイスを備えた装置の製造方法。
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