KR20060041819A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20060041819A
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Abstract

반도체 장치는, 절연성 표면을 갖는 기판과, 상기 기판의 절연성 표면에 본딩되는 단결정 반도체층을 포함한다. 상기 장치는 상기 기판의 절연성 표면과 상기 단결정 반도체층 사이에 제공되는 제1절연층 및 상기 제1절연층이 존재하는 영역 외의 기판의 전체 절연성 표면상에 퇴적된 제2절연층을 더 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도1a ~ 도1f는 본 발명의 원리에 따른 반도체 장치의 형성방법을 나타내는 개략적 단면도이다.
도2a ~ 도2h는 본 발명의 바람직한 제1실시예에 따라 반도체 장치를 제조하는 각각의 공정을 도시하는 단면도이다.
도3a ~ 도3i는 본 발명의 바람직한 제2실시예에 따른 반도체 장치를 제조하는 각각의 공정을 도시하는 단면도이다.
도4a ~ 도4h는 본 발명의 바람직한 제3실시예에 따른 반도체 장치를 제조하는 각각의 공정을 도시하는 단면도이다.
도5a ~ 도5h는 본 발명의 바람직한 제4실시예에 따른 반도체 장치를 제조하는 각각의 공정을 도시하는 단면도이다.
도6a ~ 도6h는 반도체 장치를 제조하는 종래의 방법을 도시하는 단면도이다.
본 발명은 반도체 장치 및 그것을 제조하는 방법에 관한 것이다.
액티브-매트릭스-어드레스 디스플레이는 대규모의 박막 트랜지스터(TFT)가 매트릭스로 배치되는 액티브-매트릭스 기판을 사용한다. 상기 TFT는 박막 퇴적, 포토리소그래피, 및 통상의 LSI 제조기술과 유사한 다른 제조기술에 의해 유리와 같은 절연성 재료의 기판상에 함께 집적된다. 더욱 구체적으로, 실리콘 박막은 예를 들어, CVD 공정에 의해 기판상에 퇴적되고, 그 후에 복수의 섬모양으로 패터닝되어, 각각의 TFT에 대한 활성영역으로서 사용된다.
상기 방식으로 제조된 TFT는 사용되는 실리콘 박막의 결정성에 따라 비정질 실리콘 TFT 및 다결정 실리콘 TFT로 대강 분류할 수 있다. 다결정 실리콘막의 전계효과 이동도는 보통 비정질 실리콘막의 이동도보다 높다. 따라서, 다결정 실리콘 TFT는 비정질 실리콘 TFT보다 더 고속으로 동작할 수 있다.
상기와 같은 고속동작 다결정 실리콘 TFT를 채택함으로써, 표시영역의 스위칭 소자 뿐 아니라 상기 표시영역 주변의 구동회로도 TFT로 구성될 수 있다. 그러나, 소스 드라이버(데이터 드라이버) 및 다른 주변 구동회로가 다결정 실리콘 TFT로 구성되면, 상기 트랜지스터의 문턱전압과 다른 TFT 특성에 변동이 발생하여, 실용하기 어려운 문제점이 발생한다.
한편, 주변 구동회로 뿐 아니라 이미지 프로세서, 타이밍 콘트롤러 및 다른 더욱 고도한 기능블록이 동일한 기판상에 함께 집적되는 소위 "시스템 온 글래스(System on Glass)" 표시시스템은, 상기와 같은 타입의 표시시스템에 대한 높은 요구를 맞추기 위해 최근 확장 연구되고 개발되어왔다.
그러나, 상기 소스 드라이버만이 부가적으로 집적되더라도, TFT 특성의 변동 은 상술한 바와 같이 필수적이다. 따라서, 용이하게 예측될 수 있는 바와 같이, 훨씬 높은 TFT 성능을 나타내야 하는 콘트롤러, DA 컨버터 및 다른 기능회로를 고왜점 무알카리 유리기판상에 모놀리식 어셈블리로서 함께 집적하는 것이 매우 어렵다.
또한, 상기 고성능 기능회로에 대한 TFT를 형성하기 위해, 상기 TFT의 성능은 더 향상될 필요가 있다. 그러나, 다결정 실리콘 TFT의 기능향상에는 한계가 있다. 이것은, 다결정 실리콘막이 불완전한 결정성에 기인하는 갭내의 국재준위 및 결정립계 부근에 결함을 갖게 되어, 이동도를 감소시키거나 S 계수(서브스레숄드 계수)를 증가시키기 때문이다. 결과적으로, 다결정 실리콘막도 충분히 높은 트랜지스터 성능을 확보할 수 없다.
이들을 고려할 때, 그 특성의 변동을 최소화하면서 TFT의 성능을 더욱 향상하기 위해, 단결정 실리콘(단일 결정 실리콘)막이 TFT에 대한 활성층(채널영역)으로 사용될 수 있다. 상기 타입의 TFT는 "단결정 실리콘 TFT"로 칭해진다.
일본 특허공개공보 No. 7-503557 및 J.P. Salerno in "Single Crystal Silicon AMLCD", Conference Record of the 1994 International Display Research Conference (IDRC), pp. 39-44, 1994는 미리 준비된 단결정 실리콘 TFT를 접착제로 유리기판상에 본딩함으로써, 액티브-매트릭스-어드레스 LCD용 표시패널을 제조하는 기술을 개시한다.
그러나, 일본 특허공개공보 No. 7-503557에 개시된 기술에 따르면, 고성능 디바이스인 단결정 실리콘 TFT는 유리기판상에 접착제로 본딩되어, 낮은 수율과 조 악한 생산성을 야기한다. 또한, 상기 단결정 실리콘 TFT가 상기 기판상에 본딩된 후에, 상기 기판은 접착제로 본딩된 부분을 갖고, 따라서, 낮은 내열성을 갖고 용이하게 가스를 방출한다. 따라서, 사실상, 고품질의 무기절연막 또는 다른 그룹의 TFT를 단결정 실리콘 TFT가 본딩된 기판에 더 퇴적할 수 없다.
또한, 상기 단결정 실리콘 TFT를 사용하여 액티브-매트릭스 기판을 형성하는데 있어서, 단결정 실리콘 TFT의 어레이를 포함하는 디바이스는 또 다른 기판상에 본딩될 필요가 있다. 상기한 이유로, 크기 및 비용면에서 일부의 한계가 있다.
게다가, 일본 특허공개공보 No. 7-503557은 준비된 단결정 실리콘 TFT를 유리기판상에 전사하는 기술만을 개시한다. 그러나, 상기의 단순히 전사된 단결정 실리콘 TFT만을 사용함으로써, 현재 점점 크게 요구되는 고성능, 고기능 반도체 디바이스를 얻는 것은 불가능하다.
한편, 접착제를 사용하지 않고 절연기판상에 단결정 실리콘 TFT를 제조하는 기술은 Q. Y. Tong and U. Gesele, "SEMICONDUCTOR WAFER BONDING", SCIENCE AND TECHNOLOGY, John Wiley and Sons, New York, 1999에 의해 개시된다. 이들 문서는 단결정 실리콘층을 수소취화로 본딩하는(또는 전사하는) 소위 "스마트-컷(smart-Cut)"(SOITEC사의 등록상표) 방법을 기술한다.
LCD를 사용하기 위한 액티브-매트릭스 기판을 형성하는데 있어서, 예를 들어, 단결정 실리콘 TFT 뿐 아니라 다결정 실리콘 TFT는 바람직하게는 동일한 기판상에 집적된다. 본 출원의 출원인은, 단결정 실리콘 TFT는 상술한 본딩 방법을 사용하여 기판상에 제조되고, 그 후에 비단결정 실리콘 TFT(예를 들어, 다결정 실리 콘 TFT)가 동일한 기판상에 제조되는 액티브-매트릭스 기판을 형성하는 방법을 일본 특허출원 No. 2003-67109에 제안하였다.
이하에, 상기 특허출원에 제안된 방법이 도6a ~ 도6h를 참조하여 설명된다.
먼저, 도6a에 나타난 바와 같이, 절연성 표면(31)을 갖는 기판(30)이 준비된다. 한편, 상기 표면상에 산화 실리콘층을 갖는 단결정 실리콘 기판(50)에 수소이온이 특정농도로 주입되어, 단결정 실리콘 기판(50)에 소정깊이로 수소이온 주입층(55)을 형성한다. 상기 공정에서, 단결정 실리콘층은 상기 수소이온 주입층(55)과 산화 실리콘층(51) 사이에 생성되고 여기서 "상부 단결정 실리콘층"이라 칭해진다. 선택적으로, 수소이온이 주입되기 전에, 상부 단결정 실리콘층에 게이트 전극 또는 소스/드레인 영역을 한정하기 위한 도핑 공정이나 베이스, 콜렉터 및 이미터를 한정하기 위한 도핑 공정이 행해지고, 그에 의해 그의 표면이 후속적으로 평탄화되고 친수성으로 되는 박막 트랜지스터를 형성한다. 다음에, 수소이온 주입층(55)이 생성된 단결정 실리콘 기판(50) 및 기판(30)은 상기 단결정 실리콘 기판(50)의 산화 실리콘층(51)이 상기 기판(30)의 절연성 표면(31)와 접촉하도록 함께 본딩된다. 그 후에, 이들 기판(30 및 50)은 수소이온 주입층(55)의 실리콘으로부터 서로 이탈되는 온도로 가열된다. 그 결과, 상기 단결정 실리콘 기판(50)(즉, 산화 실리콘층(51))의 표면 및 절연성 표면(31)은 훨씬더 강하게 함께 본딩될 수 있다. 게다가, 마이크로 버블이 수소이온 주입층(55)에 생성되고, 그에 의해 상기 산화 실리콘층(51)과 상부 단결정 실리콘층을 수소이온 주입층(55)에서 단결정 실리콘 기판(50)으로부터 쪼갤 수 있고 제거할 수 있게 된다. 이러한 방법으로, 단결정 실리콘층 (52) 및 MOS 단결정 실리콘 TFT를 포함하는 본딩기판(60)은 도6c에 도시된 바와 같은 접착제를 사용하지 않고서 얻어질 수 있다.
본딩기판(60)은 수소이온 주입층(55) 위의 단결정 실리콘 기판(50)의 표면부분(즉, 상부 단결정 실리콘층 및 산화 실리콘층(51))이 기판(30)에 본딩되는 구조를 갖는다. 따라서, 도6c에 나타난 바와 같이, 그 표면부분이 본딩된 본딩기판(60)의 부분(즉, 본딩부분)과 그의 다른부분 사이에 큰 레벨차이가 형성된다. 상기 레벨차이는 산화 실리콘층(51)의 두께(통상적으로 약 100 nm ~ 약 500 nm 사이의 범위에 있음)보다 더 크다.
상기한 기판(60)상에, 비단결정 실리콘을 포함하는 디바이스를 제조하는 공정이 예로서 설명된다.
먼저, 도6d에 나타난 바와 같이, 예를 들어, SiO2의 절연막(56) 및 비정질 실리콘막(57)은 이 순서로 기판(60)의 전표면에 걸쳐 퇴적된다. 다음에, 도6e에 나타난 바와 같이, 비정질 실리콘막(57)은 다결정 실리콘막(57p)으로 결정화된다. 그 후에, 도6f에 나타난 바와 같이, 다결정 실리콘막(57p)은 패터닝된 다결정 실리콘층(57')으로 패터닝되고, 그 후에 SiO2의 게이트 절연막(58)으로 커버된다. 그 다음에, 도전막(도시되지 않음)이 게이트 절연막(58)상에 퇴적된 후 게이트 전극(59)의 패턴으로 에칭된다.
그 다음에, 도6g에 나타난 바와 같이, 기판(60)의 표면은 부동화막 및 층간 절연막(62)으로 더 커버된다. 그 후에, 도6h에 나타난 바와 같이, 층간 절연막(62) 등을 통해 제공된 콘택트홀을 통해 다결정 실리콘층(57') 및 단결정 실리콘층(52)에 전기적으로 접속되도록 금속배선(61)이 층간 절연막(62)상에 형성된다. 이러한 방법으로, 단결정 실리콘 TFT 및 다결정 실리콘 TFT는 동일한 기판상에 제조될 수 있다.
그러나, 상기 방법에 따르면, 상기 본딩기판(60)의 표면상의 본딩부분과 다른 부분 사이의 상당한 레벨차이에 기인하여 다음의 문제점이 발생할 수 있다.
게이트 전극(59)은 일반적으로, 드라이 에칭공정에 의해, 게이트 절연막(58)상에 퇴적된 도전막(도시되지 않음)을 패터닝함으로써 한정된다(도6f 참조). 상기 공정에서, 상기 기판(60)의 표면상에 소정의 큰 단차 부분(70)이 존재한다. 따라서, 소정의 도전막의 잔여물은 상기 단차 부분(70)의 측면 위에 남아있을 수 있다. 또한, 상기 단차 부분(70)을 교차하도록 배선이 한정되면, 상기 배선은 더욱 단선되기 쉬워진다.
상술한 바와 같이, 단결정 실리콘 디바이스가 예를 들어, 전사기술에 의해 기판상에 제조되고, 비단결정 실리콘 디바이스가 동일한 기판상에 더 제조되는 경우, 미세배선이 단선될 수 있거나, 또는 드라이 에칭 공정후에도 기판의 단차 표면부분에 소정의 도체가 남아있게 되어, 결과물 디바이스의 신뢰성 및 수율에 영향을 미친다.
상술한 문제점을 극복하기 위해, 본 발명의 목적은 단결정 반도체층이 기판상에 본딩될 때 기판의 표면상에 형성되는 레벨 차이를 감소시키는 것이다.
본 발명의 바람직한 실시예에 따른 반도체 장치는 바람직하게는, 상기 기판의 절연성 표면에 본딩되는 절연성 표면 및 단결정 반도체층을 갖는 기판을 포함한다. 상기 장치는 상기 기판의 절연성 표면과 상기 단결정 반도체층 사이에 제공되는 제1절연층 및 상기 제1절연층이 존재하는 영역을 제외한 기판의 전체 절연성 표면상에 퇴적된 제2절연층을 더 포함한다.
본 발명의 바람직한 일 실시예에서, 상기 제2절연층의 모든 단부는 바람직하게는 상기 제1절연층의 관련단부와 정합된다.
또 다른 바람직한 일 실시예에서, 상기 제1절연층의 두께는 상기 제2절연층의 두께와 실질적으로 동일하다.
또 다른 바람직한 일 실시예에서, 상기 반도체 장치는 바람직하게는 상기 제2절연층상에 비단결정 반도체층을 더 포함한다.
본 발명의 바람직한 일 실시예에 따른 반도체 장치를 포함하는 전자장치는, 절연성 표면을 갖는 기판; 상기 기판의 절연성 표면의 선택된 영역상에 본딩되는 단결정 반도체층; 상기 기판의 절연성 표면과 상기 단결정 반도체층 사이에 제공되는 제1절연층; 상기 제1절연층이 존재하는 선택된 영역을 제외한 전체 절연성 표면상에 퇴적된 제2절연층; 상기 단결정 반도체층의 적어도 일부분을 포함하도록 상기 제1절연층 위에 제조된 단결정 반도체 디바이스; 및 상기 제2절연층상에 제조된 비단결정 반도체 디바이스를 포함한다.
본 발명의 바람직한 일 실시예에서, 상기 제2절연층의 모든 단부는 바람직하게는 상기 제1절연층의 관련된 단부와 정합된다.
또 다른 바람직한 일 실시예에서, 상기 제1절연층의 두께는 바람직하게는 상기 제2절연층의 두께와 실질적으로 동일하다.
또 다른 바람직한 일 실시예에서, 상기 비단결정 반도체 디바이스는 상기 제2절연층에 제공된 비단결정 반도체층의 적어도 일부분을 포함한다.
또 다른 바람직한 일 실시예에서, 상기 단결정 반도체 디바이스는 상기 단결정 반도체층의 적어도 일부분을 채널영역으로서 포함하는 박막 트랜지스터이고, 상기 비단결정 반도체 디바이스는 상기 비단결정 반도체층의 적어도 일부분을 채널영역으로서 포함하는 박막 트랜지스터이다.
또 다른 바람직한 일 실시예에서, 상기 전자장치는 상기 제2절연층과 상기 비단결정 반도체층 사이 및 상기 단결정 반도체층과 상기 비단결정 반도체층 사이에 위치하는 제3절연층을 더 포함한다. 상기 단결정 반도체 디바이스는 바람직하게는 상기 제3절연층상에 게이트 전극을 더 포함한다. 상기 비단결정 반도체 디바이스는 바람직하게는 상기 비단결정 반도체층을 커버하는 게이트 절연막 및 상기 게이트 절연막상의 게이트 전극을 더 포함한다. 상기 제3절연층은 바람직하게는 상기 비단결정 반도체 디바이스의 게이트 절연막보다 얇다.
또 다른 바람직한 일 실시예에서, 상기 단결정 반도체 디바이스의 게이트 전극과 상기 비단결정 반도체 디바이스의 채널영역은 동일한 다결정 반도체막으로 이루어진다.
본 발명의 바람직한 실시예에 따른 반도체 장치를 제조하는 방법은, 바람직하게는, (a) 반도체 기판의 표면을 커버하는 제1절연층; 상기 표면으로부터 측정된 소정의 깊이에 위치하고 수소이온 및/또는 희가스의 이온을 포함하는 이온 주입층; 및 상기 제1절연층과 상기 이온 주입층 사이에 위치하는 단결정 반도체층을 포함하는 단결정 반도체 기판을 준비하는 단계; (b) 절연성 표면을 갖는 지지기판을 준비하는 단계; (c) 상기 제1절연층이 상기 지지기판의 절연성 표면과 접촉하도록 상기 지지기판의 절연성 표면의 선택된 영역상에 상기 단결정 반도체 기판을 본딩하는 단계; (d) 상기 단결정 반도체 기판이 상기 제2절연층으로 커버되도록 상기 지지기판 위에 제2절연층을 퇴적하는 단계; 및 (e) 상기 제1절연층 및 상기 단결정 반도체층을 상기 지지기판상에 남겨둔채로 상기 지지기판으로부터 상기 단결정 반도체 기판 자체의 일부분 및 상기 단결정 반도체 기판을 커버하는 상기 제2절연층의 일부분을 제거하는 단계를 포함한다.
본 발명의 바람직한 일 실시예에서, 상기 단계 (d)는 상기 제2절연층의 두께가 실질적으로 상기 제1절연층의 두께 이상이 되도록 상기 제2절연층을 퇴적하는 단계를 포함한다.
또 다른 바람직한 실시예에서, 상기 단계 (d)는 350℃ 이하의 온도로 상기 제2절연층을 퇴적하는 단계를 포함한다.
또 다른 바람직한 실시예에서, 상기 단계 (e)는 상기 단결정 반도체 기판을 400℃ ~ 650℃의 온도로 가열하여, 상기 단결정 반도체층을 상기 단결정 반도체 기판으로부터 분리하는 단계를 포함한다.
또 다른 바람직한 실시예에서, 상기 방법은 상기 단계 (e)후에, 상기 제2절연층 및 상기 단결정 반도체층을 선택적으로 에칭하여 그 두께를 감소시킴으로써, 상기 제1절연층의 두께와 상기 제2절연층의 두께를 실질적으로 동일하게 하는 단계 (f)를 더 포함한다.
또 다른 바람직한 실시예에서, 상기 단계 (d) 후 상기 단계 (e) 전에 상기 제2절연층상에 비정질 반도체막을 퇴적하는 단계 (d2)를 더 포함한다.
상기 바람직한 특정 실시예에서, 상기 단계 (e)는 바람직하게는 상기 단결정 반도체층을 상기 단결정 반도체 기판으로부터 분리함과 동시에 상기 비정질 반도체막으로부터 수소원자를 제거하는 단계를 포함한다.
본 발명의 바람직한 실시예에 따른 반도체 장치를 포함하는 전자장치를 제조하는 방법은, 바람직하게는, (a) 기판의 표면을 커버하는 제1절연층; 상기 표면으로부터 측정된 소정의 깊이에 위치하고 수소이온과 희가스의 이온을 포함하는 이온 주입층; 및 상기 제1절연층과 상기 이온 주입층 사이에 위치하는 단결정 반도체층을 포함하는 단결정 반도체 기판을 준비하는 단계; (b) 절연성 표면을 갖는 지지기판을 준비하는 단계; (c) 상기 제1절연층이 상기 지지기판의 절연성 표면과 접촉하도록 상기 지지기판의 절연성 표면의 선택된 영역상에 상기 단결정 반도체 기판을 본딩하는 단계; (d) 상기 단결정 반도체 기판이 상기 제2절연층으로 커버되도록 상기 지지기판 위에 제2절연층을 퇴적하는 단계; (e) 상기 제1절연층 및 상기 단결정 반도체층을 상기 지지기판상에 남겨둔채로 상기 지지기판으로부터 상기 단결정 반도체 기판 자체의 일부분 및 상기 단결정 반도체 기판을 커버하는 상기 제2절연층의 일부분을 제거함으로써, 상기 제1절연층 및 상기 단결정 반도체층이 상기 지지기판의 절연성 표면의 선택된 영역상에 제공되고 상기 제2절연층은 상기 제1절연층 이 존재하는 선택된 영역을 제외한 상기 지지기판의 전체 절연성 표면상에 퇴적된 반도체 장치를 형성하는 단계; 및 (f) 상기 반도체 장치의 제1절연층 위에, 상기 단결정 반도체층의 적어도 일부분을 포함하는 단결정 반도체 디바이스를 형성하고 또한, 상기 반도체 장치의 제2절연층상에 상기 비단결정 반도체 디바이스를 형성하는 단계를 포함한다.
본 발명의 바람직한 일 실시예에서, 상기 방법은 바람직하게는, 상기 단계 (d) 후 상기 단계 (e) 전에 상기 제2절연층상에 비정질 반도체막을 퇴적하는 단계 (d2)를 더 포함한다.
또 다른 바람직한 실시예에서, 상기 단계 (e)와 상기 단계 (f) 사이에, (g) 상기 단결정 반도체층 및 상기 제2절연층상에 제3절연층을 형성하는 단계; 및 (h) 상기 제3절연층상에 비정질 반도체막을 퇴적하는 단계를 더 포함한다.
또 다른 바람직한 실시예에서, 상기 단계 (f)는, (f2) 상기 비정질 반도체막을 결정화하여 다결정 반도체막으로 변화시키는 단계 및 (f3) 상기 다결정 반도체막을 패터닝하는 단계를 포함한다.
또 다른 바람직한 실시예에서, 상기 단계 (f)는 박막 트랜지스터를 상기 단결정 반도체 디바이스 및 비단결정 반도체 디바이스로서 형성하는 단계를 포함한다.
또 다른 바람직한 실시예에서, 상기 단계 (a)는, 상기 이온 주입층과 상기 제1절연층 사이에 상기 단결정 반도체층의 적어도 일부분을 채널영역으로서 사용하는 복수의 트랜지스터 구조가 적어도 부분적으로 한정되어 있는 단결정 반도체 기 판을 준비하는 단계를 포함한다.
또 다른 바람직한 실시예에서, 상기 단계 (f)는, (f2) 상기 비정질 반도체막을 결정화하여 다결정 반도체막으로 변화시키는 단계; 및 (f3) 상기 다결정 반도체막을 패터닝하는 단계를 포함한다. 상기 비단결정 반도체 디바이스는 상기 다결정 반도체막의 적어도 일부분을 채널영역으로서 사용하는 박막 트랜지스터이고, 상기 단결정 반도체 디바이스는 상기 다결정 반도체막의 적어도 다른 일부분을 게이트 전극으로서 사용하는 박막 트랜지스터이다.
또 다른 바람직한 실시예에서, 상기 단계 (f)는 상기 단결정 반도체 디바이스 및 상기 비단결정 반도체 디바이스로서 박막 트랜지스터를 형성하는 단계를 포함한다. 상기 단계 (f)는 (f2') 상기 단결정 반도체 디바이스에 대한 게이트 전극을 상기 제3절연층에 제공하는 단계, (f2) 상기 비정질 반도체막을 결정화하여 다결정 반도체막으로 변화시키는 단계, (f3) 상기 다결정 반도체막을 패터닝하는 단계, (f4) 상기 패터닝된 다결정 반도체막을 커버하는 게이트 절연막을 형성하는 단계, (f5) 상기 비단결정 반도체 디바이스에 대한 게이트 전극을 상기 게이트 절연막에 제공하는 단계를 포함한다. 상기 단계 (g)는 상기 단계 (f4)에 의해 형성된 게이트 절연막보다 얇은 상기 제3절연층을 형성하는 단계를 포함한다.
본 발명의 바람직한 실시예에 따른 반도체 장치는, 바람직하게는 표면상에 SiO2막을 갖는 기판; 및 상기 SiO2막의 표면에 본딩되는 단결정 실리콘층을 포함한다. 상기 장치는, 바람직하게는, 상기 SiO2막의 표면과 상기 단결정 실리콘층 사이 에 제공되는 제1SiO2층, 및 상기 제1SiO2층이 존재하는 영역을 제외한 SiO2막의 전체 표면상에 퇴적된 제2SiO2층을 더 포함한다.
상술한 본 발명의 여러 바람직한 실시예에 따르면, 단결정 반도체층을 기판의 표면에 본딩함으로써 상기 기판의 표면상에 형성되는 레벨 차이가 종래기술에 비해 상당히 감소될 수 있다. 게다가, 동일한 기판상에 단결정 반도체 장치 및 비단결정 반도체 장치를 포함하는 고신뢰성 전자장치가 제공될 수 있다. 상기 단결정 및 비단결정 반도체 장치를 동일한 기판상에 함께 집적함으로써, 훨씬 더 고성능의 시스템이 실현된다.
본 발명의 다른 특징, 요소, 공정, 단계, 특성 및 장점은 첨부한 도면을 참조하여 본 발명의 바람직한 실시예의 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
본 발명의 바람직한 실시예에 따르면, 단결정 반도체 기판이 절연성 표면을 갖는 지지기판(예를 들어, 유리기판)상에 본딩된 후 상기 단결정 반도체 기판의 벌크부분이 상기 지지기판으로부터 제거되기 전에, 절연막은 상기 지지기판상에 퇴적된다. 그리고, 상기 단결정 반도체 기판의 벌크부분이 상기 지지기판으로부터 제거될 때, 상기 절연막의 과잉부분은 리프트-오프(lift-off) 기술에 의해 또한 제거된다. 상기 리프트-오프 기술을 채택함으로써, 상기 단결정 반도체 기판이 어떠한 모양을 갖는지 상관없이, 제거되는 상기 절연막의 과잉부분은 단결정 반도체 기판과 동일한 모양을 갖는다. 그 결과, 상기 지지기판상에 남아있는 절연막은 상기 지지기판상에 본딩된 단결정 반도체층과 자기-정합된다.
이하에, 본 발명의 바람직한 실시예는 도1a ~ 도1f를 참조하여 더 상세히 설명된다.
먼저, 도1a에 나타난 바와 같이, 이온 주입층(6)을 포함하는 단결정 반도체 기판이 준비된다. 상기 이온주입층(6)은 수소이온 및/또는 희가스의 이온을 표면에서 측정된 소정의 깊이로 주입함으로써 미리 생성된다. 제1절연층(2)은 또한 상기 단결정 반도체 기판의 표면상에 형성된다. 단결정 반도체 기판에서, 제1절연층(2)과 이온 주입층(6) 사이에 위치한 부분은 단결정 반도체층(4)인 반면, 상기 이온 주입층(6)과 상기 단결정 반도체 기판의 하부면 사이에 위치한 다른 부분은 벌크부분(10)이다.
다음에, 도1b에 나타난 바와 같이, 절연성 표면(12)을 갖는 지지기판(1)이 준비된다. 그 후에, 도1c에 나타난 바와 같이, 단결정 반도체 기판은 상기 단결정 반도체 기판의 제1절연층(2)이 상기 절연성 표면(12)상에 선택된 영역과 접촉하도록 상기 지지기판(1)상에 본딩된다.
그 후에, 도1d에 나타난 바와 같이, 제2절연층(3)은 단결정 반도체 기판이 본딩된 기판(1)의 노출된 표면 전체에 퇴적된다. 제2절연층(3)의 퇴적온도는 바람직하게는, 수소이온이 상기 단결정 반도체 기판의 이온 주입층(6)으로부터 이탈하는 온도보다 낮다.
그 후에, 상기 기판(1)은 소정의 온도로 어닐링되고, 그에 의해, 도1e에 나 타난 바와 같이 상기 단결정 반도체 기판을 이온 주입층(6)을 따라 2개로 분할된다. 상기 어닐링 온도는 일반적으로 적어도 400℃이고 바람직하게는 500℃ 이상이다. 또한, 기판(1)의 내열성을 고려하면, 어닐링 온도는 바람직하게는 기껏해야 650℃이고 더욱 바람직하게는 600℃ 이하이다. 상기 공정의 결과로서, 단결정 반도체 기판의 벌크부분(10)이 상기 지지기판(1)으로부터 분리될 뿐 아니라, 상기 벌크부분(10)의 상면 및 측면을 커버한 제2절연층(3)의 과잉부분도 리프트 오프된다. 결과적으로, 제2절연층(3)은 상기 제1절연층(2)이 존재하지 않는 표면영역만을 커버한다. 그 후에, 필요한 경우, 상기 제2절연층(3)의 표면부분은 상기 단결정 반도체층(4)의 단부 주변으로부터 에칭될 수 있고, 그에 의해 도1f에 나타난 바와 같이 제2절연층(3)의 표면을 평탄화한다.
상기 방법에서, 상기 단결정 반도체층(4)이 상기 지지기판(1)상에 본딩된 본딩기판(20)이 얻어질 수 있다. 상기 본딩기판(20)에서, 제2절연층(3)은 상기 제1절연층(2)과 자기-정합되도록(즉, 제1절연층(2)과 중복하지 않도록) 상기 기판(1)의 표면상에 제공된다. 즉, 상기 제2절연층(3)의 단부는 상기 제1절연층(2)의 관련된 단부와 접촉된다. 따라서, 상기 단결정 반도체층(4)을 본딩함으로써, 레벨차이가 더 작게 형성된다.
여기서 사용된 바와 같이, 절연성 표면과 상기 표면상에 형성된 단결정 반도체층을 갖는 기판만을 포함하는 구조는 "반도체 장치"로 지칭된다. 따라서, 도1f에 나타난 바와 같은 단결정 반도체층(4)을 포함하는 본딩기판(20)은 여기서 "반도체 장치"라 지칭될 수 있다. 또한, 반도체 장치에서 "절연성 표면을 갖는 기판"은 일 반적으로 유리의 절연기판이지만 항상 평면형상을 가져야 하는 것은 아니다.
상기 레벨 차이를 감소시키기 위해, 제1절연층(2)의 두께는 바람직하게는 상기 제2절연층(3)의 두께와 거의 동일하다. 그러나, 이들 절연층(2 및 3)이 서로 다른 두께를 갖더라도, 상기 레벨 차이는 여전히 충분히 효과적으로 감소될 수 있다. 게다가, 상기 제2절연층(3)은 상기 단결정 반도체 기판이 상기 지지기판(1)으로부터 제거되기전에 상기 제1절연층(2)보다 훨씬 두껍더라도, 상기 제2절연층(3)의 최종 두께는 상기 지지기판(1)상에 남아있는 제2절연층(3)의 일부분을 에칭함으로써 조정될 수 있다. 상기 제2절연층(3)의 최종 두께는 바람직하게는, 상기 제1 및 제2절연층(2 및 3) 사이의 두께차이(즉, 레벨차이)의 절대치가 기껏해야 약 100 nm, 더욱 바람직하게는 약 50 nm 이하이도록 한정된다.
도1f에 나타난 본딩기판(20)상에 TFT를 형성하는데 있어서, 단결정 반도체 TFT는 상기 지지기판(1)상에 본딩된 단결정 반도체층(4)을 사용하여 제조될 수 있다. 또한, 비단결정 반도체층이 제2절연층(3)상에 퇴적되면, 단결정 반도체 TFT 및 비단결정 반도체 TFT는 동일한 기판(1)상에 함께 집적될 수 있다. 이러한 방법으로 회로가 동일한 기판상에 단결정 및 비단결정층으로 이루어지더라도, 본 발명에 따르면 상기 기판표면상의 레벨차이는 상당히 최소한으로 감소될 수 있고, 심지어 소정 경우에는 제거될 수 있다. 따라서, 단선이나 배선의 단락을 최소화하면서 고신뢰성의 반도체 장치가 제공될 수 있다.
본딩기판(20)은 반도체 장치를 갖는 여러 전자장치의 용도에 적용할 수 있다. 여기서 사용된 바와 같이, "반도체 장치를 포함하는 전자장치"는 광범위하게 적어도 2개의 반도체 장치를 포함하는 임의의 전자장치, 예를 들어, 액티브-매트릭스 기판, LCD, 유기 EL 디스플레이, LSI 등을 지칭한다. 예를 들어, 반도체 장치를 포함하는 상기의 전자장치는 제1절연층(2)상에 단결정 실리콘 TFT 및 제2절연층(3)상에 다결정 실리콘 TFT를 포함하는 액티브-매트릭스 기판일 수 있다. 단결정 실리콘 TFT는 그의 채널영역으로서 단결정 반도체층(단결정 실리콘층)(4)의 적어도 일부분을 사용할 수 있다. 반면에, 다결정 실리콘 TFT는 그의 채널영역으로서 상기 제2절연층(3)상에 다결정 실리콘층을 사용할 수 있다. 게다가, 상기 단결정 실리콘 TFT의 게이트 전극 및 상기 비단결정 실리콘 TFT의 채널영역은 동일한 다결정 반도체막으로 이루어질 수 있다.
실시예 1
이하에, 본 발명의 바람직한 제1특정 실시예가 도2a ~ 도2h를 참조하여 설명된다.
먼저, 도2a에 나타난 바와 같이, 지지기판(100) 및 단결정 실리콘 기판(200)이 준비된다. 비록 하나의 단결정 실리콘 기판(200)만 도2a에 도시되지만, 상기 단일 지지기판(100)상에 본딩되는 단결정 실리콘 기판(200)의 수는 하나일 필요는 없고 2개이상일 수 있다.
상기 바람직한 실시예에서, 지지기판(100)은 SiO2막(110)이 약 100 nm의 두께로 퇴적된 유리기판 Code 1737(Corning Inc.에 의해 생산됨)이다. 상기 SiO2막(110)은 TEOS(tetraethylorthosilicate) 및 산소가스를 이용하여 플라즈마 CVD 공 정에 의해 퇴적될 수 있다. 상기 SiO2막(110)은 상기 기판의 재료에 따라 생략될 수 있다. 예를 들어, 유리기판 Code 1737이 사용될 때, 그의 표면상에 항상 절연막을 퇴적할 필요는 없다. 상기 지지기판(100)은 절연성 표면만 가지면 되고, 전체 지지기판(100)이 전기적으로 절연되는 재료로 형성될 필요는 없다.
다음에, 본 바람직한 실시예에 따른 단결정 실리콘 기판(200)의 형성방법을 설명한다.
먼저, 제1SiO2막(210)이 단결정 실리콘 웨이퍼의 표면상에, 예를 들어, 50 nm ~ 100 nm 사이의 두께로 퇴적된다. 본 바람직한 실시예에서, 제1SiO2막(210)은 약 100 nm의 두께를 갖는다. 그러나, 상기 지지기판(100)이 절연막(110)을 갖지 않으면, 단결정 실리콘 기판(200)의 제1SiO2막(210)이 바람직하게 비교적 두꺼워서(예를 들어, 200 nm ~ 300 nm의 범위) 상기 특성을 안정화시킨다.
다음에, 수소이온 주입층(220)은 단결정 실리콘 웨이퍼에서 소정의 깊이로 형성된다. 상기 공정에서, 상기 지지기판상에 본딩되는 단결정 실리콘층의 두께는 생성된 수소이온 주입층(220)의 깊이로 한정될 수 있다. 상기 수소이온 주입층(220)은 예를 들어, 약 500 nm의 깊이에 위치할 수 있다. 상기 수소이온 주입층(220)은 소정의 농도로(예를 들어, 5 × 1016/cm2) 수소이온을 주입함으로써 형성될 수 있다. 선택적으로, 상기 수소이온 뿐 아니라 희가스의 이온도 주입될 수 있다. 상기 수소이온 및 희가스의 이온을 결합하여 주입함으로써, 상기 수소이온은 상기 단결정 실리콘 기판(200)의 벌크를 쪼개어 분리하도록 감소된 농도로 주입될 필요 가 있다. 그리고, 수소이온의 주입농도가 감소할 때, 수소-액셉터 본딩을 통해 생성되는 복잡한 결함이 최소화될 수 있고, 상기 수소주입으로 인한 장치 성능의 열화도 회피될 수 있다. 상기 희가스 이온은 상기 수소이온보다 더 많은 양을 갖기 때문에, 상기 희가스 이온의 주입은 상기 수소이온의 주입보다 상기 실리콘 웨이퍼상에 더 큰 손상을 발생시킨다. 따라서, 주입농도는 요구되는 장치성능에 따라 적절하게 결정될 필요가 있다. 상기 바람직한 실시예에서, 수소이온 및 He이온은 각각 1×1016/cm2 의 주입농도 및 3×1016/cm2 의 주입농도로 상기 실리콘 웨이퍼에 주입된다.
그 후에, 상기 방법으로 준비된 실리콘 웨이퍼는 소정의 크기 및 형상을 갖는 적어도 하나의 단결정 실리콘 기판(200)으로 절단된다. 상기 단결정 실리콘 기판(200)의 크기 및 형상은 상기 지지기판(100)에 본딩되는 단결정 반도체층의 크기 및 형상에 따라 결정된다. 상기 단결정 실리콘 기판(200)이 비교적 작은 크기를 갖는 경우, 단일 실리콘 웨이퍼가 복수의 단결정 실리콘 기판(200)으로 절단될 수 있다. 또한, 다수의 단결정 실리콘 기판(200)이 동일한 지지기판(100)상에 본딩되면, 상기 단결정 실리콘 기판(200)은 각각 다른 실리콘 웨이퍼로부터 절단된다.
단결정 실리콘 기판(200)에서, 상기 수소이온 주입층(220)과 제1SiO2막(210) 사이의 부분은 여기서 단결정 실리콘층(190)으로 지칭되는 반면, 상기 수소이온 주입층(220)보다 깊은 다른 부분은 여기서 벌크부분(200b)으로 지칭된다. 상기 단결정 실리콘층(190) 및 제1SiO2막(210)은 총칭하여 여기서 "표면영역(200a)"으로 지칭 된다.
그 후에, 상기 지지기판(100)의 표면 및 단결정 실리콘 기판(200)은 SC-1 용액(즉, 암모니아, 과산화수소 및 탈이온수의 혼합물)으로 초음파 세정된 후(메가소닉 세정될 수 있음), 초순수로 린스되어, 그에 의해 상기 표면으로부터 이물 입자를 제거하고 이들 기판의 표면을 활성화한다.
그 후에, 도2b에 나타난 바와 같이, 단결정 실리콘 기판(200) 및 지지기판(100)이 소정의 영역(100s)에 실온으로 본딩되고, 그에 의해 본딩된 기판을 얻는다. 상기 공정에서, 이들 기판(200 및 100)은 상기 지지기판(100)의 절연막(110)이 상기 단결정 실리콘 기판(200)의 제1SiO2막(210)과 접촉하도록 함께 본딩된다.
상기 지지기판(100)의 표면상에, 상기 단결정 실리콘 기판(200)이 본딩된 영역(100s)은 여기서 "단결정 반도체 디바이스 영역(100s)"이라 지칭되는 반면, 다른 영역은 "비단결정 반도체 디바이스 영역(100p)"이라 지칭된다.
다음에, 도2c에 나타난 바와 같이, 제2SiO2막(230) 및 a-Si막(240)은 예를 들어, 상기 본딩된 기판의 전체 노출표면을 커버하도록, 플라즈마 CVD 공정에 의해, 각각 약 100 nm 및 약 50 nm의 두께의 순서로 퇴적된다. 이들 막(230 및 240)을 퇴적하는데 있어서, 상기 본딩된 기판의 온도는 바람직하게는 250℃이상 수소 이탈온도(예를 들어, 350℃ 이하)이하로 유지된다. 그 결과, 상기 벌크부분(200b)이 상기 단결정 실리콘 기판(200)으로부터 쪼개지거나 분리되도록 하지 않고서, 상기 수소결합의 일부가 상기 지지기판(100)과 단결정 실리콘 기판(200) 사이의 접합 부에서 더 강한 Si-O-Si 결합으로 변환될 수 있다. 그 결과, 상기 결합강도는 증가될 수 있다. 또한, 상기 제2SiO2막(230)의 두께는 바람직하게는 상기 제1SiO2막(210)의 두께과 거의 동일하다.
그 후에, 상기 본딩기판은 바람직하게는 적어도 약 400℃, 더욱 바람직하게는 500℃ ~ 600℃ 사이의 온도로 어닐링된다. 상기 열처리의 결과로서, 상기 수소원자는 스스로 a-Si막(240)으로부터 이탈되고, 상기 단결정 실리콘 기판(200)은 상기 수소이온 주입층(220)을 따라 분리된다. 즉, 상기 단결정 실리콘 기판(200)의 벌크부분(200b)은 상기 본딩기판에서 떨어진다. 동시에, 상기 단결정 실리콘 기판(200)의 노출된 하부면 및 측면을 커버하는 상기 제2SiO2막(230) 및 a-Si막(240)의 부분은 또한 리프트-오프된다. 결과적으로, 도2d에 나타난 바와 같이, 상기 단결정 실리콘 기판(200)의 표면영역(200a)(즉, 제1SiO2막(210) 및 단결정 실리콘층(190))은 상기 지지기판(100)의 단결정 반도체 디바이스 영역(100s)에 남아있는 반면, 상기 제2SiO2막(230)(예를 들어, 100 nm의 두께를 갖음) 및 a-Si(또는 다결정)막(240)(예를 들어, 50 nm의 두께를 갖음)이 상기 비단결정 반도체 디바이스 영역(100p)에 남아있다.
상기 방법에서, 도2e에 도시된 본딩기판(600)이 얻어진다. 상기 바람직한 실시예에서, 상기 제2SiO2막(230)의 두께는 상기 제1SiO2막(210)의 두께와 거의 동일하다. 따라서, 이들 절연막(230 및 210)은 함께 상기 본딩기판(600)을 걸쳐 실질적으로 평탄한 표면을 갖는 단일 절연층을 구성한다.
선택적으로, 상기 제2SiO2막(230)의 두께는 상기 제1SiO2막(210)의 두께와 다를 수 있다. 그러나, 상기 차이의 절대치는 바람직하게는 기껏해야 100 nm이고 더욱 바람직하게는 50 nm 이하이다. 그러면, 상기 기판의 표면상의 영역(100s 및 100p) 사이의 레벨차이는 100 nm 이하로, 바람직하게는 50 nm 이하로 감소될 수 있다.
상기 제조방법에 따르면, 상기 제2SiO2막(230)은 상기 단결정 실리콘층(190)과 자기-정합되도록, 상기 단결정 실리콘층(190)이 본딩된 영역(100s)과는 다른 영역(100p)에서 한정될 수 있다. 따라서, 상기 기판상의 표면영역(100s 및 100p) 사이의 레벨차이는 제조공정을 복잡하게 하지 않고 감소될 수 있다. 그 결과, 고신뢰성의 단결정 Si 디바이스 및 비단결정 Si 디바이스는 동일한 기판(600)상에 함께 집적될 수 있다. 또한, 상기 바람직한 실시예에 따르면, 비단결정 실리콘 디바이스는 a-Si막(240)을 사용하여 상기 제2SiO2막(230)상에 용이하게 제조될 수 있다. 그 경우에, 단결정 실리콘 디바이스(예를 들어, 단결정 실리콘 TFT) 및 비단결정 실리콘 디바이스(예를 들어, 비단결정 실리콘 TFT)는 바람직하게는 동시에 제조되는데, 이것은 상기 단결정 실리콘층(190)과 a-Si막(240) 사이의 레벨차이가 상기 제조공정을 더 간소화하고 수율을 증가시키도록 충분히 작기 때문이다. 예를 들어, 단결정 실리콘 TFT 및 다결정 실리콘 TFT를 동일한 기판(600)상에 제조함으로써, 액티브-매트릭스 기판이 형성될 수 있다.
이하에, 기판(600)을 이용하여 액티브-매트릭스 기판을 형성하는 예시적인 방법이 설명된다.
먼저, a-Si막(240)은 결정화되어(예를 들어, 레이저빔으로) p-Si막(240p)이 된다. a-Si막(240)에 포함된 수소원자는 어닐링 공정에 의해 제거되었다(도2d). 그 때문에, 본 결정화 공정에서, 상기 수소원자의 급속한 팽창이나 이탈로 인해 p-Si막(240p)이 파열되는 것을 방지할 수 있다. 상기 결정화 공정은 예를 들어, 300 ~ 400 mJ/cm2의 에너지 밀도로 전체기판(600)을 엑시머 레이저빔(308 nm의 파장을 갖는 XeCl 레이저빔과 같은)에 노출시킴으로써 행해질 수 있다. 선택적으로, 상기 a-Si막(240)은 또한 용광로에서 기판(600)을 어닐링함으로써 결정화될 수 있다. 어쨌든, 단결정 실리콘층(190)은 바람직하게는 충분히 두껍다. 이것은 다소 두꺼운 단결정 실리콘층(19)에서, 그의 표면은 녹지만 그의 내부는 녹지않기 때문이다. 더욱 구체적으로, 상기 단결정 실리콘층(190)은 바람직하게는 적어도 300 nm, 더욱 바람직하게는 500 nm 이상(예를 들어, 약 500 nm)의 두께를 갖는다. 게다가, 이들 결정화 공정 중 어느 하나를 행함으로써, 수소이온의 주입으로 인해 단결정 실리콘층(190)에 형성되는 결정결함 및 다른결함은 충분히 회복될 수 있다.
다음에, 도2e에 나타난 바와 같이, 상기 단결정 실리콘층(190) 주변에 노출되는 제2SiO2막(230)의 부분은 이방성 에칭공정의 종류인 RIE(reactive ion etching) 공정에 의해 선택적으로 에칭된다. 상기 바람직한 실시예에서, 상기 제2SiO2막(230)의 노출부분은 CHF3, CF4 및 Ar 가스의 혼합물을 사용하는 RIE 공정에 의해 p-Si막(240p)(예를 들어, 약 50 nm)의 두께에 대응하는 깊이까지 선택적으로 제거된다.
다음에, 포토레지스트로 마스킹된 p-Si막(240p)을 이용하여, 상기 단결정 실리콘층(190)은 소정의 두께를 갖도록 에칭된다. 상기 에칭공정은 예를 들어, Cl2, HBr, He 및 O2 가스의 혼합물을 사용하는 RIE공정으로서 행해질 수 있다. 그 결과, 쪼개짐이나 분리에 기인하여 생성된 수소원자 및 결함은 상기 단결정 실리콘층(190)의 표면 주변에서 제거될 수 있다. 본 발명자는 상기 수소원자 또는 결함을 충분히 제거하기 위해, 상기 단결정 실리콘층(190)은 적어도 150 nm, 바람직하게는 200 nm 이상으로 에칭될 필요가 있음을 실험을 통해 확인하였다. 본 바람직한 실시예에서, 상기 단결정 실리콘층(190)은 표면에서 측정된 바와 같이 약 400 nm의 깊이로 에칭된다.
그 후에, 도2f에 나타난 바와 같이, 소정의 형상을 갖는 포토레지스트 패턴(500)은 포토리소그래픽 공정에 의해 단결정 실리콘층(190) 및 p-Si막(240p)상에 한정된다.
그 후에, 도2g에 나타난 바와 같이, p-Si막(240p) 및 단결정 실리콘층(190)은 RIE공정에 의해 섬모양으로 패터닝되고, 그에 의해 p-Si 반도체층(240') 및 단결정 Si 반도체층(190')을 형성한다. 도2g에 도시된 예에서, 단결정 실리콘층(190)은 간략화를 위해 2개의 트랜지스터만이 제조되는 하나의 섬모양 단결정 Si 반도체층(190')으로 패터닝된다. 그러나, 실제로는, 제조된 트랜지스터의 수는 2개로 제한되지 않고 더 많은 트랜지스터가 형성된다.
그 후에, 게이트 산화막(260)은 p-Si 반도체층(240')과 단결정 실리콘 반도체층(190') 위에 퇴적된다. 마지막으로, 게이트 전극(270)은 각각의 트랜지스터에 대해 형성되고, 불순물 이온이 상기 반도체층(240' 및 190')에 주입되고, 층간 절연막(280)은 상기 기판 위에 퇴적되고, 콘택트홀은 그것을 통해 개방되고, 금속배선(300)은 상기 홀을 채우도록 제공되고, 상기 공정 모두는 잘 알려진 방법에 의해 행해질 수 있다. 결과적으로, 단결정 실리콘 TFT(700) 및 다결정 실리콘 TFT(800)는 동일한 기판상에 제조될 수 있다.
상기 방법에 따르면, 단결정 실리콘 TFT 및 다결정 실리콘 TFT는 동일한 기판(600)상에 효율적으로 제조될 수 있다. 그 중에서, 비정질 실리콘막은 바람직하게는, 상기 단결정 실리콘 기판의 벌크부분을 분리하기 위해 어닐링 공정이 행해지기 전에 제공된다. 이것은 상기 어닐링 공정을 행함으로써, 상기 단결정 실리콘 기판이 분리될 수 있을 뿐 아니라, 수소원자가 비정질 실리콘막으로부터 제거될 수 있기 때문이다. 결과적으로, 수소원자를 비정질 실리콘막으로부터 제거하는 부가의 공정을 개별적으로 제공하지 않고, 비정질 실리콘막이 레이저빔으로 결정화되는 동안, 상기 수소원자의 급격한 팽창이나 이탈로 인해 비정질 실리콘막이 파열되는 것을 방지할 수 있다.
단결정 실리콘층을 포함하는 반도체 디바이스는 단결정 실리콘 TFT일 필요는 없다. 유사하게, 비단결정 실리콘층을 포함하는 반도체 디바이스는 다결정 TFT에 제한되지 않고, 임의의 다른 다결정 또는 비정질 실리콘 디바이스일 수 있다. 또한, 상술한 바람직한 실시예에서, 상기 단결정 반도체 디바이스 영역(100s)에 제공 된 제1절연층 및 상기 비단결정 반도체 디바이스 영역(100p)에 제공된 제2절연층은 둘다 SiO2막으로 가정된다.
실시예 2
이하에, 본 발명의 바람직한 제2특정 실시예가 도3a ~ 도3i를 참조하여 설명된다.
먼저, 도3a에 나타난 바와 같이, 지지기판(100) 및 단결정 실리콘 기판(200)이 준비된다. 상기 지지기판(100) 및 단결정 실리콘 기판(200)의 각각은 도2a를 참조하여 바람직한 제1실시예에 대해 설명된 대응부와 동일한 구성을 갖고 상기 대응부와 동일한 방법에 의해 준비될 수 있다. 도3a에서, 상기 단결정 실리콘 기판(200)의 제1SiO2막(210)은 상기 막(210)이 도2a에 도시된 제1SiO2막(210)보다 얇은 것처럼 도시된다. 그러나, 실제로는, 이들 2개의 막은 거의 동일한 두께를 갖는다. 상기 방법에서, 각각의 층의 두께 및 크기는 도3a 뿐 아니라 다른 도면에서 항상 측정하는 것은 아니다. 따라서, 본 발명은 상기 도면에 도시된 구성에 제한되지 않는다.
그 후에, 도2b를 참조하여 설명된 동일한 방법에 의해, 단결정 실리콘 기판(200) 및 지지기판(100)은 실온에서 소정의 영역(100s)(즉, 단결정 반도체 디바이스 영역)에서 함께 본딩되고, 그에 의해, 도3b에 나타난 바와 같은 본딩기판을 획득한다.
다음에, 도3c에 나타난 바와 같이, 제2SiO2막(230)은 상기 본딩기판의 전체 노출표면을 커버하도록 플라즈마 CVD 공정에 의해 약 100 nm의 두께로 퇴적된다. 상기 제2SiO2막(230)을 퇴적하는데 있어서, 상기 본딩기판의 온도는 바람직하게는 150℃이상이고 상기 수소이탈온도(예를 들어, 350℃ 이하)이하로 유지된다. 그 결과, 벌크부분(200b)이 상기 단결정 실리콘 기판(200)으로부터 쪼개지거나 분리하게 하지 않고, 일부의 수소결합이 지지기판(100)과 단결정 실리콘 기판(200) 사이의 접합부에서 더 강한 Si-O-Si결합이 된다. 그 결과, 결합강도가 증가될 수 있다.
그 후에, 본딩기판은 바람직하게는 적어도 약 400℃의 온도로, 더욱 바람직하게는 500℃ ~ 600℃의 온도로 어닐링된다. 상기 열처리의 결과로서, 상기 단결정 실리콘 기판(200)은 수소이온 주입층(220)을 따라 분리된다. 즉, 상기 단결정 실리콘 기판(200)의 벌크부분(200b)은 본딩기판으로부터 이탈된다. 동시에, 상기 단결정 실리콘 기판(200)의 노출된 하부면 및 측면을 커버한 제2SiO2막(230)의 부분은 또한 리프트-오프된다. 결과적으로, 도3d에 도시된 바와 같이, 단결정 실리콘 기판(200)(즉, 예를 들어, 100 nm의 두께를 갖는 제1SiO2막(210) 및 400 nm의 두께를 갖는 단결정 실리콘층(190))의 표면영역(200a)은 상기 지지기판(100)의 단결정 반도체 디바이스 영역(100s)에 남아있는 반면, 제2SiO2막(230)(예를 들어, 100 ~ 150 nm의 두께를 갖음)은 비단결정 반도체 디바이스 영역(100p)에 남아있다.
그 후에, 제2SiO2막(230) 및 단결정 실리콘층(190)의 표면부분은 이방성 에칭공정의 종류인 RIE 공정에 의해 순차적으로 제거된다. 선택적으로, 상기 제2SiO2 막(230) 및 단결정 실리콘층(190)의 표면부분은 그의 에칭율이 서로 실질적으로 동일하게 되도록 가스의 조성을 조정함으로써 동시에 제거될 수 있다. 그 결과, 쪼개짐이나 분리에 의해 야기되는 결함 또는 과잉 수소원자를 포함하는, 단결정 실리콘층(190)의 표면부분은 제거될 수 있다. 상기 제거되는 표면부분은 바람직하게는 적어도 150 nm, 더욱 바람직하게는 200 nm 이상의 두께를 갖는다.
상기 바람직한 실시예에서, 제2SiO2막(230)은 CHF3, CF4 및 Ar 가스의 혼함물을 사용하는 RIE 공정에 의해 약 50 ~ 100 nm의 깊이까지 제거되고, 그 후에, 단결정 실리콘층(190)은 Cl2, HBr, He 및 O2가스(도시되지 않음)를 사용하는 RIE 공정에 의해 약 300 nm의 깊이까지 제거된다.
이러한 방법으로, 상기 단결정 실리콘층(190)이 상기 지지기판(100)에 본딩된 본딩기판(601)은 도3d에 나타난 바와 같이 얻어진다. 상기 바람직한 실시예에서, 상기 제2SiO2막(230)의 두께는 제1SiO2막(210)의 두께와 거의 동일하다(예를 들어, 둘다 거의 100 nm일 수 있다). 따라서, 이들 절연막(230 및 210)은 함께 상기 본딩기판(601) 위에 실질적으로 평탄한 표면을 갖는 단일 절연층을 구성한다.
상기 제조방법에 따르면, 제2SiO2막(230)은 상기 단결정 실리콘층(190)과 자기-정합되도록, 상기 단결정 실리콘층(190)이 본딩된 영역(100s)과는 다른 영역(100p)에 한정될 수 있다. 따라서, 상기 기판상의 표면영역(100s 및 100p) 사이의 레벨차이는 감소될 수 있다. 그 결과, 고신뢰성 단결정 Si 디바이스 및 비단결정 Si 디바이스는 동일한 기판(601)상에 함께 집적될 수 있다. 또한, 결과적인 단결정 실리콘층(190)은 쪼개짐이나 분리에 의해 야기되는 과잉 수소원자나 결함을 갖지 않는다. 결과적으로, 고성능 단결정 실리콘 디바이스는 상기 단결정 실리콘층(190)으로 구성될 수 있다.
상술한 본딩기판(601)은 단결정 실리콘 TFT 및 다결정 실리콘 TFT를 포함하는 액티브-매트릭스 기판을 효율적으로 형성하는데 사용될 수 있다.
이하에, 상기 본딩기판(601)상에 단결정 실리콘 및 다결정 TFT를 제조하는 예시적인 방법이 설명된다. 다음의 예에서, 상기 다결정 실리콘 TFT의 채널영역 및 상기 단결정 실리콘 TFT의 게이트 전극은 동일한 다결정 실리콘막으로 구성된다.
먼저, 상기 단결정 실리콘층(190)은 단결정 실리콘 반도체층(190')을 한정하기 위해 소정의 형상으로 패터닝된다. 다음에, 도3e에 나타난 바와 같이, 제3SiO2막(250)(약 100 nm의 두께를 갖음) 및 a-Si막(240)(약 50 nm의 두께를 갖음)은 상기 본딩기판(601) 위에 플라즈마 CVD 공정에 의해 상기 순서로 퇴적된다. 그 후에, 상기 기판(601)은 바람직하게는 적어도 약 400℃의 온도로 어닐링된다. 그 다음에, 상기 a-Si막(240)에 포함된 수소원자는 이탈되고 제거될 수 있다. 그 결과, 상기 수소원자가 다음의 레이저 결정화 공정에서 급속하게 팽창하거나 이탈되는 것을 방지할 수 있다.
다음에, a-Si막(240)은 결정화되고(예를 들어, 레이저빔을 이용) p-Si막(240p)이 된다. 상기 a-Si막(240)에 포함된 수소원자는 이미 어닐링 처리에 의해 제거되었다(도3e를 참조하여 설명됨). 그 때문에, 상기 결정화 공정에서, 상기 p- Si막(240p)이 상기 수소원자의 급속한 팽창 또는 이탈에 기인하여 파열되는 것을 방지할 수 있다. 상기 결정화 공정은 예를 들어, 300 ~ 400 mJ/cm2의 에너지 밀도로 엑시머 레이저빔(308 nm의 파장을 갖는 XeCl 레이저빔과 같은)에 전체 기판(600)을 노출시켜 행해질 수 있다. 선택적으로, a-Si막(240)은 또한 상기 기판(601)을 용광로에서 어닐링함으로써 결정화될 수 있다. 레이저빔을 사용하여 a-Si막(240)을 결정화하는데 있어서, 상기 a-Si막(240)은 녹지만 그 아래의 단결정 실리콘 반도체층(190')은 녹지 않는다. 게다가, 상기 레이저 결정화 공정을 행함으로써, 수소이온의 주입에 기인하여 단결정 실리콘 반도체층(190')에 형성된 결정결함 및 다른 결함이 충분히 회복될 수 있다. 반면에, 용광로를 사용하여 a-Si막(240)을 결정화하는데 있어서, 단결정 실리콘 반도체층(190')의 불순물 프로파일 또는 결정성은 상기 결정화 공정에 의해 전혀 영향받지 않는다.
그 후에, 도3f에 나타난 바와 같이, 소정의 형상을 갖는 포토레지스트 패턴(500)은 p-Si막(240p)상에 한정되고, 그에 의해 RIE 공정에 의해 p-Si막(240p)을 패터닝한다. 이러한 방법으로, 단결정 실리콘 TFT에 대한 복수의 게이트 전극(272) 및 다결정 실리콘 TFT에 대한 복수의 활성영역(즉, p-Si층)(240')은 동일한 p-Si막(240p)으로 구성될 수 있다.
그 후에, 도3g에 나타난 바와 같이, 다결정 실리콘 TFT에 대한 게이트 산화막(260)이 퇴적된다. 그 다음에, 도3h에 나타난 바와 같이, 상기 단결정 실리콘 반도체층(190') 위에 위치한 상기 게이트 산화막(260)의 일부분은 필요한 경우 에칭 된다.
그 저항을 감소시키기 위해 불순물을 게이트 전극(272)에 주입하고, 마스크로서 사용되는 게이트 전극(272)을 사용하여 상기 단결정 실리콘 반도체층(190')에 불순물을 주입하는 공정 및 상기 p-Si층(240')에 불순물을 주입하는 공정이 동일한 조건(즉, 동일한 주입농도)하에서 동시에 행해질 필요가 있을 때, 상기 에칭 공정이 요구된다. 또한, 상기 에칭 공정은, 게이트 전극(272)의 전기적 저항이 예를 들어, Ni 또는 Ti의 금속막을 게이트 전극(272)상에 퇴적하고 상기 금속막을 실리사이드막으로 변화시켜 감소되어야 할 경우에 행해질 필요가 있다. 선택적으로, 상기 p-Si층(240')의 부분은 미리 고농도의 불순물 이온으로 도핑될 수 있다.
마지막으로, 불순물 이온은 상기 반도체층(240' 및 190')에 주입되고, 층간 절연막(280)은 상기 기판 위에 퇴적되고, 콘택트홀은 그것을 통해 개방되고, 금속배선(300)은 상기 홀을 채우도록 제공되고, 상기 공정 모두는 잘 알려진 방법에 의해 행해질 수 있다. 결과적으로, 단결정 실리콘 TFT(700) 및 다결정 실리콘 TFT(800)는 도3i에 나타난 바와 같이 동일한 기판상에 제조될 수 있다.
상기 방법에 따르면, 상기 단결정 실리콘 TFT 및 다결정 실리콘 TFT는 동일한 기판(601)상에 효율적으로 제조될 수 있다. 특히, 상기 단결정 실리콘 TFT의 게이트 전극 및 상기 다결정 실리콘 TFT의 활성영역은 제조공정을 간소하게 하고 본 실시예에 의해서만 달성되는 효과인, 동일한 p-Si막(240p)으로 동시에 구성될 수 있다.
게다가, 본 실시예의 방법에 따르면, 상기 단결정 실리콘 TFT(즉, 제3SiO2막(250))의 게이트 절연막의 두께 및 상기 다결정 실리콘 TFT의 게이트 절연막(260)의 두께는 서로 독립적으로 제어될 수 있다. 따라서, 상기 다결정 실리콘 TFT의 두께보다 얇은 단결정 실리콘 TFT의 게이트 절연막을 형성함으로써, 상기 단결정 실리콘 TFT의 문턱전압 및 S-계수는 본 실시예의 다른 효과인, 더욱 소망하는 값으로 조정될 수 있다.
실시예 3
이하에, 본 발명의 바람직한 제3실시예가 도4a ~ 도4h를 참조하여 설명된다.
상기 바람직한 실시예의 본딩기판(602)에서, 단결정 실리콘층을 포함하는 트랜지스터 구조는 도2d에 나타난 본딩기판(600)과 다르게 도4d에 도시된 바와 같은 제1절연층(210)상에 한정된다.
먼저, 도4a에 도시된 바와 같이, 지지기판(100) 및 단결정 실리콘 기판(201)이 준비된다. 상기 지지기판(100)은 도2a를 참조하여 제1실시예에 대해 설명된 대응부와 동일한 구성을 갖고, 상기 대응부와 동일한 방법에 의해 준비될 수 있다.
반면에, 상기 단결정 실리콘 기판(201)은 다음의 방법으로 준비될 수 있다.
먼저, 제1SiO2막(210)이 단결정 실리콘 웨이퍼의 표면상에, 예를 들어 50 nm ~ 100 nm의 두께로 퇴적된다. 본 바람직한 실시예에서, 제1SiO2막(210)은 약 100 nm의 두께를 갖는다. 그러나, 상기 지지기판(100)이 절연막(110)을 갖지 않으면, 상기 단결정 실리콘 기판(200)의 제1SiO2막(210)은 바람직하게는 비교적 두꺼워서(예 를 들어, 200 nm ~ 300 nm의 범위) 상기 특성을 안정화시킨다.
게다가, 단결정 실리콘 TFT인 트랜지스터 구조는 바람직하게는 상기 단결정 실리콘 기판(201)상에 미리 한정된다. 예를 들어, 통상의 IC 제조공정(또는 CMOS 공정의 일부)을 행함으로써, 게이트 전극(273), 게이트 절연막, 불순물 이온이 주입된 소스/드레인 영역, 부동화막 및 BPSG의 평탄화막이 형성된다. 상기 트랜지스터 구조의 두께가 감소되면, 단결정 실리콘 TFT가 얻어질 수 있다. 상기 트랜지스터 구조가 한정된 후에, 상기 단결정 실리콘 기판(201)의 표면은 화학-기계 연마(CMP) 공정에 의해 평탄화된다.
상기 트랜지스터 구조를 한정하는 상기 공정에서, 상기 게이트 절연막이 형성되기 전에, 상기 단결정 실리콘 트랜지스터층(191)은 바람직하게는 그의 섬모양 활성영역을 제외하고 미리 산화된다. 그 후에, 상기 단결정 실리콘 트랜지스터층(191)은 각각의 TFT에 대해 분할될 수 있다.
다음에, 수소이온 주입층(220)은 단결정 실리콘 기판(201)에 소정의 깊이로 형성된다. 수소이온 주입층(220)은 제1실시예에 대해 이미 설명된 것과 동일한 방법에 의해 생성될 수 있다. 상기 단결정 실리콘 기판(201)에서, 상기 수소이온 주입층(220)과 제1SiO2막(210) 사이의 부분은 여기서 "단결정 실리콘 트랜지스터층"(191)이라 칭해지는 반면, 상기 수소이온 주입층(220)보다 깊은 다른 부분은 "벌크부분"(201b)이라 칭해진다. 상기 단결정 실리콘 트랜지스터층(191) 및 제1SiO2막(210)은 총칭하여 여기서 "표면영역"(201a)이라 칭해진다.
그 후에, 상기 지지기판(100)의 표면 및 단결정 실리콘 기판(201)은 SC-1 용액(즉, 암모니아, 과산화수소 및 탈이온수의 혼합물)으로 초음파 세정되고(심지어 메가소닉 세정될 수 있음), 그 후에 초순수로 린스하여, 상기 표면으로부터 이물 입자를 제거하고 상기 기판의 표면을 활성화한다.
그 다음에, 도4b에 나타난 바와 같이, 단결정 실리콘 기판(201) 및 지지기판(100)은 실온으로 소정영역(즉, 단결정 반도체 디바이스 영역)(100s)에서 함께 본딩되어, 본딩기판을 얻는다. 상기 공정에서, 이들 기판(201 및 100)은 상기 지지기판(100)의 절연막(110)이 제1SiO2막(210)이나 단결정 실리콘 기판(201)의 BPSG와 접촉한다. 상기 단결정 실리콘 기판(201)이 본딩된 영역(100s)과 다른 지지기판(100)의 나머지 표면영역은 여기서, "비단결정 반도체 디바이스 영역"(100p)이라 칭해진다.
다음에, 도4c에 도시된 바와 같이, 상기 본딩기판의 전체 노출표면을 커버하기 위해, 예를 들어, 플라즈마 CVD 공정에 의해, 제2SiO2막(230) 및 a-Si막(240)은 이 순서로 각각 약 100 nm 및 약 50 nm의 두께로 퇴적된다. 상기 제2SiO2막(230)의 두께는 바람직하게는 상기 제1SiO2막(210)의 두께와 거의 동일하다. 이들 막(230 및 240)은 도2c를 참조하여 이미 설명된 것과 동일한 방법에 의해 퇴적될 수 있다.
그 후에, 본딩기판은 바람직하게는 적어도 약 400℃의 온도, 더욱 바람직하게는 500℃ ~ 650℃의 온도(더욱 구체적으로, 600℃ 이하)로 어닐링된다. 상기 열처리의 결과로서, 수소원자는 스스로 a-Si막(240)으로부터 이탈되고, 상기 단결정 실리콘 기판(201)은 상기 수소이온 주입층(220)을 따라 분리된다. 즉, 상기 단결정 실리콘 기판(201)의 벌크부분(201b)은 본딩기판으로부터 이탈한다. 동시에, 상기 단결정 실리콘 기판(201)의 노출된 하부면 및 측면을 커버한 상기 제2SiO2막(230) 및 a-Si막(240)의 부분도 리프트-오프된다. 결과적으로, 도4d에 도시된 바와 같이, 단결정 실리콘 기판(201)(즉, 제1SiO2막(210) 및 단결정 실리콘 트랜지스터층(191))의 표면영역(201a)은 상기 지지기판(100)의 상기 단결정 반도체 디바이스 영역(100s)에 남아있는 한편, 상기 제2SiO2막(230)(예를 들어, 100 nm의 두께를 갖음) 및 a-Si(또는 다결정)막(240)(예를 들어, 50 nm의 두께를 갖음)은 비단결정 반도체 디바이스 영역(100p)에 남아있다.
이러한 방법으로, 도4d에 도시된 본딩기판(602)이 얻어진다. 본 바람직한 실시예에서, 상기 제2SiO2막(230)의 두께는 제1SiO2막(210)의 두께와 거의 동일하다. 따라서, 이들 절연막(230 및 210)은 상기 본딩기판(602) 위에 실질적으로 평탄한 표면을 갖는 단일 절연층을 함께 구성한다.
상기 제조방법에 따르면, 제2SiO2막(230)은 단결정 실리콘 트랜지스터층(191)과 자기-정합되도록, 상기 단결정 실리콘 트랜지스터층(191)이 본딩된 영역(100s)과 다른 영역(100p)에 한정될 수 있다. 따라서, 상기 기판상의 표면영역(100s 및 100p) 사이의 레벨차이는 감소될 수 있다. 그 결과, 고신뢰성의 단결정 Si 디바이스 및 비단결정 Si 디바이스는 동일한 기판(602)상에 함께 집적될 수 있 다. 또한, 본 바람직한 실시예에 따르면, 비단결정 실리콘 디바이스는 a-Si막(240)을 사용하여 상기 제2SiO2막(230)상에 용이하게 제조될 수 있다. 그 경우에, 상기 비단결정 실리콘 디바이스(예를 들어, 비단결정 TFT)는 상기 바람직한 실시예에 의해 달성된 효과인 양호한 수율로 제조될 수 있다. 예를 들어, 동일한 기판(602)상에 단결정 실리콘 TFT(단결정 실리콘 트랜지스터층(191)으로 구성됨) 및 다결정 실리콘 TFT를 제조함으로써, 액티브-매트릭스 기판이 형성될 수 있다.
이하에, 상기 기판(602)을 이용하여 액티브-매트릭스 기판을 형성하는 예시적인 방법이 첨부하는 도면을 참조하여 설명된다.
먼저, a-Si막(240)은 결정화되어(예를 들어, 레이저빔을 이용하여) p-Si막(240p)으로 된다. 상기 a-Si막(240)은 도2d를 참조하여 설명된 것과 동일한 방법에 의해 결정화될 수 있다. 상기 결정화 공정은 상기 전체 기판(602)을 예를 들어, 엑시머 레이저빔(308 nm의 파장을 갖는 XeCl 레이저빔과 같은)에 노출함으로써 행해질 수 있다. 선택적으로, 상기 a-Si막(240)은 용광로에서 기판(602)을 어닐링함으로써 결정화될 수 있다. 어쨌든, 상기 단결정 실리콘 트랜지스터층(191)은 바람직하게는 충분히 두껍다. 이것은, 상기 다소 두꺼운 단결정 실리콘 트랜지스터층(191)에서, 그의 표면이 녹지만, 그의 내부는 녹지 않기 때문이다. 더욱 구체적으로, 상기 단결정 실리콘 트랜지스터층(191)은 바람직하게는 적어도 300 nm의 두께, 더욱 바람직하게는 500 nm 이상(예를 들어, 약 500 nm)을 갖는다. 게다가, 이들 결정화 공정 중 어느 하나를 행함으로써, 상기 수소이온의 주입으로 인한 상기 단결 정 실리콘 트랜지스터층(191)에 형성된 결정결함 및 다른결함은 효율적으로 회복될 수 있다.
그 후에, 도4e에 나타난 바와 같이, 상기 단결정 실리콘 트랜지스터층(191) 주변에 노출되는 상기 제2SiO2막(230)의 부분은 이방성 에칭 공정의 종류인 RIE 공정에 의해 선택적으로 에칭된다. 본 바람직한 실시예에서, 상기 제2SiO2막(230)의 노출부분은 CHF3, CF4 및 Ar 가스의 혼합물을 사용하는 RIE 공정에 의해 p-Si막(240p)(예를 들어, 약 50 nm)의 두께에 대응하는 깊이로 선택적으로 제거된다. 다음에, 포토레지스트(501)로 마스킹된 p-Si막(240p)을 이용하여, 상기 단결정 실리콘 트랜지스터층(191)이 소정의 두께를 갖도록 에칭된다. 상기 에칭 공정은 예를 들어, Cl2, HBr, He 및 O2 가스의 혼합물을 사용하는 RIE 공정에 의해 행해질 수 있다. 그 결과, 쪼개짐 또는 분리에 기인하여 생성된 수소원자 및 결함은 상기 단결정 실리콘 트랜지스터층(191)의 표면주변에서 제거될 수 있다. 본 발명자는 상기 수소원자 또는 결함을 충분히 제거하기 위해, 상기 단결정 실리콘 트랜지스터층(191)은 적어도 150 nm, 바람직하게는 200 nm 이상까지 에칭되어야 할 필요가 있음을 실험을 통해 확인하였다. 본 바람직한 실시에에서, 상기 단결정 실리콘 트랜지스터층(191)은 상기 표면으로부터 측정된 바와 같이 약 400 nm의 깊이로 에칭된다.
그 후에, 도4f에 나타난 바와 같이, 소정의 형상을 갖는 포토레지스트 패턴(500)은 상기 단결정 실리콘 트랜지스터층(191) 및 p-Si막(240p)상에 한정된다.
그 후에, 도4g에 나타난 바와 같이, p-Si막(240p)은 RIE 공정에 의해 섬모양 으로 패터닝되어, p-Si 반도체층(240')을 형성한다. 그 다음에, 게이트 산화막(260)은 상기 p-Si 반도체층(240') 위에 퇴적된다. 그 후에, 게이트 전극(274)은 채널영역인 p-Si 반도체층(240')의 부분과 중복하도록 형성되고, 불순물 이온은 공지된 방법에 의해 p-Si 반도체층(240')에 주입된다.
마지막으로, 층간 절연막(28)은 기판 위에 퇴적되고, 콘택트홀은 그것을 통해 개방되고, 금속배선(300)은 상기 홀을 채우도록 제공되며, 상기 공정 전부는 잘 알려진 방법에 의해 행해질 수 있다. 결과적으로, 단결정 실리콘 TFT(700) 및 다결정 실리콘 TFT(800)는 도4h에 나타난 바와 동일한 기판상에 제조될 수 있다.
상기 방법에 따르면, 단결정 실리콘 TFT 및 다결정 실리콘 TFT는 동일한 기판(602)상에 효율적으로 제조될 수 있다. 그 중에, 비정질 실리콘막은, 바람직하게는 상기 단결정 실리콘 기판의 벌크부분을 분리하도록 어닐링 공정이 행해지기 전에 제공된다. 이것은, 어닐링 공정을 행함으로써, 단결정 실리콘 기판이 분리될 수 있을 뿐 아니라, 그 후에 수소원자가 상기 비정질 실리콘막으로부터 제거될 수 있기 때문이다. 결과적으로, 상기 비정질 실리콘막으로부터 수소원자를 제거하는 부가의 공정을 개별적으로 제공하지 않고, 상기 비정질 실리콘막이 레이저빔을 이용하여 결정화되는 동안 상기 수소원자의 급격한 팽창이나 이탈에 기인하여 상기 비정질 실리콘막이 파열되는 것을 방지할 수 있다.
실시예 4
이하에, 본 발명의 바람직한 제4실시예가 도5a ~ 도5h를 참조하여 설명된다.
상기 바람직한 실시예의 본딩기판(603)에서, 단결정 실리콘층을 포함하는 트 랜지스터 구조는 도5e에 나타난 바와 같이 제1절연층(210)상에 한정된다. 다른 측면에서, 제4실시예의 기판(603)은 도3d에 도시된 기판(601)과 동일한 구성을 갖는다.
상기 본딩기판(603)은 예를 들어, 다음의 방법에 의해 형성될 수 있다.
먼저, 도5a에 나타난 바와 같이, 지지기판(100) 및 단결정 실리콘 기판(201)이 준비된다. 상기 지지기판(100) 및 단결정 실리콘 기판(201) 각각은 도4a를 참조하여 제3실시예에 대해 이미 설명된 대응부와 동일한 구조를 가질 수 있고 상기 대응부와 동일한 방법에 의해 준비될 수 있다.
그 후에, 도4b를 참조하여 이미 설명된 것과 동일한 방법에 의해, 단결정 실리콘 기판(201) 및 지지기판(100)은 실온으로 소정의 영역(100s)(즉, 단결정 반도체 디바이스 영역)에서 함께 본딩되고, 그에 의해 도5b에 나타난 바와 같은 본딩기판을 얻는다.
다음에, 도5c에 나타난 바와 같이, 제2SiO2막(230)은 상기 본딩기판의 전체 노출된 표면을 커버하기 위해 플라즈마 CVD 공정에 의해 약 100 nm의 두께로 퇴적된다. 상기 제2SiO2막(230)을 퇴적하는데 있어서, 상기 본딩기판의 온도는, 바람직하게는 100℃(더욱 바람직하게는 250℃ 이상)이상이고 상기 수소이탈온도 이하(예를 들어, 350℃이하)로 유지된다. 그 결과, 상기 벌크부분(201b)이 상기 단결정 실리콘 기판(201)으로부터 쪼개지거나 분리되지 않게 하고, 수소결합의 일부가 상기 지지기판(100)과 상기 단결정 실리콘 기판(201) 사이의 접합부에서 더 강한 Si-O- Si 결합으로 변할 수 있다. 그 결과, 상기 결합강도는 증가될 수 있다.
그 후에, 상기 본딩기판은 바람직하게는 적어도 약 400℃, 더욱 바람직하게는 500℃ ~ 600℃의 온도로 어닐링된다. 상기 열처리의 결과로서, 상기 단결정 실리콘 기판(201)은 상기 수소이온 주입층(220)을 따라 분리된다. 즉, 상기 단결정 실리콘 기판(201)의 벌크부분(201b)은 상기 본딩기판에서 이탈한다. 동시에, 상기 단결정 실리콘 기판(201)의 노출된 하부면 및 측면을 커버한 상기 제2SiO2막(230)의 부분은 또한 리프트-오프된다. 결과적으로, 도5d에 도시된 바와 같이, 상기 단결정 실리콘 기판(201)(즉, 예를 들어, 700 ~ 900 nm의 두께를 갖는 제1SiO2막(210) 및 예를 들어, 400 nm의 두께를 갖는 단결정 실리콘 트랜지스터층(191))은 상기 지지기판(100)의 단결정 반도체 디바이스 영역(100s)에 남아있는 반면, 상기 제2SiO2막(230)(예를 들어, 800 ~ 1000 nm의 두께를 갖음)은 비단결정 반도체 디바이스 영역(100p)에 남아있다.
그 후에, 상기 제2SiO2막(230) 및 단결정 실리콘 트랜지스터층(191)의 표면부분은 이방성 에칭공정의 종류인 RIE 공정에 의해 순차적으로 제거된다. 선택적으로, 상기 제2SiO2막(230) 및 단결정 실리콘 트랜지스터층(191)의 표면부분은 그의 에칭율이 서로 실질적으로 동일하게 되도록 가스의 조성을 조정함으로써 동시에 제거될 수 있다. 그 결과, 쪼갬이나 분리에 의해 야기되는 결함이나 과잉 수소원자 또는 희가스 원자를 포함하는, 상기 단결정 실리콘 트랜지스터층(191)의 표면부분 은 제거될 수 있다. 상기 제거되는 표면부분은 바람직하게는 적어도 150 nm, 더욱 바람직하게는 200 nm 이상의 두께를 갖는다.
상기 바람직한 실시예에서, 상기 제2SiO2막(230)은 CHF3, CF4 및 Ar 가스의 혼합물을 사용하는 RIE 공정에 의해 약 300 nm의 깊이로 제거되고, 그 후에, 상기 단결정 실리콘 트랜지스터층(191)은 Cl2, HBr, He 및 O2 가스의 혼합물을 사용하는 RIE 공정에 의해 약 300 nm의 깊이까지 제거된다(도5e에 도시됨).
상기 방법에서, 상기 단결정 실리콘 트랜지스터층(191)이 상기 지지기판(100)에 본딩된 본딩기판(603)은 도5e에 나타난 바와 같이 얻어진다. 본 바람직한 실시예에서, 상기 제2SiO2막(230)의 두께는 상기 제2SiO2막(210)의 두께와 거의 동일하다(예를 들어, 둘다 대략 700 ~ 800 nm일 수 있다). 따라서, 이들 절연막(230 및 210)은 상기 본딩기판(603) 위에 실질적으로 평탄한 표면을 갖는 단일 절연층을 함께 구성한다.
본 제조방법에 따르면, 상기 제2SiO2막(230)은 상기 단결정 실리콘 트랜지스터층(191)과 자기-정합되도록, 상기 단결정 실리콘 트랜지스터층(191)이 본딩된 영역(100s)과 다른 영역(100p)에 한정될 수 있다. 따라서, 상기 기판상의 표면영역(100s 및 100p) 사이의 레벨차이는 감소될 수 있다. 그 결과, 고신뢰성의 단결정 Si 디바이스 및 비단결정 Si 디바이스는 동일한 기판(603)상에 함께 집적될 수 있다. 또한, 상기 쪼갬이나 분리에 의해 야기되는 결함이나 과잉 수소원자는 상기 단결정 실리콘 트랜지스터층(191)으로부터 제거된다. 결과적으로, 고성능 단결정 실 리콘 디바이스는 상기 단결정 실리콘 트랜지스터층(191)으로 구성될 수 있다. 상기 기판(603)은 단결정 실리콘 TFT 및 다결정 실리콘 TFT를 포함하는 액티브-매트릭스 기판을 효율적으로 형성하는데 사용될 수 있다.
이하에, 상기 본딩기판(603)상에 단결정 실리콘 및 다결정 실리콘 TFT를 제조하는 예시적인 방법이 설명된다.
먼저, 약 250℃ ~ 350℃의 범위내에 유지되는 본딩기판(603)의 온도로, 제3SiO2막(250)(약 800 nm의 두께를 갖음) 및 a-Si막(240)(약 50 nm의 두께를 갖음)은 이 순서로 본딩기판(603) 위에 플라즈마 CVD 공정에 의해 퇴적된다. 그 후에, 상기 기판(603)은 바람직하게는 적어도 약 400℃의 온도로 어닐링된다. 그 후에, 상기 a-Si막(240)에 포함된 수소원자는 이탈되어 제거될 수 있다. 그 결과, 다음의 레이저 결정화 공정에서 상기 수소원자가 급격하게 팽창하거나 이탈하는 것을 방지할 수 있다. 다음에, 상기 a-Si막(240)은 결정화되고(예를 들어, 레이저빔을 사용하여) 도5f에 나타난 바와 같이 p-Si막(240p)로 변한다. 상기 a-Si막(240)에 포함된 수소원자는 이미 상기 어닐링 공정에 의해 제거되었다. 그 때문에, 상기 결정화 공정에서, 상기 p-Si막(240p)이 상기 수소원자의 급격한 팽창이나 이탈로 인해 파열되는 것을 방지할 수 있다. 상기 결정화 공정은 전체 기판(603)을 예를 들어, 300 ~ 400 mJ/cm2으로(308 nm의 파장을 갖는 XeCl 레이저빔과 같은) 엑시머 레이저빔에 노출함으로써 행해진다. 선택적으로, a-Si막(240)은 용광로에서 상기 기판(603)을 어닐링함으로써 결정화될 수 있다. 상기 결정화 공정을 행함으로써, 제3SiO2막(250) 아래의 단결정 실리콘 반도체층(190')의 결정성이나 불순물 프로파일은 전혀 영향받지 않는다. 그 후에, 소정 형상을 갖는 포토레지스트 패턴(500)이 상기 p-Si막(240p)상에 한정된다.
그 후에, 도5g에 나타난 바와 같이, 상기 p-Si막(240p)은 RIE 공정에 의해 패터닝되고, 그에 의해 다결정 TFT에 대해 복수의 활성영역(240')을 형성한다. 그 다음에, 다결정 실리콘 TFT에 대한 게이트 산화막(260)이 퇴적된다. 그 후에, 게이트 전극(273)은 다결정 실리콘 TFT에 대해 잘 알려진 방법에 의해 상기 게이트 산화막(260)상에 제공된다. 구체적으로, 게이트 전극(273)은 상기 기판의 표면 위에 도전막을 퇴적한 후, 상기 도전막을 에칭함으로써 형성될 수 있다. 이 경우에, 상기 도전막은 큰 레벨차이 없이 실질적으로 평탄한 표면상에 퇴적되고, 따라서, 상기 도전막의 에칭되지 않은 과잉부분이 예측하지 못한 영역에 남아있는 것을 방지할 수 있다. 그 후에, 마스크로서 게이트 전극(273)을 사용하여, 불순물 이온이 상기 p-Si 반도체층(240')에 주입된다. 디바이스 크기, 동작전압, 요구되는 신뢰도 또는 임의의 다른 요건에 따라, 측벽, 마스킹 패턴을 사용하는 LDD 구조 또는 쇼트채널 영향을 최소화하는 구조가 제공될 필요가 있다.
마지막으로, 층간 절연막(280)은 상기 기판 위에 퇴적되고, 콘택트홀은 그것을 통해 개방되고, 금속배선(300)은 상기 홀을 채우도록 제공되며, 상기 공정전부는 잘 알려진 방법에 의해 행해질 수 있다. 결과적으로, 단결정 실리콘 TFT(700) 및 다결정 실리콘 TFT(800)는 도5h에 나타난 바와 동일한 기판상에 제조될 수 있다.
상술한 본 발명의 여러 바람직한 실시예에 따르면, 수소이온 및/또는 희가스 이온이 주입된 이온 주입층을 포함하는, 단결정 실리콘 기판을 상기 지지기판에 본딩함으로써, 단결정 실리콘층이 지지기판상에 전사되는 반도체장치에서, 상기 단결정 실리콘 기판이 본딩된 영역과 다른 영역 사이의 레벨차이가 상당히 감소될 수 있다. 따라서, 본 발명의 바람직한 실시예는 단선이나 단락에 기인하는 수율의 감소가 최소화되면서 고신뢰성의 장치를 제공한다. 예를 들어, 단결정 Si 디바이스와 비단결정(즉, 다결정 또는 비정질) Si 디바이스는 그의 신뢰성을 감소시키지 않으면서 동일한 기판상에 함께 집적될 수 있다. 본 발명은 특히, 서로 다른 타입의 2개의 장치가 예를 들어, 단결정 실리콘 및 비단결정 실리콘 각각의 장점을 취함으로써 우수한 수율로 동일한 대형 유리기판상에 모놀리식으로 제조될 수 있다는 점에서 유익하다.
게다가, 본 발명의 바람직한 실시예는 또한, 표면상에 단결정 실리콘층을 포함하고, 상기 표면상에 감소될 레벨차이를 갖는 기판을 형성하는 방법 및 상기와 같은 기판을 포함하는 전자장치를 제조하는 방법을 제공한다. 단결정 Si 디바이스 및 비단결정 Si 디바이스가 동일한 기판상에 함께 집적되는 바람직한 실시예에서, 상기 기판이 상기 이온 주입층을 따라 단결정 실리콘 기판을 분리하도록 어닐링되는 동안, 바람직하게는 레이저 결정화를 촉진시키기 위해 상기 a-Si막으로부터 수소원자가 제거된다. 그러면, 상기 제조공정은 간소화될 수 있다.
상술한 본 발명의 바람직한 실시예에 따르면, 단결정 반도체층이 상기 기판상에 본딩될 때, 기판의 표면상에 훨씬 작은 레벨 차이가 형성된다. 따라서, 단결 정 반도체 디바이스 뿐 아니라 고신뢰성 비단결정 반도체 디바이스가 함께 집적될 수 있는 본딩기판이 제공된다. 게다가, 상기와 같은 단결정 반도체층을 포함하는 기판은 또한 용이하게 얻어질 수 있다.
게다가, 단결정 반도체층을 갖는 기판을 사용함으로써, 단결정 반도체 디바이스와 비단결정 반도체 디바이스를 포함하는 고신뢰성 전자장치가 제공될 수 있다. 상기 전자장치의 예는 액티브-매트릭스 기판, LCD 및 유기 EL 디스플레이를 포함한다.
본 발명은 주변 드라이버 및 콘트롤러가 함께 집적되는 액티브-매트릭스 기판에서, 그리고 상기와 같은 액티브-매트릭스 기판을 사용하는 액티브-매트릭스-어드레스 LCD에서 효율적으로 사용될 수 있다. 그 중에서도, 그의 채널영역으로서 단결정 실리콘층을 사용하는 TFT로 구성된 두드러지게 고성능인 회로 및 다른 회로가 동일한 기판상에 함께 집적되면, 고부가가치의, 고성능의 디스플레이 시스템이 실현된다.
또한, 상술한 본 발명의 여러 바람직한 실시예에 따르면, 단결정 Si의 박막 디바이스 및 비단결정 Si의 박막 디바이스는 그의 신뢰성을 감소시키거나 제조 공정의 수를 증가시키지 않고서, 동일한 기판상에 모놀리식으로 제조될 수 있다. 예를 들어, 고부가가치 회로가 함께 모놀리식으로 집적되는 소위 "시스템 온 패널(system on panel)"이 용이하게 제조될 수 있다.
본 발명에 의하면 단결정 반도체층이 기판상에 본딩될 때 기판의 표면상에 형성되는 레벨 차이를 감소시킬 수 있는 효과를 갖는다.
본 발명은 상기의 바람직한 실시예에 대해 설명되었지만, 당업자는 개시된 발명은 여러 방법으로 변형될 수 있고 구체적으로 상술한 실시예와 다른 여러 실시예를 가정할 수 있음을 명백히 알 것이다. 따라서, 본 발명의 정신 및 범위내에 있는 본 발명의 모든 변형은 첨부한 청구항에 의해 커버된다.

Claims (27)

  1. 절연성 표면을 갖는 기판 및 상기 기판의 절연성 표면에 본딩되는 단결정 반도체층을 포함하는 반도체 장치에 있어서,
    상기 기판의 절연성 표면과 상기 단결정 반도체층 사이에 제공되는 제1절연층; 및
    상기 제1절연층이 존재하는 영역을 제외한 기판의 전체 절연성 표면상에 퇴적된 제2절연층을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2절연층의 모든 단부는 상기 제1절연층의 관련단부와 정합되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1절연층의 두께는 상기 제2절연층의 두께와 실질적으로 동일한 반도체 장치.
  4. 제1항에 있어서,
    상기 제2절연층상에 비단결정 반도체층을 더 포함하는 반도체 장치.
  5. 반도체 장치를 포함하는 전자장치로서,
    절연성 표면을 갖는 기판;
    상기 기판의 절연성 표면의 선택된 영역상에 본딩되는 단결정 반도체층;
    상기 기판의 절연성 표면과 상기 단결정 반도체층 사이에 제공되는 제1절연층;
    상기 제1절연층이 존재하는 선택된 영역을 제외한 전체 절연성 표면상에 퇴적된 제2절연층;
    상기 단결정 반도체층의 적어도 일부분을 포함하도록 상기 제1절연층 위에 제조된 단결정 반도체 디바이스; 및
    상기 제2절연층상에 제조된 비단결정 반도체 디바이스를 포함하는 전자장치.
  6. 제5항에 있어서,
    상기 제2절연층의 모든 단부는 상기 제1절연층의 관련단부와 정합되는 전자장치.
  7. 제5항에 있어서,
    상기 제1절연층의 두께는 상기 제2절연층의 두께와 실질적으로 동일한 전자장치.
  8. 제5항에 있어서,
    상기 비단결정 반도체 디바이스는 상기 제2절연층에 제공된 비단결정 반도체층의 적어도 일부분을 포함하는 전자장치.
  9. 제8항에 있어서,
    상기 단결정 반도체 디바이스는 상기 단결정 반도체층의 적어도 일부분을 채널 영역으로서 포함하는 박막 트랜지스터인 전자장치.
  10. 제9항에 있어서,
    상기 제2절연층과 상기 비단결정 반도체층 사이 및 상기 단결정 반도체층과 상기 비단결정 반도체층 사이에 위치하는 제3절연층을 더 포함하는 전자장치에 있어서,
    상기 단결정 반도체 디바이스는 상기 제3절연층상에 게이트 전극을 더 포함하고,
    상기 비단결정 반도체 디바이스는 상기 비단결정 반도체층을 커버하는 게이트 절연막 및 상기 게이트 절연막상의 게이트 전극을 더 포함하고,
    상기 제3절연층은 상기 비단결정 반도체 디바이스의 게이트 절연막보다 얇은 전자장치.
  11. 제9항에 있어서,
    상기 단결정 반도체 디바이스의 게이트 전극과 상기 비단결정 반도체 디바이 스의 채널영역은 상기 동일한 다결정 반도체막으로 이루어지는 전자장치.
  12. 반도체 장치를 제조하는 방법으로서,
    (a) 반도체 기판의 표면을 커버하는 제1절연층; 상기 표면으로부터 측정된 소정의 깊이에 위치하고 수소이온 및/또는 희가스의 이온을 포함하는 이온 주입층; 및 상기 제1절연층과 상기 이온 주입층 사이에 위치하는 단결정 반도체층을 포함하는 단결정 반도체 기판을 준비하는 단계;
    (b) 절연성 표면을 갖는 지지기판을 준비하는 단계;
    (c) 상기 제1절연층이 상기 지지기판의 절연성 표면과 접촉하도록 상기 지지기판의 절연성 표면의 선택된 영역상에 상기 단결정 반도체 기판을 본딩하는 단계;
    (d) 상기 단결정 반도체 기판이 상기 제2절연층으로 커버되도록 상기 지지기판 위에 제2절연층을 퇴적하는 단계; 및
    (e) 상기 제1절연층 및 상기 단결정 반도체층을 상기 지지기판상에 남겨둔채로 상기 지지기판으로부터 상기 단결정 반도체 기판 자체의 일부분 및 상기 단결정 반도체 기판을 커버하는 상기 제2절연층의 일부분을 제거하는 단계를 포함하는 반도체 장치 제조방법.
  13. 제12항에 있어서,
    상기 단계 (d)는 상기 제2절연층의 두께가 실질적으로 상기 제1절연층의 두께 이상이 되도록 상기 제2절연층을 퇴적하는 단계를 포함하는 반도체 장치 제조방 법.
  14. 제12항에 있어서,
    상기 단계 (d)는 350℃ 이하의 온도로 상기 제2절연층을 퇴적하는 단계를 포함하는 반도체 장치 제조방법.
  15. 제12항에 있어서,
    상기 단계 (e)는 상기 단결정 반도체 기판을 400℃ ~ 650℃의 온도로 가열함으로써, 상기 단결정 반도체층을 상기 단결정 반도체 기판으로부터 분리하는 단계를 포함하는 반도체 장치 제조방법.
  16. 제12항에 있어서,
    상기 단계 (e)후에, 상기 단계 (f)는, 상기 제2절연층 및 상기 단결정 반도체층을 선택적으로 에칭하여 그 두께를 감소시킴으로써, 상기 제1절연층의 두께와 상기 제2절연층의 두께를 실질적으로 동일하게 하는 단계를 더 포함하는 반도체 장치 제조방법.
  17. 제12항에 있어서,
    (d2) 상기 단계 (d) 후 상기 단계 (e) 전에, 상기 제2절연층상에 비정질 반도체막을 퇴적하는 단계를 더 포함하는 반도체 장치 제조방법.
  18. 제17항에 있어서,
    상기 단계 (e)는 상기 단결정 반도체층을 상기 단결정 반도체 기판으로부터 분리함과 동시에 상기 비정질 반도체막으로부터 수소원자를 제거하는 단계를 포함하는 반도체 장치 제조방법.
  19. 반도체 장치를 포함하는 전자장치를 제조하는 방법으로서,
    (a) 기판의 표면을 커버하는 제1절연층; 상기 표면으로부터 측정된 소정의 깊이에 위치하고 수소이온과 희가스의 이온을 포함하는 이온 주입층; 및 상기 제1절연층과 상기 이온 주입층 사이에 위치하는 단결정 반도체층을 포함하는 단결정 반도체 기판을 준비하는 단계;
    (b) 절연성 표면을 갖는 지지기판을 준비하는 단계;
    (c) 상기 제1절연층이 상기 지지기판의 절연성 표면과 접촉하도록 상기 지지기판의 절연성 표면의 선택된 영역상에 상기 단결정 반도체 기판을 본딩하는 단계;
    (d) 상기 단결정 반도체 기판이 상기 제2절연층으로 커버되도록 상기 지지기판 위에 제2절연층을 퇴적하는 단계; 및
    (e) 상기 제1절연층 및 상기 단결정 반도체층을 상기 지지기판상에 남겨둔채로 상기 지지기판으로부터 상기 단결정 반도체 기판 자체의 일부분 및 상기 단결정 반도체 기판을 커버하는 상기 제2절연층의 일부분을 제거함으로써, 상기 제1절연층 및 상기 단결정 반도체층이 상기 지지기판의 절연성 표면의 선택된 영역상에 제공 되고 상기 제2절연층은 상기 제1절연층이 존재하는 선택된 영역을 제외한 상기 지지기판의 전체 절연성 표면상에 퇴적된 반도체 장치를 형성하는 단계; 및
    (f) 상기 반도체 장치의 제1절연층 위에, 상기 단결정 반도체층의 적어도 일부분을 포함하는 단결정 반도체 디바이스를 형성하고 또한, 상기 반도체 장치의 제2절연층상에 상기 비단결정 반도체 디바이스를 형성하는 단계를 포함하는, 반도체 장치를 포함하는 전자장치의 제조방법.
  20. 제19항에 있어서,
    (d2) 상기 단계 (d) 후 상기 단계 (e) 전에 상기 제2절연층상에 비정질 반도체막을 퇴적하는 단계를 더 포함하는, 반도체 장치를 포함하는 전자장치의 제조방법.
  21. 제19항에 있어서,
    상기 단계 (e)와 상기 단계(f) 사이에,
    (g) 상기 단결정 반도체층 및 상기 제2절연층상에 제3절연층을 형성하는 단계; 및
    (h) 상기 제3절연층상에 비정질 반도체막을 퇴적하는 단계를 더 포함하는, 반도체 장치를 포함하는 전자장치의 제조방법.
  22. 제20항에 있어서,
    상기 단계 (f)는,
    (f2) 상기 비정질 반도체막을 결정화하여 다결정 반도체막으로 변화시키는 단계;
    (f3) 상기 다결정 반도체막을 패터닝하는 단계를 포함하는, 반도체 장치를 포함하는 전자장치의 제조방법.
  23. 제19항에 있어서,
    상기 단계 (f)는 박막 트랜지스터를 상기 단결정 반도체 디바이스 및 비단결정 반도체 디바이스로서 형성하는 단계를 포함하는, 반도체 장치를 포함하는 전자장치의 제조방법.
  24. 제19항에 있어서,
    상기 단계 (a)는, 상기 이온 주입층과 상기 제1절연층 사이에 상기 단결정 반도체층의 적어도 일부분을 채널영역으로서 사용하는 복수의 트랜지스터 구조가 적어도 부분적으로 한정되어 있는 단결정 반도체 기판을 준비하는 단계를 포함하는, 반도체 장치를 포함하는 전자장치의 제조방법.
  25. 제21항에 있어서,
    상기 단계 (f)는,
    (f2) 상기 비정질 반도체막을 결정화하여 다결정 반도체막으로 변화시키는 단계; 및
    (f3) 상기 다결정 반도체막을 패터닝하는 단계를 포함하고,
    상기 비단결정 반도체 디바이스는 상기 다결정 반도체막의 적어도 일부분을 채널영역으로서 사용하는 박막 트랜지스터이고,
    상기 단결정 반도체 디바이스는 상기 다결정 반도체막의 적어도 다른 일부분을 게이트 전극으로서 사용하는 박막 트랜지스터인, 반도체 장치를 포함하는 전자장치의 제조방법.
  26. 제21항에 있어서,
    상기 단계 (f)는 상기 단결정 반도체 디바이스 및 상기 비단결정 반도체 디바이스로서 박막 트랜지스터를 형성하는 단계를 포함하고,
    (f2') 상기 단결정 반도체 디바이스에 대한 게이트 전극을 상기 제3절연층에 제공하는 단계;
    (f2) 상기 비정질 반도체막을 결정화하여 다결정 반도체막으로 변화시키는 단계;
    (f3) 상기 다결정 반도체막을 패터닝하는 단계;
    (f4) 상기 패터닝된 다결정 반도체막을 커버하는 게이트 절연막을 형성하는 단계;
    (f5) 상기 비단결정 반도체 디바이스에 대한 게이트 전극을 상기 게이트 절연막에 제공하는 단계를 포함하고,
    상기 단계 (g)는 상기 단계 (f4)에 의해 형성된 게이트 절연막보다 얇은 상기 제3절연층을 형성하는 단계를 포함하는, 반도체 장치를 포함하는 전자장치의 제조방법.
  27. 표면상에 SiO2막을 갖는 기판; 및
    상기 SiO2막의 표면에 본딩되는 단결정 실리콘층을 포함하는 반도체 장치에 있어서,
    상기 SiO2막의 표면과 상기 단결정 실리콘층 사이에 제공되는 제1SiO2층; 및
    상기 제1SiO2층이 존재하는 영역을 제외한 SiO2막의 전체 표면상에 퇴적된 제2SiO2층을 더 포함하는 반도체 장치.
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