JP2008270772A - Ｓｏｉ基板及びｓｏｉ基板の作製方法 - Google Patents

Ｓｏｉ基板及びｓｏｉ基板の作製方法 Download PDF

Info

Publication number
JP2008270772A
JP2008270772A JP2008072634A JP2008072634A JP2008270772A JP 2008270772 A JP2008270772 A JP 2008270772A JP 2008072634 A JP2008072634 A JP 2008072634A JP 2008072634 A JP2008072634 A JP 2008072634A JP 2008270772 A JP2008270772 A JP 2008270772A
Authority
JP
Japan
Prior art keywords
crystal silicon
single crystal
substrate
layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008072634A
Other languages
English (en)
Other versions
JP5376818B2 (ja
JP2008270772A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Hideto Onuma
英人 大沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008072634A priority Critical patent/JP5376818B2/ja
Publication of JP2008270772A publication Critical patent/JP2008270772A/ja
Publication of JP2008270772A5 publication Critical patent/JP2008270772A5/ja
Application granted granted Critical
Publication of JP5376818B2 publication Critical patent/JP5376818B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/0775—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card arrangements for connecting the integrated circuit to the antenna
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/07773—Antenna details
    • G06K19/07786—Antenna details the antenna being of the HF type, such as a dipole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

【課題】大面積化を可能とし、生産性を向上させることができるＳＯＩ基板の構造及びその製造技術を提供する。
【解決手段】単結晶シリコン基板を分断して、露光装置の１ショットサイズのｎ倍の単結晶シリコン基板を形成する工程Ａと、単結晶シリコン基板の一表面上に絶縁層を形成し、単結晶シリコン基板に脆化層を形成する工程Ｂと、絶縁表面を有する基板と単結晶シリコン基板とを、絶縁層を間に介して貼り合わせ、熱処理することにより、脆化層に沿って単結晶シリコン基板を分断し、絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、を行う。
【選択図】図１

Description

本発明は、絶縁表面を有する基板上に形成された単結晶シリコン薄膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板及びその作製方法に関する。また、当該ＳＯＩ基板を用いて作製される半導体装置に関する。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を示す。
近年、ＶＬＳＩ技術が飛躍的な進歩を遂げる中で、高速化、低消費電力化を実現できるＳＯＩ構造が注目されている。この技術は、従来バルク単結晶シリコンで形成されていた電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の活性領域（チャネル形成領域）を、単結晶シリコン薄膜とする技術である。ＳＯＩ構造を用いてＭＯＳ型電界効果トランジスタを作製すると、従来のバルク単結晶シリコン基板を用いる場合よりも寄生容量を小さくでき、高速化に有利になることが知られている。
従来のＳＯＩ基板としては、ＳＩＭＯＸ基板、貼り合わせ基板が挙げられる。例えばＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜（ＢＯＸ；Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層を形成することにより、表面に単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。ＳＩＭＯＸ基板は、酸素イオンの注入を精密に制御できるため単結晶シリコン薄膜を均一な膜厚で高制御に形成できるが、酸素イオンの注入に長時間を有するため時間及びコストに問題がある。また、酸素イオン注入の際に単結晶シリコン薄膜にダメージが入りやすいという問題もある。
貼り合わせ基板は、酸化膜を介して２枚の単結晶シリコン基板（ベース基板及びボンド基板）を貼り合わせ、一方の単結晶シリコン基板（ボンド基板）を裏面（貼り合わせた面ではない面）から薄膜化することにより、単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。薄膜化する手段は、研削・研磨では均一で薄い単結晶シリコン薄膜を形成することが難しいため、スマートカット（登録商標）と呼ばれる水素イオン注入を利用する技術が提案されている（例えば、特許文献１参照）。
特開平５−２１１１２８号公報
しかしながら、従来のＳＯＩ基板は１枚の単結晶シリコン内に埋め込み層を形成することでＳＯＩ構造を得る、或いは１枚の単結晶シリコン基板に１枚の単結晶シリコン基板を貼りあわせてその内の１枚の単結晶シリコン基板を薄膜化することによりＳＯＩ構造を得ている。そのため、単結晶シリコン基板の大きさに依存しており、大面積化を図ることは難しかった。したがって、本発明は、大面積化を可能とするＳＯＩ基板の製造技術を提供し、生産性を向上させることを課題とする。
本発明は、絶縁表面を有する基板上に設けられた単結晶シリコン薄膜を有するＳＯＩ基板である。単結晶シリコン薄膜は貼り合わせ法により得ることができる。本発明は、所望の大きさに加工した単結晶シリコン基板を用いて、絶縁表面を有する基板上に単結晶シリコン薄膜を形成することを特徴の１つとする。
本発明の具体的な構成は、第１単結晶シリコン基板を分断して、露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）の第２単結晶シリコン基板を形成する工程Ａと、第２単結晶シリコン基板の一表面上に絶縁層を形成し、第２単結晶シリコン基板にイオン注入層を形成する工程Ｂと、絶縁表面を有する基板と第２単結晶シリコン基板とを、絶縁層を間に介して貼り合わせ、熱処理することにより、イオン注入層に沿って第２単結晶シリコン基板を分断し、絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、を行うＳＯＩ基板の作製方法である。
上記構成において、イオン注入層は、第２単結晶シリコン基板に絶縁層が形成された面から水素イオンを注入して形成する。本明細書において、水素イオンを注入するとは、加速された水素イオンを照射して単結晶シリコン基板中に水素を含ませることを指す。また、本明細書において、イオン注入層とは、単結晶シリコン基板へイオンを照射し、イオンの照射により微小な空洞を有するように脆弱化された領域であり、以下、「イオン注入層」を「脆化層」という。そして、後の熱処理によって脆化層で分断することで、絶縁表面を有する基板上に単結晶シリコン薄膜を形成することができる。
本発明の他の構成は、露光装置の１ショットサイズをＸ、第１単結晶シリコン基板を分断した第２の単結晶シリコン基板のサイズをＹとして、ＸとＹとの関係が０．８Ｘ＜Ｙ＜１．２Ｘ、０．９Ｘ＜Ｙ＜１．１Ｘ、０．９９Ｘ＜Ｙ＜１．０１Ｘ、又は０．９９９Ｘ＜Ｙ＜．１．００１Ｘのいずれかの条件式を満たすように第２単結晶シリコン基板を形成する工程Ａと、第２単結晶シリコン基板の一表面上に絶縁層を形成し、第２単結晶シリコン基板に脆化層を形成する工程Ｂと、絶縁表面を有する基板と第２単結晶シリコン基板とを、絶縁層を間に介して貼り合わせ、熱処理することにより、脆化層に沿って第２単結晶シリコン基板を分断し、絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、を行うＳＯＩ基板の作製方法である。
上記構成において、工程Ａを繰り返すことにより、第２単結晶シリコン基板を複数形成し、１枚の絶縁表面を有する基板に対して工程Ｂ及び工程Ｃを繰り返すことにより、絶縁表面を有する基板上に単結晶シリコン薄膜を複数形成することもできる。
本発明の他の構成は、第１単結晶シリコン基板の一表面上に絶縁層を形成し、第１単結晶シリコン基板に脆化層を形成する工程Ａと、第１単結晶シリコン基板を分断して、露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）の第２単結晶シリコン基板を形成する工程Ｂと、絶縁表面を有する基板と第２単結晶シリコン基板とを、絶縁層を間に介して貼り合わせ、熱処理することにより、脆化層に沿って第２単結晶シリコン基板を分断し、絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、を行うＳＯＩ基板の作製方法である。
本発明の他の構成は、第１単結晶シリコン基板の一表面上に絶縁層を形成し、第１単結晶シリコン基板に脆化層を形成する工程Ａと、露光装置の１ショットサイズをＸ、第１単結晶シリコン基板を分断した第２の単結晶シリコン基板のサイズをＹとして、ＸとＹとの関係が０．８Ｘ＜Ｙ＜１．２Ｘ、０．９Ｘ＜Ｙ＜１．１Ｘ、０．９９Ｘ＜Ｙ＜１．０１Ｘ、又は０．９９９Ｘ＜Ｙ＜１．００１Ｘのいずれかの条件式を満たすように第２単結晶シリコン基板を形成する工程Ｂと、絶縁表面を有する基板と第２単結晶シリコン基板とを、絶縁層を間に介して貼り合わせ、熱処理することにより、脆化層に沿って第２単結晶シリコン基板を分断し、絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、を行うＳＯＩ基板の作製方法である。
上記構成において、工程Ｂを繰り返すことにより、第２単結晶シリコン基板を複数形成し、１枚の絶縁表面を有する基板に対して工程Ｃを繰り返すことにより、絶縁表面を有する基板上に単結晶シリコン薄膜を複数形成することもできる。
また、絶縁表面を有する基板にはガラス基板を用いると、より大面積化を図ることができるため好ましい。
また、本発明の構成は、ベース基板である絶縁表面を有する基板上に絶縁層を介して設けられた複数の単結晶シリコン薄膜を有するＳＯＩ基板である。
また、本発明の構成は、絶縁表面を有する基板上に絶縁層を介して設けられた複数の単結晶シリコン薄膜を有し、単結晶シリコン薄膜の一の大きさが、露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）であるＳＯＩ基板である。
また、本発明の他の構成は、絶縁表面を有する基板上に絶縁層を介して設けられた複数の単結晶シリコン薄膜を有し、単結晶シリコン薄膜の１つの大きさは、露光装置の１ショットサイズをＸ、単結晶シリコン基板のサイズをＹとして、ＸとＹとの関係が０．８Ｘ＜Ｙ＜１．２Ｘ、０．９Ｘ＜Ｙ＜１．１Ｘ、０．９９Ｘ＜Ｙ＜１．０１Ｘ、又は０．９９９Ｘ＜Ｙ＜１．００１Ｙのいずれかの条件式を満たすＳＯＩ基板である。
上記構成において、複数の単結晶シリコン薄膜は矩形状であることが好ましい。
また、上記構成において、絶縁表面を有する基板はガラス基板とすることが好ましい。
本発明を適用することで、ＳＯＩ基板の大面積化が可能となる。よって、当該ＳＯＩ基板を用いた製造分野、例えば半導体集積回路等の半導体装置の生産性を向上させることができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
（実施の形態１）
本発明に係るＳＯＩ基板は、単結晶シリコン基板（以下、「ボンド基板」ともいう）から、異種基板（以下、「ベース基板」ともいう）に転写して形成する。以下、本発明を適用したＳＯＩ基板の作製方法の一形態について説明する。
図１は、本発明に係るＳＯＩ基板１００の構成を示す斜視図の一例である。ＳＯＩ基板１００は、１枚の基板１５０表面に、絶縁層１２０及び単結晶シリコン薄膜１１０が順次積層された積層体１３０が複数設けられた構造を有する。単結晶シリコン薄膜１１０は、絶縁層１２０を介して基板１５０上に設けられており、いわゆるＳＯＩ構造を形成している。つまり、１枚の基板１５０上に複数の単結晶シリコン薄膜１１０が設けられて、１枚のＳＯＩ基板１００を形成している。なお、絶縁層１２０及び単結晶シリコン薄膜１１０が順に積層された積層体１３０は、隣接する積層体１３０同士の間に隙間があかないように敷き詰めて設けられていることが好ましい。
単結晶シリコン薄膜１１０のサイズは、ステッパ露光装置に代表される露光装置の１ショットのサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）とすることが好ましい。露光装置の１ショットのサイズは装置に依存するが、例えば既存のステッパ露光装置を利用する場合、１ショットサイズは２５ｍｍ角、１００ｍｍ角、１１３ｍｍ角、１３２ｍｍ角、又は１４４ｍｍ角等が知られている。単結晶シリコン薄膜１１０の大きさを露光装置の１ショットサイズのｎ倍とすることで、完成するＳＯＩ基板を用いて各種半導体装置を作製する際に、１つの単結晶シリコン薄膜１１０内に所望の回路パターンを効率良く形成することができる。また、隣接する単結晶シリコン薄膜との境界にかかることなく、１つの単結晶シリコン薄膜１１０内で所望の回路パターンを効率的に形成することができる。よって、完成するＳＯＩ基板を用いて、歩留まり良く半導体装置を作製することが可能となる。なお、本明細書における「サイズ」とは面積を示すものとする。
なお、通常の製造プロセスにおいて、歩留まりや信頼性を考えた場合、１ショットの露光範囲限界まで回路パターンを形成することは望ましくない。大抵の場合は、１ショットの露光範囲よりも狭い範囲で回路パターンを形成するよう設計している。よって、単結晶シリコン薄膜１１０の大きさは必ずしも１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）に限定されるものではない。例えば、露光装置の１ショットサイズをＸとし、単結晶シリコン薄膜１１０のサイズをＹとする場合、下記数式（１）の条件を満たすことが好ましい。更に好ましくは数式（２）の条件を満たすのが望ましい。より好ましくは数式（３）の条件を満たすのが望ましい。最も好ましくは数式（４）の条件を満たすのが望ましい。
Figure 2008270772
Figure 2008270772
Figure 2008270772
Figure 2008270772
図１１に、単結晶シリコン薄膜１１０の大きさと露光装置の１ショットサイズとの関係の例を示す。図１１において、第１露光範囲２００、第２露光範囲２０２、第３露光範囲２０４、第４露光範囲２０６は、それぞれ露光装置の１ショットサイズの露光範囲とする。
ここで、第１露光範囲２００及び第４露光範囲２０６は、単結晶シリコン薄膜１１０の大きさが露光装置の１ショットサイズのｎ倍の例を示している。具体的には、第１露光範囲２００は単結晶シリコン薄膜１１０が１ショットサイズの等倍の例を示し、第４露光範囲２０６は単結晶シリコン薄膜１１０が１ショットサイズの４倍の例を示している。また、第２露光範囲２０２、第３露光範囲２０４は、単結晶シリコン薄膜１１０の大きさが上記数式（１）乃至（４）の条件を満たす例を示している。具体的には、第２露光範囲２０２は単結晶シリコン薄膜１１０が１ショットサイズよりも上記数式（１）乃至（４）満たす範囲で小さい例を示し、第３露光範囲２０４は、単結晶シリコン薄膜１１０の大きさが上記数式（１）乃至（４）を満たす範囲で大きい例を示している。このようにすることで、１つの単結晶シリコン薄膜内に所望の回路パターンを形成することができ、歩留まり向上を図ることができる。
基板１５０は、ガラス基板、石英基板等の絶縁表面を有する基板を用いる。好ましくは基板１５０としてガラス基板を用いるのがよく、ガラス基板を用いる場合、例えば第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いることができる。大面積のマザーガラス基板をベース基板（ここでは基板１５０）として用い、本発明を適用してＳＯＩ基板を作製することで、ＳＯＩ基板の大面積化が実現できる。例えばＳＯＩ基板を用いて半導体集積回路を形成する場合、ＳＯＩ基板の大面積化が実現すれば、一度に多数のＩＣ、ＬＳＩ等のチップを製造することができ、取り数が増大して生産性を飛躍的に向上させることができる。
次に、図１に示すＳＯＩ基板１００の作製方法について、図２、図３を用いて具体的に説明する。
まず、ボンド基板となる単結晶シリコン基板１０２を準備する（図３（Ａ）参照）。単結晶シリコン基板１０２は、所望の大きさ、形状に加工したものを準備する。
図２（Ａ）、（Ｂ）に示すように、単結晶シリコン基板１０１（以下、「第１単結晶シリコン基板」ともいう）を分断して、所望の大きさ、形状を有する単結晶シリコン基板１０２（以下、「第２単結晶シリコン基板」ともいう）を得ることができる。ここで用いる第１単結晶シリコン基板１０１は市販のものを用いればよい。市販の単結晶シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズのものが代表的であり、その形状は円形のものがほとんどである。また、第１単結晶シリコン基板１０１の膜厚は１．５ｍｍ程度まで適宜選択できる。本実施の形態では、第１単結晶シリコン基板１０１の膜厚は０．７ｍｍ乃至０．７５ｍｍの範囲程度とする。
第２単結晶シリコン基板１０２は、ステッパ露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）、又は上記数式（１）乃至（４）の条件を満たすように加工することが好ましい。例えば、２５ｍｍ角、１００ｍｍ角、１１３ｍｍ角、１３２ｍｍ角、１４４ｍｍ角、又はこれらのｎ倍（ｎは任意の正の整数で、ｎ≧１）程度に加工することが好ましい。
また、第２単結晶シリコン基板１０２の形状は特に限定されないが、後にベース基板である基板１５０に貼り合わせること及びステッパ露光装置により露光されるパターン形状を考慮すると、矩形状（正方形を含む）とすることが好ましい。なお、第１単結晶シリコン基板１０１からの第２単結晶シリコン基板１０２の分断は、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。
本実施の形態では、第１単結晶シリコン基板１０１を円形の８インチサイズの基板とし、該基板から１００ｍｍ角の第２単結晶シリコン基板１０２を加工するものとする（図２（Ａ）、（Ｂ）参照）。第２単結晶シリコン基板１０２は、ボンド基板となる。なお、ここでは１枚の第１単結晶シリコン基板１０１から、所望の大きさの１枚の第２単結晶シリコン基板１０２を加工する例を示すが、本発明は特に限定されない。可能であれば、１枚の単結晶シリコン基板から所望の大きさの単結晶シリコン基板を複数枚加工しても構わない。
次に、第２単結晶シリコン基板１０２表面に絶縁層１２０を形成する（図３（Ａ）参照）。
絶縁層１２０は、ＣＶＤ法やスパッタリング法で形成することもできるが、好ましくは熱酸化法を用いて形成すると緻密で特性の良好な膜を得ることができる。なお、熱酸化法を用いる場合、絶縁層１２０としては酸化シリコン（ＳｉＯｘ）膜が形成される。その他ＣＶＤ法等用いて形成する場合は、絶縁層１２０として酸化シリコン（ＳｉＯｘ）層、窒化シリコン層（ＳｉＮｘ）、酸化窒化シリコン層、窒化酸化シリコン層等を形成すればよい。絶縁層１２０は、単層構造で形成してもよいし、積層構造で形成してもよい。例えば、熱酸化法を用いて緻密な酸化シリコン層を形成した後、ＣＶＤ法を用いて窒化シリコン層又は窒化酸化シリコン層を形成してもよい。なお、絶縁層１２０は、少なくとも単結晶シリコン基板１０２の一表面上に形成すればよく、側面及び裏面を含む全面に形成しても構わない。また、絶縁層１２０は、膜厚５０ｎｍ乃至３０００ｎｍ、好ましくは５０ｎｍ乃至２００ｎｍの範囲で形成する。本実施の形態では、熱酸化法により、絶縁層１２０として膜厚１００ｎｍの酸化シリコン層を形成する。
次に、第２単結晶シリコン基板１０２に水素イオン１０４を照射して脆化層１０６を形成する（図３（Ｂ）参照）。水素イオン１０４は、絶縁層１２０が形成された面側から照射する。電界で加速された水素イオン１０４の照射によって、第２単結晶シリコン基板１０２の所定の深さ（膜厚方向の深さ）に脆化層１０６が形成される。なお、脆化層１０６は水素でなく希ガスを用いて形成してもよいし、両者を混合させたものを用いて形成することもできる。
脆化層１０６は、イオンをイオンドーピング法やイオン注入法によって照射して形成すればよい。イオンドーピング法は、質量分離せずにイオン化したガスを電界で加速して単結晶シリコン基板に照射する方式をいう。イオンドーピング法はイオンドーピング装置を用いて行えばよい。なお、イオン注入法とは、イオン注入装置によってイオン化したガスを質量分離して単結晶シリコン基板に照射する方式をいう。イオン注入法を用いて、イオン化した水素ガスを質量分離して、電界で加速して照射することができる。
水素イオン１０４は、１×１０１６ａｔｏｍｓ／ｃｍ２乃至１×１０１７ａｔｏｍｓ／ｃｍ２の範囲のドーズ量、２０ｋＶ乃至２００ｋＶの範囲の加速電圧でイオンを照射するのが好ましい。なお、照射する水素イオン１０４のドーズ量、加速電圧等を適宜選択することで、第２単結晶シリコン基板１０２に形成される脆化層１０６の深さ方向の膜厚を制御することができる。第２単結晶シリコン基板１０２において、脆化層１０６が形成される深さ方向の膜厚は、完成するＳＯＩ基板の単結晶シリコン薄膜の膜厚を決定する。したがって、水素イオン１０４の照射条件を適宜選択することで、ＳＯＩ基板の単結晶シリコン薄膜の膜厚を制御することが可能である。また、絶縁層１２０を介して水素イオン１０４を照射することで、脆化層１０６の深さ制御がしやすくなり、さらにイオンの照射によるシリコン基板表面の荒れを防ぐこともできる。本実施の形態では、水素イオン１０４を５×１０１６ａｔｏｍｓ／ｃｍ２のドーズ量、１００ｋＶの加速電圧で照射する。
次に、ボンド基板である第２単結晶シリコン基板１０２とベース基板である基板１５０とを貼り合わせる（図３（Ｃ）参照）。第２単結晶シリコン基板１０２及び基板１５０は、該第２単結晶シリコン基板１０２に形成された絶縁層１２０を間に介して貼り合わせる。
ベース基板となる基板１５０としては、上述したようにガラス基板、石英基板等の絶縁表面を有する基板を用いる。好ましくは、ガラス基板を用いると安価で大面積化を実現できるため望ましい。
なお、基板１５０表面に下地絶縁層として機能する絶縁層を形成してもよい。具体的には、第２単結晶シリコン基板１０２と貼り合わされる側の基板１５０表面に絶縁層を形成する。例えば、基板１５０表面に、ＣＶＤ法やスパッタリング法により、窒化酸化シリコン、酸化シリコン、窒化シリコン、酸化窒化シリコン等を用いて、単層構造又は積層構造の絶縁層を形成すればよい。基板１５０表面に下地絶縁層として機能する絶縁層を形成することで、該基板１５０からのアルカリ金属等の不純物拡散を防ぐことができる。例えば、下地絶縁層として、下層を窒化シリコン層や窒化酸化シリコン層、上層を酸化シリコン層や酸化窒化シリコン層とした積層構造を形成すると、よりブロッキング効果が高まり好ましい。
第２単結晶シリコン基板１０２及び基板１５０の貼り合わせ（接合ともいう）は、両者の基板の耐熱性を考慮した処理温度で行う。ベース基板となる基板１５０としてガラス基板を用いる場合は、およそ６００℃以下の処理温度で行う必要がある。
例えば、原子ビームの照射或いはイオンビームの照射、又はプラズマ処理或いはラジカル処理を利用することで、２００℃乃至４００℃のいわゆる低温プロセスで基板を貼り合わせることが可能である。
原子ビーム或いはイオンビームを利用する場合、具体的にはアルゴン等の不活性ガス中性原子ビーム或いは不活性ガスイオンビームを用いることができる。なお、原子ビームの照射或いはイオンビームの照射は、真空中又は減圧下で行うことが好ましい。
例えば、第２単結晶シリコン基板１０２の貼り合わせ面（以下、貼り合わせ面を接合面ともいう）にアルゴンイオンビームを照射して、接合面を活性化させる。なお、第２単結晶シリコン基板１０２及び基板１５０の貼り合わせは絶縁層１２０を間に介して行うので、絶縁層１２０の表面が接合面となる。よって、アルゴンイオンビームを照射することで接合面となる絶縁層１２０表面を活性化させる。同様に、基板１５０の接合面にアルゴンイオンビームを照射して、接合面を活性化させる。なお、基板１５０表面に下地絶縁層として機能する絶縁層を形成し、該絶縁層を介して第２単結晶シリコン基板と貼り合わせる場合は、下地絶縁層として機能する絶縁層表面にアルゴンイオンビームを照射して表面を活性化させる。なお、接合表面を活性化させるには、２０ｅＶ乃至２００ｅＶの範囲のエネルギーを持つアルゴンイオンビームを照射することが好ましい。また、アルゴンイオンビームの照射は、１０−６Ｐａ台の圧力下で行うことが好ましい。
次に、活性化させた第２単結晶シリコン基板１０２の接合面及び基板１５０の接合面同士を接触させて、重ね合わせる。第２単結晶シリコン基板１０２及び基板１５０の接合面は活性化されているため、少なくとも表面活性化接合が生じ両者が貼り合わされる。
また、プラズマ処理或いはラジカル処理を利用する場合、具体的には酸素プラズマ或いは酸素ラジカル、又は窒素プラズマ或いは窒素ラジカルを用いることができる。
例えば、第２単結晶シリコン基板１０２の接合面に酸素プラズマを照射して、接合面を活性化（親水化）させる。なお、第２単結晶シリコン基板１０２及び基板１５０の貼り合わせは絶縁層１２０を間に介して行うので、絶縁層１２０の表面が接合面となる。よって、酸素プラズマ処理により接合面となる絶縁層１２０表面を親水化させる。同様に、基板１５０の接合面に酸素プラズマを照射して、接合面を親水化させる。なお、基板１５０表面に下地絶縁層として機能する絶縁層を形成し、該絶縁層を介して第２単結晶シリコン基板と貼り合わせる場合は、下地絶縁層として機能する絶縁層表面を酸素プラズマ処理して親水化させる。なお、接合面を親水化させる際又は親水化させた後に、水素イオン、水酸基、水分子等を含むガスを混入させてもよい。親水化の際にこのようなガスを混入させることで、接合面のＯＨ基を増大させ、接合面を均一に親水化させる、又は親水化処理速度を促進させることが可能になる。また、アルゴンプラズマを照射して接合面の不純物除去を行った後、酸素プラズマ処理して、接合面を均一に親水化させることもできる。また、親水化させた後に、純水、水素添加水、酸素添加水、又はオゾン添加水等で洗浄し、乾燥させてもよい。
なお、接合面は、超音波洗浄又はメガソニック洗浄により、接合面に付着するミクロなゴミなどのパーティクル除去を行った後、原子ビームやイオンビームを利用した表面活性化処理又はプラズマ処理やラジカル処理を利用した親水化処理を行うことが好ましい。また、接合前には、オゾン添加水での洗浄によって親水性を向上させることが好ましい。
次に、親水化させた第２単結晶シリコン基板１０２の接合面及び基板１５０の接合面同士を接触させて、重ね合わせる。第２単結晶シリコン基板１０２及び基板１５０の接合面は親水化されており、少なくとも分子間力（水素結合）により両者が貼り合わされる。
なお、酸素プラズマ処理を行って接合面を親水化させた後、該接合面に窒素ラジカルを照射してもよい。窒素ラジカルを照射することで、親水化された接合面に生成されたＯＨ基を窒素置換してＯＮ基とすることができる。この後、接合面を接触させて重ね合わせることで、接合界面に窒素化合物を形成させることができる。その結果、より強固に接合させることができる。
なお、原子ビームやプラズマを利用してボンド基板及びベース基板を接触させて貼り合わせた後は、加熱処理、加圧処理、又は加熱処理及び加圧処理を行うことが好ましい。加熱処理や加圧処理を行うことで、基板間の接合強度を向上させ、より強固に接合することが可能となる。加熱処理の温度範囲は貼り合わせる両者の基板の耐熱温度以下とし、加圧処理の圧力範囲は基板の耐圧性を考慮して行う。また、加圧処理は、接合面に対して垂直な方向に行うことが好ましい。例えば、上述したように原子ビーム或いはイオンビーム、又はプラズマ処理或いはラジカル処理を利用して第２単結晶シリコン基板１０２及び基板１５０を貼り合わせた後、４００℃未満、好ましくは２００℃乃至４００℃の温度範囲での熱処理を行う。
次に、第２単結晶シリコン基板１０２の一部の単結晶シリコン層１０８を剥離する。基板１５０上には、絶縁層１２０を介して単結晶シリコン薄膜１１０が残り、ＳＯＩ構造が形成される（図３（Ｄ）参照）。
第２単結晶シリコン基板１０２は、熱処理を行うことにより脆化層１０６で剥離を行う。具体的には、４００℃以上、好ましくは５００℃乃至６００℃の温度範囲で熱処理を行うことにより、脆化層１０６に形成された微小な空洞の体積変化が起こり、脆化層１０６に沿って破断面を発生させることにより剥離を行う。第２単結晶シリコン基板１０２は脆化層１０６に沿って分断され、単結晶シリコン層１０８が剥離される。その結果、基板１５０上に絶縁層１２０を介して単結晶シリコン薄膜１１０が形成される。ここでは、基板１５０上に絶縁層１２０及び単結晶シリコン薄膜１１０が順に積層されたものを積層体１３０とする。
以上で、基板１５０上に絶縁層１２０を介して単結晶シリコン薄膜１１０が設けられたＳＯＩ構造が形成される。なお、本発明は、１枚のベース基板上に、絶縁層を介した単結晶シリコン薄膜で形成される複数の積層体を設けてＳＯＩ基板を形成することを特徴の１つとしている。例えば、図３（Ａ）乃至図３（Ｄ）の工程を繰り返して、図４（Ａ）、（Ｂ）に示すように基板１５０上に複数の積層体１３０を敷き詰めるように設けていくことで、ＳＯＩ基板１００を作製することができる。
また、図３（Ａ）乃至図３（Ｃ）に示す貼り合わせまで行った後、熱処理による剥離をせずに、図５（Ａ）、（Ｂ）に示すように次の単結晶シリコン基板の貼り合わせを行い、全ての単結晶シリコン基板の貼り合わせを行った後、熱処理により一括で剥離を行ってもよい。このようにすることで、工程の簡略化を図ることができる。
積層体１３０（単結晶シリコン薄膜１１０）は、基板１５０上に敷き詰めて設けることが好ましい。より好ましくは、隣接する積層体同士の隙間があかないようにするとよい。例えばＣＣＤカメラやコンピュータ等の制御装置を用いることで、精度良く複数の積層体を設けていくことが可能になる。また、基板１５０や積層体１３０（単結晶シリコン薄膜１１０）にマーカ等を形成して、位置合わせを行ってもよい。
以上で、ＳＯＩ基板１００を得ることができる。本発明に係るＳＯＩ基板は大面積化を実現でき、また半導体装置等の製造における歩留まりの向上も可能としている。
なお、剥離により得られる単結晶シリコン薄膜は、その表面を平坦化するため、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことが好ましい。また、ＣＭＰ等の物理的研磨手段を用いず、単結晶シリコン薄膜の表面にレーザビームを照射して平坦化を行ってもよい。なお、レーザビームを照射する際は、酸素濃度が１０ｐｐｍ以下の窒素雰囲気下で行うことが好ましい。これは、酸素雰囲気下でレーザビームの照射を行うと単結晶シリコン薄膜表面が荒れる恐れがあるからである。また、得られた単結晶シリコン薄膜の薄膜化を目的として、ＣＭＰ等を行ってもよい。
以上のように作製したＳＯＩ基板を用いて、半導体集積回路等を製造することができる。なお、ＳＯＩ基板に所望の回路パターンを形成した後は、適宜個々のチップに分断加工すればよい。
なお、図２、図３では単結晶シリコン基板を所望のサイズに分断した後、該所望のサイズの単結晶シリコン基板に水素イオンを照射して脆化層を形成する例を示したが、水素イオンを照射して脆化層を形成した後、単結晶シリコン基板を所望のサイズに分断することもできる。
具体的には、まず、図２（Ａ）に示すような母体となる単結晶シリコン基板に水素イオンを照射し、脆化層を形成する。そして、脆化層を形成した単結晶シリコン基板を分断して、ステッパ露光装置の１ショットサイズのｎ倍、又は上記数式（１）乃至（４）の条件を満たすように加工する。以降の工程は、図３（Ｃ）以降に示した工程と同様にすればよい。
本発明を適用することで、大面積のＳＯＩ基板を製造・提供することができる。よって、半導体集積回路等の回路パターンを作製する際に、大面積基板を用いて一度に製造プロセスを流すことができ、生産性を向上させることができる。
また、複数の単結晶シリコン薄膜によりＳＯＩ基板を製造するが、個々の単結晶シリコン薄膜の大きさを露光装置の１ショットサイズの整数倍程度とすることで、半導体集積回路等の半導体装置の製造において歩留まりの向上を図ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態１で作製されるＳＯＩ基板を用いて半導体集積回路を作製する一形態について説明する。ここでは、ＣＭＯＳ回路を形成する一例を示す。なお、本発明に係る半導体集積回路は単純な回路に限定されず、ＣＰＵ（中央演算処理回路；Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）をはじめとする様々な集積回路を実現することができる。
本実施の形態に係る半導体装置の作製方法の一例に関して、図６乃至図１０を用いて説明する。
まず、ＳＯＩ基板を準備する。ここでは上記実施の形態１で作製されるＳＯＩ基板を用いる。具体的には、絶縁表面を有する基板８００上に絶縁層８０２、絶縁層８０４を介して単結晶シリコン薄膜が設けられた基板を用いる。なお、ここでは基板８００と単結晶シリコン薄膜の間に絶縁層が２層（絶縁層８０２、絶縁層８０４）の積層構造で設けられている例を示す。絶縁層８０２、絶縁層８０４は、ボンド基板の単結晶シリコン基板表面に形成した積層構造の絶縁層としてもよいし、ボンド基板表面に形成した絶縁層とベース基板の表面に形成した下地絶縁層として機能する絶縁層との積層構造としてもよい。
また、ＳＯＩ基板を構成する単結晶シリコン薄膜は、ステッパ露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）の単結晶シリコン薄膜が複数設けられて形成されている。本実施の形態では、そのうちの１つの単結晶シリコン薄膜（すなわち、ステッパ露光装置の１ショットサイズのｎ倍の大きさを有する１つの単結晶シリコン薄膜）にＣＭＯＳ回路を形成する例を説明する。
単結晶シリコン薄膜を選択的にエッチングして、第１単結晶シリコン層８０６、第２単結晶シリコン層８０８を形成する。そして、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に、ゲート絶縁層８１０を介してゲート電極８１６を形成する（図６（Ａ）、（Ｂ）参照）。
第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８は、選択的にエッチングして所望の形状に加工する。ここでは島状に加工し、分離させる。準備したＳＯＩ基板の単結晶シリコン薄膜よりも、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８の膜厚を薄くしたい場合には、該単結晶シリコン薄膜をエッチングして薄膜化してもよい。また、単結晶シリコン薄膜の一部を変質させて、該変質した部分を選択的にエッチングして薄膜化してもよい。ここで単結晶シリコン薄膜の変質とは、例えば酸化処理、窒化処理等を示す。また、第１単結晶シリコン層８０６及び第１単結晶シリコン層８０８は、適宜エッチング条件等を制御して、端部が垂直に近いテーパ形状となるように形成してもよいし、緩やかなテーパ形状となるように形成してもよい。例えば、テーパ角が４５°以上９５°未満、好ましくは６０°以上９５°未満となるような形状としてもよいし、テーパ角が４５°未満の緩やかな形状としてもよい。
本実施の形態では、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８を膜厚３０ｎｍとする。
なお、完成するトランジスタの閾値電圧を制御するため、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８に低濃度の一導電型を付与する不純物元素を添加してもよい。この場合、トランジスタのチャネル形成領域にも不純物元素が添加されることになる。なお、ここで添加する不純物元素は、ソース領域又はドレイン領域として機能する高濃度不純物領域及びＬＤＤ領域として機能する低濃度不純物領域よりも低い濃度で添加する。
ゲート電極８１６は、基板上全面に導電層を形成した後、選択的にエッチングして所望の形状に加工する。ここでは、ゲート電極８１６として導電層８１２、８１４の積層構造を形成した後、選択的にエッチングして、分離した導電層が第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８をそれぞれ横断するように加工している。このとき、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８と重畳しない領域で一体となるように導電層を加工する。つまり、ゲート電極８１６を形成する導電層は枝分かれする構成をとり、枝分かれしたそれぞれの導電層が第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８を横断するように設けられている。
ゲート電極８１６を形成する導電層は、ＣＶＤ法やスパッタリング法により、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて基板全面に導電層を形成した後、当該導電層を選択的にエッチングして形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。
なお、ここではゲート電極８１６を導電層８１２、導電層８１４の２層の積層構造で形成する例を示すが、ゲート電極は単層構造でも３層以上の積層構造でもよい。また、導電層の側面をテーパ形状としてもよい。ゲート電極を導電層の積層構造とする場合、下層の導電層の幅を大きくしてもよいし、各層の側面を異なる角度のテーパ形状としてもよい。
第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８と、ゲート電極８１６との間には、ゲート絶縁層８１０を形成する。ゲート絶縁層８１０は、ＣＶＤ法、スパッタリング法、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いて、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ＞０）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌｘＯｙ）、酸化タンタル（ＴａｘＯｙ、ｘ＞ｙ＞０）などの材料を用いて形成することができる。また、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８をプラズマ処理により固相酸化又は固相窒化して形成することもできる。その他、ＣＶＤ法等により絶縁層を形成した後、当該絶縁層をプラズマ処理により固相酸化又は固相窒化して形成してもよい。
固相酸化処理若しくは固相窒化処理は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波により励起されたプラズマを用いて行うことが好ましい。具体的には、高周波を用いて励起された、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用してプラズマ処理を行うことが好ましい。これは、固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
プラズマ処理により第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８の表面を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）、オゾン（Ｏ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ２）、及び希ガス（ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくとも１つを含む）を含む雰囲気下、又は酸素（Ｏ２）、オゾン（Ｏ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ２）と、水素（Ｈ２）と、希ガスと、を含む雰囲気下）で行う。また、プラズマ処理により第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に形成された絶縁層の表面を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はＮＨ３と希ガスを含む雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることが好ましい。また、ＡｒとＫｒを混合したガスを用いてもよい。
ここで、プラズマ処理を行うためのプラズマ処理装置１０８０の構成例を図１２に示す。当該プラズマ処理装置１０８０は、支持台１０８８と、ガスを供給するためのガス供給部１０８４、ガスを排気するために真空ポンプに接続する排気口１０８６、アンテナ１０９８、誘電体板１０８２、プラズマ発生用の高周波を入力する高周波供給部１０９２を有している。被処理体１０１０は、支持台１０８８によって保持される。また、支持台１０８８に温度制御部１０９０を設けることによって、被処理体１０１０の温度を制御することも可能である。被処理体１０１０は、プラズマ処理をする基体であり、本実施の形態ではベース基板である基板８００上に絶縁層８０２、８０４、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８が積層形成されたものに相当する。或いは、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に絶縁層が形成されたものに相当する。
以下、図１２に示すプラズマ処理装置１０８０を用いて単結晶シリコン層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層（単結晶シリコン層）、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理などの表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部１０８４から供給するガスを選択すれば良い。
まず、図１２に示すプラズマ処理装置１０８０の処理室内を真空にする。そして、ガス供給部１０８４から希ガス、酸素又は窒素を含むガスを供給する。被処理体１０１０は室温、若しくは温度制御部１０９０により１００℃以上５５０℃以下の範囲で加熱する。被処理体１０１０と誘電体板１０８２との間隔（以下、電極間隔ともいう）は、２０ｍｍ以上２００ｍｍ以下（好ましくは２０ｍｍ以上６０ｍｍ以下）程度である。
次に、高周波供給部１０９２からアンテナ１０９８に高周波を入力する。ここでは、高周波としてマイクロ波（周波数２．４５ＧＨｚ）を入力する。そしてマイクロ波をアンテナ１０９８から誘電体板１０８２を通して処理室内に入力することによって、プラズマ１０９４を生成し、当該プラズマ１０９４によって酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）を生成する。このとき、プラズマ１０９４は、供給されたガスによって生成される。
マイクロ波等の高周波の入力によりプラズマ１０９４を生成すると、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。具体的には、電子温度が０．５ｅＶ以上１．５ｅＶ以下、且つ電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ以下のプラズマ生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。
プラズマ１０９４により生成された酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被処理体１０１０に形成された単結晶シリコン層の表面が酸化または窒化されて絶縁層が形成される。或いは、単結晶シリコン層上に形成された絶縁層の表面又は表面近傍が酸化又は窒化される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化を行うことができる。
本実施の形態において、ゲート絶縁層８１０をプラズマ処理により形成する好適な作製方法の一例は、酸素を含む雰囲気下で第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８をプラズマ処理して酸化シリコン層を形成した後、窒素を含む雰囲気下で酸化シリコン層の表面を窒化プラズマ処理して窒素プラズマ処理層を形成する。具体的には、まず酸素を含む雰囲気下でプラズマ処理を行い、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成する。続けて、窒素を含む雰囲気下でプラズマ処理を行い、酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を形成する。なお、表面近傍とは、酸化シリコン層の表面から概略０．２５ｎｍ乃至１．５ｎｍの深さをいう。例えば、酸化シリコン層を形成した後、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略１ｎｍの深さに窒素を２０原子％乃至５０原子％の割合で含有した窒素プラズマ処理層を形成することができる。窒素プラズマ処理層は、プラズマ処理の条件によって、窒化シリコン又は窒化酸化シリコンで形成される。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、ベース基板（ここでは基板８００）として耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特にトランジスタや不揮発性記憶素子のゲート絶縁層として機能する絶縁層として信頼性の高い絶縁層を形成することができる。
なお、図６（Ｂ）では、ゲート絶縁層８１０とゲート電極８１６の側端部が揃うように加工される例を示すが、特に限定されず、ゲート電極８１６のエッチングにおいてゲート絶縁層８１０を残すように加工してもよい。
また、ゲート絶縁層８１０に高誘電率物質（ｈｉｇｈ−ｋ材料といわれる）を用いる場合には、ゲート電極８１６を多結晶シリコン、シリサイド、金属若しくは金属窒化物で形成する。好ましくは金属若しくは金属窒化物で形成することが望ましい。例えば、ゲート絶縁層８１０と接する導電層８１２を金属窒化物材料で形成し、その上の導電層８１４を金属材料で形成する。この組み合わせを用いることによって、ゲート絶縁層を薄膜化した場合でも空乏層が広がってしまうことを防止でき、微細化した場合にもトランジスタの駆動能力などの動作特性を損なうことを防止できる。
次に、ゲート電極８１６上に絶縁層８１７を形成する。そして、ゲート電極８１６をマスクとして一導電型を付与する不純物元素を添加する。なお、本実施の形態ではＣＭＯＳ回路を作製するため、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８には相異なる導電型を付与する不純物元素を添加する。第１単結晶シリコン層８０６には、ゲート電極８１６をマスクとして自己整合的に一対の不純物領域８３１と、当該一対の不純物領域８３１の間に位置するチャネル形成領域８３０が形成される。同様に、第２単結晶シリコン層８０８には、ゲート電極８１６をマスクとして自己整合的に一対の不純物領域８４１と、当該一対の不純物領域８４１の間に位置するチャネル形成領域８４０が形成される。不純物領域８３１及び不純物領域８４１は、相異なる導電型の不純物元素が添加されている（図７（Ａ）、（Ｂ）参照）。
一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態では、第１単結晶シリコン層８０６にｎ型を付与する元素、例えばリンを添加する。また、第２単結晶シリコン層８０８にｐ型を付与する元素、例えばボロンを添加する。なお、第１単結晶シリコン層８０６に不純物元素を添加する際は、レジストマスク等を用いて第２単結晶シリコン層８０８を選択的に覆えばよい。同様に、第２単結晶シリコン層８０８に不純物元素を添加する際は、レジストマスク等を用いて第１単結晶シリコン層８０６を選択的に覆えばよい。
絶縁層８１７は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等を用いて、酸化シリコン或いは酸化窒化シリコン、又は窒化シリコン或いは窒化酸化シリコンなどの材料を用いて形成することができる。一導電型を付与する不純物元素を添加する際に、絶縁層８１７を通過させて添加する構成とすることで、単結晶シリコン層に与えるダメージを低減することができる。
次に、ゲート電極８１６の側面にサイドウォール絶縁層８２０を形成する。そして、ゲート電極８１６及びサイドウォール絶縁層８２０をマスクとして一導電型を付与する不純物元素を添加する。なお、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８には、それぞれ先の工程（不純物領域８３１及び不純物領域８４１を形成する工程）で添加した不純物元素と同じ導電型の不純物元素を添加する。また、先の工程で添加した不純物元素よりも高い濃度で添加する（図８（Ａ）、（Ｂ）参照）
第１単結晶シリコン層８０６には、ゲート電極８１６及びサイドウォール絶縁層８２０をマスクとして自己整合的に一対の高濃度不純物領域８３４と、一対の低濃度不純物領域８３２が形成される。ここで形成される高濃度不純物領域８３４はソース領域又はドレイン領域として機能し、低濃度不純物領域８３２はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。同様に、第２単結晶シリコン層８０８には、ゲート電極８１６及びサイドウォール絶縁層８２０をマスクとして自己整合的に一対の高濃度不純物領域８４４と、一対の低濃度不純物領域８４２が形成される。なお、第１単結晶シリコン層８０６に不純物元素を添加する際は、レジストマスク等を用いて第２単結晶シリコン層８０８を選択的に覆えばよい。同様に、第２単結晶シリコン層８０８に不純物元素を添加する際は、レジストマスク等を用いて第１単結晶シリコン層８０６を選択的に覆えばよい。
サイドウォール絶縁層８２０は、絶縁層８１７を介してゲート電極８１６の側面に設けられる。例えば、ゲート電極８１６を埋め込むように形成した絶縁層を、垂直方向を主体とした異方性エッチングを行うことによって、ゲート電極８１６の側面に自己整合的に形成することができる。サイドウォール絶縁層８２０は、窒化シリコン或いは窒化酸化シリコン、又は酸化シリコン或いは酸化窒化シリコンなどの材料を用いて形成することができる。なお、絶縁層８１７を酸化シリコン又は酸化窒化シリコンを用いて形成する場合、サイドウォール絶縁層８２０を窒化シリコン又は窒化酸化シリコンを用いて形成することで、絶縁層８１７をエッチングストッパーとして機能させることができる。また、絶縁層８１７を窒化シリコン又は窒化酸化シリコンを用いて形成する場合は、サイドウォール絶縁層８２０を酸化シリコン又は酸化窒化シリコンを用いて形成すればよい。このように、エッチングストッパーとして機能しうる絶縁層を設けることで、サイドウォール絶縁層を形成する際のオーバーエッチングにより単結晶シリコン層がエッチングされてしまうのを防ぐことができる。
次に、絶縁層８１７の露出部をエッチングする。そして、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８の一部をシリサイド化する（図９（Ａ）、（Ｂ）参照）。
絶縁層８１７は、サイドウォール絶縁層８２０及びゲート電極８１６の間、サイドウォール絶縁層８２０及び第１単結晶シリコン層８０６の間、並びにサイドウォール絶縁層８２０及び第２単結晶シリコン層８０８の間に残る。よって、サイドウォール絶縁層８２０及びゲート電極８１６と重畳しない領域の第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８は露出する。ここでは、第１単結晶シリコン層８０６に形成された高濃度不純物領域８３４及び第２単結晶シリコン層８０８に形成された高濃度不純物領域８４４が露出する。
シリサイド化は、単結晶シリコン層に金属を接触させて行うことができる。例えば、露出させた第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に金属層を形成し、熱処理を行うことによってシリサイド化することができる。金属層は、スパッタリング法、蒸着法、めっき法等により、シリコンと反応してシリサイド化する材料、例えばニッケル、チタン、コバルト、白金等の金属元素や該金属元素を含む合金材料を用いて形成することができる。これらの金属元素を用いた場合は、それぞれニッケルシリサイド、チタンシリサイド、コバルトシリサイド、白金シリサイドが形成される。なお、シリサイド化する領域の形状、膜厚等は、反応させる金属層の膜厚、熱処理の温度や時間等を適宜制御することで、調整することができる。図９（Ｂ）では、第１単結晶シリコン層８０６に形成された高濃度不純物領域８３４の上層及び第２単結晶シリコン層８０８に形成された高濃度不純物領域８４４の上層に、それぞれシリサイド化された領域８３５、領域８４５を有する例を示す。なお、本発明は特に限定されず、シリサイド化を行わない構成としてもよいし、単結晶シリコン層に形成された高濃度不純物領域全体をシリサイド化する構成としてもよい。また、低濃度不純物領域までシリサイド化される構成としてもよい。なお、シリサイド化後に未反応の金属が残存する場合は、ウェットエッチング法やドライエッチング法を用いて適宜除去する。
以上で、トランジスタ８５０及びトランジスタ８６０が形成される。図９（Ｂ）では、トランジスタ８５０としてｎチャネルトランジスタが形成され、トランジスタ８６０としてｐチャネルトランジスタが形成される。
次に、トランジスタ８５０及びトランジスタ８６０上に絶縁層８７０を形成する。次に、絶縁層８７０を選択的にエッチングして、第１単結晶シリコン層８０６に形成された高濃度不純物領域８３４及び第２単結晶シリコン層８０８に形成された高濃度不純物領域８４４にそれぞれ達する開口を形成する。そして、該開口を埋め込むようにソース電極又はドレイン電極として機能する導電層８７２を形成する（図１０（Ａ）、（Ｂ）参照）。
絶縁層８７０は、ＣＶＤ法やスパッタリング法、ＡＬＤ法、塗布法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素若しくは窒素を含む無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層８７０は、ＣＶＤ法やスパッタリング法、ＡＬＤ法を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行うことにより形成してもよい。ここでは絶縁層８７０は単層構造の例を示すが、２層以上の積層構造としてもよい。また、無機絶縁層や、有機絶縁層を組み合わせて形成してもよい。例えば、トランジスタ８５０及びトランジスタ８６０上にパッシベーション層として機能できる窒化シリコン層や窒化酸化シリコン層を形成し、その上層に平坦化層として機能できるリンシリケートガラス（ＰＳＧ）やボロンリンシリケートガラス（ＢＰＳＧ）を材料に用いた絶縁層を形成することができる。
ソース電極又はドレイン電極として機能する導電層８７２は、絶縁層８７０に形成された開口を介して、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８と電気的に接続される。また、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８は、導電層８７２を間に介して電気的に接続され、ＣＭＯＳ回路を形成する。なお、図９（Ｂ）では高濃度不純物領域の上層がシリサイド化されている例を示しており、導電層８７２はシリサイド化された領域８３５、８４５と電気的に接続される。よって、ソース電極又はドレイン電極として機能する導電層８７２と、ソース領域又はドレイン領域として機能する高濃度不純物領域８３４又は高濃度不純物領域８４４とのコンタクト抵抗を低減することができる。
導電層８７２は、ＣＶＤ法やスパッタリング法を用いて、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて基板全面に導電層を単層構造又は積層構造で形成した後、当該導電層を選択的にエッチングして形成することができる。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む合金材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。また、タングステンを含む化合物材料としては、例えばタングステンシリサイドが挙げられる。導電層８７２は、例えば、バリア層とアルミニウムシリコン層とバリア層の積層構造、バリア層とアルミニウムシリコン層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、ソース電極又はドレイン電極として機能する導電層を形成する材料として最適である。また、ソース電極又はドレイン電極として機能する導電層を、上層と下層にバリア層を設けた積層構造とすると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。
以上で、相異なる導電型のトランジスタが電気的に接続されたＣＭＯＳ回路を形成することができる。
本実施の形態は、本発明に係るＳＯＩ基板を用いて大面積基板で製造プロセスを流すことができる。よって、半導体集積回路等の半導体装置を生産性良く製造することが可能となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態１で作製されるＳＯＩ基板を用いて、上記実施の形態２と異なる構成の半導体装置を作製する一形態について説明する。具体的には、本実施の形態は、素子分離構造として半導体層（単結晶シリコン層）間に絶縁層を埋め込んだ構成の半導体装置について図１８と図１９を参照して説明する。
図１８（Ａ）において、基板１０上に下地絶縁層として機能する絶縁層１２ａ、絶縁層１２ｂ（以下、絶縁層１２ａ、絶縁層１２ｂを合わせて下地絶縁層１２ともいう）が形成されている。絶縁層１２ａは基板１０側に設けられたものであり、絶縁層１２ｂは単結晶シリコン層１４側に設けられたものであり、絶縁層１２ａと絶縁層１２ｂが接合することにより、単結晶シリコン層１４が基板１０と固定されている。基板１０への単結晶シリコン層１４の接合は実施形態１と同様である。
単結晶シリコン層１４上には、素子形成領域に合わせて窒化シリコン層１１、酸化シリコン層１３を形成する。酸化シリコン層１３は、素子分離のために単結晶シリコン層１４をエッチングするときのハードマスクとして用いる。窒化シリコン層１１はエッチングストッパーである。
単結晶シリコン層１４の膜厚は５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとすることが好ましい。単結晶シリコン層１４には閾値電圧を制御するために、ボロン、アルミニウム、ガリウムなどのｐ型不純物を添加する。例えば、ｐ型不純物としてボロンを５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。
図１８（Ｂ）は、酸化シリコン層１３をマスクとして単結晶シリコン層１４、下地絶縁層１２をエッチングする工程である。酸化シリコン層１３、窒化シリコン層１１、単結晶シリコン層１４及び下地絶縁層１２の露出した端面に対してプラズマ処理により窒化する。この窒化処理により、酸化シリコン層１３、窒化シリコン層１１、単結晶シリコン層１４及び下地絶縁層１２の周辺端部には窒化処理層１５が形成される。また、窒化処理層１５として、少なくとも単結晶シリコン層１４の周辺端部には窒化シリコン層が形成される。単結晶シリコン層１４の周辺端部に形成される窒化シリコン層は絶縁性であり、単結晶シリコン層１４の端面でのリーク電流が流れるのを防止する効果がある。また、耐酸化作用があるので、単結晶シリコン層１４と下地絶縁層１２との間に、端面から酸化膜が成長してバーズビークが形成されるのを防ぐことができる。
図１８（Ｃ）は、素子分離絶縁層１９を堆積する工程である。素子分離絶縁層１９はＴＥＯＳを原料ガスに用いて酸化シリコン層をＣＶＤ法で堆積する。素子分離絶縁層１９は単結晶シリコン層１４が埋め込まれるように厚く堆積する。
図１８（Ｄ）は窒化シリコン層１１が露出するまで素子分離絶縁層１９を除去する工程を示している。この除去工程は、ドライエッチングによって行うこともできるし、化学的機械研磨によって行っても良い。窒化シリコン層１１はエッチングストッパーとなる。素子分離絶縁層１９は単結晶シリコン層１４の間に埋め込まれるように残存する。窒化シリコン層１１はその後除去する。
図１８（Ｅ）において、単結晶シリコン層１４が露出した後、ゲート絶縁層１６、ゲート電極２５、サイドウォール絶縁層２８を形成し、第１不純物領域１８、第２不純物領域１７を形成する。絶縁層２７は窒化シリコンで形成し、ゲート電極２５をエッチングするときのハードマスクとして用いる。
図１９（Ａ）において、層間絶縁層３２を形成する。層間絶縁層３２はボロンリンシリケートガラス（ＢＰＳＧ、Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を形成してリフローにより平坦化させる。また、ＴＥＯＳ（テトラエトキシシラン）を原料ガスに用いて酸化シリコン層を形成し化学的機械研磨処理によって平坦化しても良い。平坦化処理においてゲート電極２５上の絶縁層２７はエッチングストッパーとして機能する。層間絶縁層３２にはコンタクトホール３３を形成する。コンタクトホール３３は、サイドウォール絶縁層２８を利用してセルフアラインコンタクトの構成となっている。
その後、図１９（Ｂ）で示すように、六フッ化タングステンを用いＣＶＤ法でコンタクトプラグ３６を形成する。絶縁層４１を形成し、コンタクトプラグ３６に合わせて開口を形成して配線３８を設ける。配線３８はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。
このようにして、単結晶シリコン層でなる電界効果型トランジスタを絶縁表面を有する基板上に作製することができる。本実施の形態によれば、実施の形態１で作製された大面積のＳＯＩ基板を用いることによって、半導体集積回路等の回路パターンを作製する際に、大面積基板を用いて一度に製造プロセスを流すことができ、生産性を向上させることができる。また、複数の単結晶シリコン薄膜によりＳＯＩ基板を製造するが、個々の単結晶シリコン薄膜の大きさを露光装置の１ショットサイズの整数倍程度とすることで、半導体集積回路等の半導体装置の製造において歩留まりの向上を図ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明に係るＳＯＩ基板を用いて作製した半導体装置の一例として、ＣＰＵに適用する例に関して、図面を用いて以下に説明する。
図１３に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）３６２０を主に有している。また、ＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３６６０を構成する様々な回路は、上記実施の形態２、３に示されるトランジスタ、当該トランジスタを組み合わせたＣＭＯＳ回路、ｎＭＯＳ回路、ｐＭＯＳ回路等を用いて構成することが可能である。
図１３に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用するＣＰＵの構成は、図１３に示すものに限定されるものではない。
バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
なお、本実施の形態では、半導体装置をＣＰＵに適用する例を説明したが、特に限定されない。例えば、上記実施の形態で作製される半導体装置は、有機発光素子、無機発光素子、又は液晶表示素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラなどのカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。
本実施の形態に係る半導体装置は、本発明に係るＳＯＩ基板を用いて作製する。よって、生産性良く半導体装置を製造することができるため、コスト削減を図ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明に係るＳＯＩ基板を用いて作製した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図１４（Ａ）を参照して説明する。図１４に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数のトランジスタ等の素子が設けられた集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、集積回路２１３１に電気的に接続されている。集積回路２１３１には、上記実施の形態２、３で示したトランジスタを適用することができる。
また、図１４（Ｂ）、（Ｃ）に図１４（Ａ）の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示したトランジスタで構成された集積回路２１３１上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図１４（Ｂ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図１４（Ｃ）参照）。図１４（Ｃ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。
なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。
例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図１５（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図１５（Ｂ）参照）またはリボン型の形状（図１５（Ｃ）、（Ｄ）参照））等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
本実施の形態に係る半導体装置を、本発明を適用してＳＯＩ基板を用いて作製することで、生産性が向上するため、製造コストを抑えることができる。また、非接触でデータの入出力が可能で、且つ小型な半導体装置の製造に適用することもできる。
次に、本実施の形態に係る半導体装置の動作例について説明する。
半導体装置２１８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図１６（Ａ）参照）。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路である。電源回路８２は受信信号から電源電位を生成する回路である。リセット回路８３はリセット信号を生成する回路である。クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５は受信信号を復調して制御回路８７に出力する回路である。データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図１６（Ａ）では、制御回路８７の他に、アナログ回路である高周波回路８１、電源回路８２を含んでいる。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２１８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置２１８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置２１８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＧＮＤとすることができる。
このように、通信手段（例えばリーダ／ライタ、又はリーダ或いはライタいずれかの機能を有する手段）から半導体装置２１８０に信号を送り、当該半導体装置２１８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
また、半導体装置２１８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信手段３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１６（Ｂ）参照）。なお、通信手段３２００は、例えばリーダ／ライタのように信号を読み取る機能及び信号を送信する機能を備えるもの、又は信号を読み取る機能或いは信号を送信するいずれかの機能のみを備えるものである。品物３２２０が含む半導体装置３２３０に通信手段３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に通信手段３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１６（Ｃ）参照）。半導体装置３２３０、半導体装置３２５０としては、上述した半導体装置２１８０を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、半導体装置の製造における製造コストの削減を図ることができるため、商品の検品等のシステムも低コストで行うことも可能となる。
なお、上述した以外にも本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１７を用いて説明する。
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１７（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１７（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１７（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１７（Ｄ）参照）。書籍類とは、書物、本等を指す（図１７（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１７（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１７（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１７（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置２１８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置２１８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置２１８０を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置２１８０の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
本発明に係るＳＯＩ基板の構成の例を示す斜視図。 本発明に係るＳＯＩ基板の作製方法の一例を示す図。 本発明に係るＳＯＩ基板の作製方法の一例を示す図。 本発明に係るＳＯＩ基板の作製方法の一例を示す斜視図。 本発明に係るＳＯＩ基板の作製方法の一例を示す斜視図。 本発明に係る半導体装置の作製方法の一例を示す図。 本発明に係る半導体装置の作製方法の一例を示す図。 本発明に係る半導体装置の作製方法の一例を示す図。 本発明に係る半導体装置の作製方法の一例を示す図。 本発明に係る半導体装置の作製方法の一例を示す図。 本発明に係るＳＯＩ基板の構成の例を示す斜視図。 プラズマ処理装置の構成の例を示す図。 本発明に係る半導体装置の一例を示すブロック図。 本発明に係る半導体装置の一例を示す上面図及び断面図。 本発明に係る半導体装置に適用できるアンテナを説明する図。 本発明に係る半導体装置の一例を示すブロック図及び使用形態の例を示す図。 本発明に係る半導体装置の適用例を示す図。 本発明に係る半導体装置の作製方法の一例を示す図。 本発明に係る半導体装置の作製方法の一例を示す図。
符号の説明
１００ ＳＯＩ基板
１０１ 単結晶シリコン基板
１０２ 単結晶シリコン基板
１０４ 水素イオン
１０６ 脆化層
１０８ 単結晶シリコン層
１１０ 単結晶シリコン薄膜
１２０ 絶縁層
１３０ 積層体
１５０ 基板

Claims (11)

  1. 第１単結晶シリコン基板を分断して、露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）の第２単結晶シリコン基板を形成する工程Ａと、
    前記第２単結晶シリコン基板の一表面上に絶縁層を形成し、
    前記第２単結晶シリコン基板に脆化層を形成する工程Ｂと、
    絶縁表面を有する基板と前記第２単結晶シリコン基板とを、前記絶縁層を間に介して貼り合わせ、
    熱処理することにより、前記脆化層に沿って前記第２単結晶シリコン基板を分断し、前記絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、
    を行うことを特徴とするＳＯＩ基板の作製方法。
  2. 露光装置の１ショットサイズをＸ、第１単結晶シリコン基板を分断した第２の単結晶シリコン基板のサイズをＹとして、前記Ｘと前記Ｙとの関係が
    ０．８Ｘ＜Ｙ＜１．２Ｘ、
    ０．９Ｘ＜Ｙ＜１．１Ｘ、
    ０．９９Ｘ＜Ｙ＜１．０１Ｘ、
    又は０．９９９Ｘ＜Ｙ＜１．００１Ｘ
    のいずれかの条件式を満たすように第２単結晶シリコン基板を形成する工程Ａと、
    前記第２単結晶シリコン基板の一表面上に絶縁層を形成し、
    前記第２単結晶シリコン基板に脆化層を形成する工程Ｂと、
    絶縁表面を有する基板と前記第２単結晶シリコン基板とを、前記絶縁層を間に介して貼り合わせ、
    熱処理することにより、前記脆化層に沿って前記第２単結晶シリコン基板を分断し、前記絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、
    を行うことを特徴とするＳＯＩ基板の作製方法。
  3. 請求項１又は請求項２において、
    前記工程Ａを繰り返すことにより、前記第２単結晶シリコン基板を複数形成し、
    １枚の前記絶縁表面を有する基板に対して前記工程Ｂ及び前記工程Ｃを繰り返すことにより、前記絶縁表面を有する基板上に前記単結晶シリコン薄膜を複数形成することを特徴とするＳＯＩ基板の作製方法。
  4. 第１単結晶シリコン基板の一表面上に絶縁層を形成し、
    前記第１単結晶シリコン基板に脆化層を形成する工程Ａと、
    前記第１単結晶シリコン基板を分断して、露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）の第２単結晶シリコン基板を形成する工程Ｂと、
    絶縁表面を有する基板と前記第２単結晶シリコン基板とを、前記絶縁層を間に介して貼り合わせ、
    熱処理することにより、前記脆化層に沿って前記第２単結晶シリコン基板を分断し、前記絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、
    を行うことを特徴とするＳＯＩ基板の作製方法。
  5. 第１単結晶シリコン基板の一表面上に絶縁層を形成し、
    前記第１単結晶シリコン基板に脆化層を形成する工程Ａと、
    前記第１単結晶シリコン基板を分断して、露光装置の１ショットサイズをＸ、第２の単結晶シリコン基板のサイズをＹとして、前記Ｘと前記Ｙとの関係が
    ０．８Ｘ＜Ｙ＜１．２Ｘ、
    ０．９Ｘ＜Ｙ＜１．１Ｘ、
    ０．９９Ｘ＜Ｙ＜１．０１Ｘ、
    又は０．９９９Ｘ＜Ｙ＜１．００１Ｘ
    のいずれかの条件式を満たすように第２単結晶シリコン基板を形成する工程Ｂと、
    絶縁表面を有する基板と前記第２単結晶シリコン基板とを、前記絶縁層を間に介して貼り合わせ、
    熱処理することにより、前記脆化層に沿って前記第２単結晶シリコン基板を分断し、前記絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、
    を行うことを特徴とするＳＯＩ基板の作製方法。
  6. 請求項４又は請求項５において、
    前記工程Ｂを繰り返すことにより、前記第２単結晶シリコン基板を複数形成し、
    １枚の前記絶縁表面を有する基板に対して前記工程Ｃを繰り返すことにより、前記絶縁表面を有する基板上に前記単結晶シリコン薄膜を複数形成することを特徴とするＳＯＩ基板の作製方法。
  7. 請求項１乃至請求項６のいずれか一において、
    前記絶縁表面を有する基板はガラス基板を用いることを特徴とする半導体装置の作製方法。
  8. ベース基板と、
    前記ベース基板上に絶縁層を介して設けられた複数の単結晶シリコン薄膜と、
    を有することを特徴とするＳＯＩ基板。
  9. 請求項８において、
    前記単結晶シリコン薄膜の１つの大きさは、露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）であることを特徴とするＳＯＩ基板。
  10. 請求項８において、
    前記単結晶シリコン薄膜の１つの大きさは、露光装置の１ショットサイズをＸ、第１単結晶シリコン基板を分断した第２の単結晶シリコン基板のサイズをＹとして、前記Ｘと前記Ｙとの関係が
    ０．８Ｘ＜Ｙ＜１．２Ｘ、
    ０．９Ｘ＜Ｙ＜１．１Ｘ、
    ０．９９Ｘ＜Ｙ＜１．０１Ｘ、
    又は０．９９９Ｘ＜Ｙ＜１．００１Ｘ
    のいずれかの条件式を満たすことを特徴とするＳＯＩ基板。
  11. 請求項１０において、
    前記絶縁表面を有する基板はガラス基板であることを特徴とするＳＯＩ基板。
JP2008072634A 2007-03-26 2008-03-20 Ｓｏｉ基板の作製方法 Expired - Fee Related JP5376818B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008072634A JP5376818B2 (ja) 2007-03-26 2008-03-20 Ｓｏｉ基板の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007079762 2007-03-26
JP2007079762 2007-03-26
JP2008072634A JP5376818B2 (ja) 2007-03-26 2008-03-20 Ｓｏｉ基板の作製方法

Publications (3)

Publication Number Publication Date
JP2008270772A true JP2008270772A (ja) 2008-11-06
JP2008270772A5 JP2008270772A5 (ja) 2011-04-21
JP5376818B2 JP5376818B2 (ja) 2013-12-25

Family

ID=39792777

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008072634A Expired - Fee Related JP5376818B2 (ja) 2007-03-26 2008-03-20 Ｓｏｉ基板の作製方法

Country Status (4)

Country Link
US (1) US8222117B2 (ja)
JP (1) JP5376818B2 (ja)
TW (1) TWI440132B (ja)
WO (1) WO2008123117A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008123116A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
EP1978554A3 (en) * 2007-04-06 2011-10-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate comprising implantation and separation steps
SG178762A1 (en) * 2007-04-13 2012-03-29 Semiconductor Energy Lab Display device, method for manufacturing display device, and soi substrate
JP5250228B2 (ja) * 2007-09-21 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5452900B2 (ja) * 2007-09-21 2014-03-26 株式会社半導体エネルギー研究所 半導体膜付き基板の作製方法
JP2009094488A (ja) * 2007-09-21 2009-04-30 Semiconductor Energy Lab Co Ltd 半導体膜付き基板の作製方法
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
US7704884B2 (en) 2008-04-11 2010-04-27 Micron Technology, Inc. Semiconductor processing methods
US8803213B2 (en) 2009-06-25 2014-08-12 Micron Technology, Inc. Floating body memory cell apparatus and methods
US20110180896A1 (en) * 2010-01-25 2011-07-28 International Business Machines Corporation Method of producing bonded wafer structure with buried oxide/nitride layers
CN102148429B (zh) * 2010-02-06 2016-03-30 清华大学 纳米光学天线阵列的制造方法
CN110349843B (zh) * 2019-07-26 2021-12-21 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、生物识别器件、显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461943A (en) * 1987-09-02 1989-03-08 Seiko Epson Corp Semiconductor device and manufacture thereof
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002198328A (ja) * 2000-12-25 2002-07-12 Nec Corp 半導体装置の製造方法および製造装置
JP2003324188A (ja) * 2002-04-30 2003-11-14 Ishikawajima Harima Heavy Ind Co Ltd 大面積単結晶シリコン基板の製造方法
JP2005228762A (ja) * 2004-02-10 2005-08-25 Sharp Corp 半導体装置およびその製造方法
JP2006032435A (ja) * 2004-07-12 2006-02-02 Sharp Corp 半導体装置の製造方法及び半導体装置の製造装置
JP2006518116A (ja) * 2003-02-18 2006-08-03 コーニング インコーポレイテッド ガラスベースｓｏｉ構造

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566175A (en) * 1982-08-30 1986-01-28 Texas Instruments Incorporated Method of making insulated gate field effect transistor with a lightly doped drain using oxide sidewall spacer and double implantations
US4669177A (en) * 1985-10-28 1987-06-02 Texas Instruments Incorporated Process for making a lateral bipolar transistor in a standard CSAG process
USRE38296E1 (en) * 1987-04-24 2003-11-04 Hitachi, Ltd. Semiconductor memory device with recessed array region
US5618739A (en) * 1990-11-15 1997-04-08 Seiko Instruments Inc. Method of making light valve device using semiconductive composite substrate
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH05235312A (ja) * 1992-02-19 1993-09-10 Fujitsu Ltd 半導体基板及びその製造方法
FR2715501B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
US5524339A (en) * 1994-09-19 1996-06-11 Martin Marietta Corporation Method for protecting gallium arsenide mmic air bridge structures
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
EP0749500B1 (en) * 1994-10-18 1998-05-27 Koninklijke Philips Electronics N.V. Method of manufacturing a thin silicon-oxide layer
FR2748850B1 (fr) * 1996-05-15 1998-07-24 Commissariat Energie Atomique Procede de realisation d'un film mince de materiau solide et applications de ce procede
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6013563A (en) * 1997-05-12 2000-01-11 Silicon Genesis Corporation Controlled cleaning process
US6388652B1 (en) * 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3385972B2 (ja) * 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
KR20000040104A (ko) * 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법
US6337288B1 (en) * 1999-06-28 2002-01-08 Mitsubishi Gas Chemical Co., Inc. Process for the production of electronic parts
JP4780828B2 (ja) * 2000-11-22 2011-09-28 三井化学株式会社 ウエハ加工用粘着テープ及びその製造方法並びに使用方法
FR2818010B1 (fr) * 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
JP2003282885A (ja) 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6908797B2 (en) * 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6818529B2 (en) * 2002-09-12 2004-11-16 Applied Materials, Inc. Apparatus and method for forming a silicon film across the surface of a glass substrate
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US7399681B2 (en) * 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US6759277B1 (en) 2003-02-27 2004-07-06 Sharp Laboratories Of America, Inc. Crystalline silicon die array and method for assembling crystalline silicon sheets onto substrates
JP2004356537A (ja) 2003-05-30 2004-12-16 Canon Inc 半導体装置及びその製造方法
JP3970814B2 (ja) 2003-08-05 2007-09-05 シャープ株式会社 半導体装置の製造方法
US7253040B2 (en) * 2003-08-05 2007-08-07 Sharp Kabushiki Kaisha Fabrication method of semiconductor device
JP4610982B2 (ja) * 2003-11-11 2011-01-12 シャープ株式会社 半導体装置の製造方法
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
CN101091251B (zh) * 2004-08-18 2011-03-16 康宁股份有限公司 包含高应变玻璃或玻璃陶瓷的绝缘体上半导体结构
US7247545B2 (en) * 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
DE602004013163T2 (de) * 2004-11-19 2009-05-14 S.O.I. Tec Silicon On Insulator Technologies S.A. Verfahren zur Herstellung eines Germanium-On-Insulator-Wafers (GeOI)
JP4776994B2 (ja) * 2005-07-04 2011-09-21 浜松ホトニクス株式会社 加工対象物切断方法
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
WO2007046290A1 (en) * 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
FR2911430B1 (fr) * 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461943A (en) * 1987-09-02 1989-03-08 Seiko Epson Corp Semiconductor device and manufacture thereof
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002198328A (ja) * 2000-12-25 2002-07-12 Nec Corp 半導体装置の製造方法および製造装置
JP2003324188A (ja) * 2002-04-30 2003-11-14 Ishikawajima Harima Heavy Ind Co Ltd 大面積単結晶シリコン基板の製造方法
JP2006518116A (ja) * 2003-02-18 2006-08-03 コーニング インコーポレイテッド ガラスベースｓｏｉ構造
JP2005228762A (ja) * 2004-02-10 2005-08-25 Sharp Corp 半導体装置およびその製造方法
JP2006032435A (ja) * 2004-07-12 2006-02-02 Sharp Corp 半導体装置の製造方法及び半導体装置の製造装置

Also Published As

Publication number Publication date
US20080237780A1 (en) 2008-10-02
JP5376818B2 (ja) 2013-12-25
TWI440132B (zh) 2014-06-01
US8222117B2 (en) 2012-07-17
WO2008123117A1 (en) 2008-10-16
TW200903713A (en) 2009-01-16

Similar Documents

Publication Publication Date Title
JP5376818B2 (ja) Ｓｏｉ基板の作製方法
JP5728151B2 (ja) Ｓｏｉ基板の作製方法
JP5973598B2 (ja) 半導体装置の作製方法
JP5348873B2 (ja) 半導体装置及びその作製方法
JP5656333B2 (ja) 半導体装置
JP5337380B2 (ja) 半導体装置及びその作製方法
JP2008244460A (ja) 半導体装置及び半導体装置の作製方法
JP5337347B2 (ja) 半導体装置、半導体装置の作製方法
JP5411456B2 (ja) 半導体装置
WO2010032611A1 (en) Semiconductor device and method for manufacturing the same
TWI425638B (zh) 半導體裝置及其製造方法
JP5269343B2 (ja) 半導体装置の作製方法
JP5337346B2 (ja) 半導体装置の作製方法
JP5105915B2 (ja) 半導体装置及びその作製方法
JP2007006464A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110303

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110303

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130409

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130924

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees