JP2001066631A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
- Publication number
- JP2001066631A JP2001066631A JP23844299A JP23844299A JP2001066631A JP 2001066631 A JP2001066631 A JP 2001066631A JP 23844299 A JP23844299 A JP 23844299A JP 23844299 A JP23844299 A JP 23844299A JP 2001066631 A JP2001066631 A JP 2001066631A
- Authority
- JP
- Japan
- Prior art keywords
- storage capacitor
- film
- liquid crystal
- display device
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 液晶表示装置における画素間遮光面積を縮小
し、高光透過率および高精細化を実現する。 【解決手段】 ＴＦＴを構成する薄膜半導体層４の下層
に層間絶縁膜３を介して保持容量配線２を設ける。ＴＦ
Ｔのドレイン領域を延長させた薄膜半導体層４の部分と
保持容量配線２との間に、層間絶縁膜３の凹部３ａの底
部からなる保持容量用誘電膜を挟んで、保持容量素子を
構成する。ＴＦＴのドレイン領域と画素電極１７とを電
気的に接続し、ＴＦＴにより液晶表示装置を駆動する。
し、高光透過率および高精細化を実現する。 【解決手段】 ＴＦＴを構成する薄膜半導体層４の下層
に層間絶縁膜３を介して保持容量配線２を設ける。ＴＦ
Ｔのドレイン領域を延長させた薄膜半導体層４の部分と
保持容量配線２との間に、層間絶縁膜３の凹部３ａの底
部からなる保持容量用誘電膜を挟んで、保持容量素子を
構成する。ＴＦＴのドレイン領域と画素電極１７とを電
気的に接続し、ＴＦＴにより液晶表示装置を駆動する。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置お
よびその製造方法に関し、特に、駆動用の薄膜トランジ
スタ（ＴＦＴ）を有する液晶表示装置に適用して好適な
ものである。
よびその製造方法に関し、特に、駆動用の薄膜トランジ
スタ（ＴＦＴ）を有する液晶表示装置に適用して好適な
ものである。
【０００２】
【従来の技術】近年、プロジェクター用のライトバルブ
として液晶表示装置が用いられる場合が多くなってきて
いる。これに併せて、液晶表示装置においては、さらな
る高光透過率化、高精細化が望まれるようになった。こ
こで、この液晶表示装置における従来技術によるもの
を、以下に具体的に説明する。
として液晶表示装置が用いられる場合が多くなってきて
いる。これに併せて、液晶表示装置においては、さらな
る高光透過率化、高精細化が望まれるようになった。こ
こで、この液晶表示装置における従来技術によるもの
を、以下に具体的に説明する。
【０００３】すなわち、図８に示すように、遮光領域に
おける石英ガラス基板１０１上に所定形状の多結晶Ｓｉ
からなる薄膜半導体層１０２が設けられ、この薄膜半導
体層１０２上にゲート誘電膜１０３が設けられている。
このゲート誘電膜１０３上にはゲート配線１０４が設け
られている。図示は省略するが、薄膜半導体層１０２中
にはゲート配線１０４に対して自己整合的にソース領域
およびドレイン領域が形成されている。ゲート配線１０
４からなるゲート電極とこれらのソース領域およびドレ
イン領域とにより、画素電極駆動用の多結晶ＳｉＴＦＴ
が構成されている。ドレイン領域の上方の所定部分にお
けるゲート誘電膜１０３上には保持容量配線１０５が設
けられている。この保持容量配線１０５とドレイン領域
との間にゲート誘電膜１０３を介した構造により、保持
用容量素子が構成されている。
おける石英ガラス基板１０１上に所定形状の多結晶Ｓｉ
からなる薄膜半導体層１０２が設けられ、この薄膜半導
体層１０２上にゲート誘電膜１０３が設けられている。
このゲート誘電膜１０３上にはゲート配線１０４が設け
られている。図示は省略するが、薄膜半導体層１０２中
にはゲート配線１０４に対して自己整合的にソース領域
およびドレイン領域が形成されている。ゲート配線１０
４からなるゲート電極とこれらのソース領域およびドレ
イン領域とにより、画素電極駆動用の多結晶ＳｉＴＦＴ
が構成されている。ドレイン領域の上方の所定部分にお
けるゲート誘電膜１０３上には保持容量配線１０５が設
けられている。この保持容量配線１０５とドレイン領域
との間にゲート誘電膜１０３を介した構造により、保持
用容量素子が構成されている。
【０００４】ゲート配線１０４および保持容量配線１０
５を覆うように層間絶縁膜１０６が設けられている。こ
の層間絶縁膜１０６およびゲート誘電膜１０３の所定部
分にはコンタクトホール１０７、１０８が設けられてい
る。層間絶縁膜１０６上には、コンタクトホール１０７
を通じて多結晶ＳｉＴＦＴのドレイン領域に接続されて
引き出し電極１０９が設けられているとともに、コンタ
クトホール１０８を通じて多結晶ＳｉＴＦＴのソース領
域に接続されて信号配線１１０が設けられている。これ
らの引き出し電極１０９および信号配線１１０を覆うよ
うに層間絶縁膜１１１が設けられている。引き出し電極
１０９上の所定部分における層間絶縁膜１１１にはコン
タクトホール１１２が設けられている。層間絶縁膜１１
１上にこのコンタクトホール１１２を通じて引き出し電
極１０９と接続されて上層遮光膜１１３が設けられてい
る。この上層遮光膜１１３と引き出し電極１０９および
信号配線１１０との重ね合わせにより、上方からの入射
光に対して、画素開口領域以外の領域の全ての遮光がな
されている。上層遮光膜１１３を覆うように層間絶縁膜
１１４が設けられている。上層遮光膜１１３上の所定部
分におけるこの層間絶縁膜１１４にはコンタクトホール
１１５が設けられている。層間絶縁膜１１４上には、こ
のコンタクトホール１１５を通じて上層遮光膜１１３と
接続されて透明な画素電極１１６が設けられている。こ
の画素電極１１６を覆うように配向膜１１７が設けられ
ている。
５を覆うように層間絶縁膜１０６が設けられている。こ
の層間絶縁膜１０６およびゲート誘電膜１０３の所定部
分にはコンタクトホール１０７、１０８が設けられてい
る。層間絶縁膜１０６上には、コンタクトホール１０７
を通じて多結晶ＳｉＴＦＴのドレイン領域に接続されて
引き出し電極１０９が設けられているとともに、コンタ
クトホール１０８を通じて多結晶ＳｉＴＦＴのソース領
域に接続されて信号配線１１０が設けられている。これ
らの引き出し電極１０９および信号配線１１０を覆うよ
うに層間絶縁膜１１１が設けられている。引き出し電極
１０９上の所定部分における層間絶縁膜１１１にはコン
タクトホール１１２が設けられている。層間絶縁膜１１
１上にこのコンタクトホール１１２を通じて引き出し電
極１０９と接続されて上層遮光膜１１３が設けられてい
る。この上層遮光膜１１３と引き出し電極１０９および
信号配線１１０との重ね合わせにより、上方からの入射
光に対して、画素開口領域以外の領域の全ての遮光がな
されている。上層遮光膜１１３を覆うように層間絶縁膜
１１４が設けられている。上層遮光膜１１３上の所定部
分におけるこの層間絶縁膜１１４にはコンタクトホール
１１５が設けられている。層間絶縁膜１１４上には、こ
のコンタクトホール１１５を通じて上層遮光膜１１３と
接続されて透明な画素電極１１６が設けられている。こ
の画素電極１１６を覆うように配向膜１１７が設けられ
ている。
【０００５】配向膜１１７上には液晶層１１８が設けら
れており、この液晶層１１８上に配向膜１１９および対
向共通電極１２０が設けられている。また対向共通電極
１２０上には、透明の対向電極用基板１２１が設けられ
ている。
れており、この液晶層１１８上に配向膜１１９および対
向共通電極１２０が設けられている。また対向共通電極
１２０上には、透明の対向電極用基板１２１が設けられ
ている。
【０００６】上述のように構成された液晶表示装置にお
いては、ＴＦＴを構成する薄膜半導体層１０２に接続さ
れた透明な画素電極１１６に印加する電圧によって、液
晶層１１８中の液晶分子の配向を変え、表示を制御す
る。
いては、ＴＦＴを構成する薄膜半導体層１０２に接続さ
れた透明な画素電極１１６に印加する電圧によって、液
晶層１１８中の液晶分子の配向を変え、表示を制御す
る。
【０００７】また、信号配線１１０、ゲート配線１０
４、保持容量配線１０５および薄膜トランジスタなど
は、ＴＦＴ基板中または対向基板中に設けた画素間遮光
領域内に配置される。この配置の一例を図９に示す。図
９は、ＴＦＴ基板の信号配線１１０と上層遮光膜１１３
とによって相補的に遮光領域を形成している場合の平面
レイアウトの一例である。
４、保持容量配線１０５および薄膜トランジスタなど
は、ＴＦＴ基板中または対向基板中に設けた画素間遮光
領域内に配置される。この配置の一例を図９に示す。図
９は、ＴＦＴ基板の信号配線１１０と上層遮光膜１１３
とによって相補的に遮光領域を形成している場合の平面
レイアウトの一例である。
【０００８】図９に示すように、従来の液晶表示装置に
おいては、ゲート配線１０４と保持容量配線１０５とが
互いにほぼ平行に設けられている。信号配線１１０がこ
れらのゲート配線１０４および保持容量配線１０５と垂
直な方向に設けられている。引き出し電極１０９がゲー
ト配線１０４と保持容量配線１０５とにまたがり信号配
線１１０に重ならない領域に設けられている。上層遮光
膜１１３が、隣接する２本の信号配線１１０にまたが
り、この隣接する２本の信号配線１１０間の保持容量配
線１０５、ゲート配線１０４および引き出し電極１０９
を覆うような形状に設けられている。信号配線１１０と
薄膜半導体層１０２との重なる部分の端部にコンタクト
ホール１０８が形成されている。保持容量配線１０５お
よび信号配線１１０の下層には薄膜半導体層１０２が設
けられている。保持容量配線１０５には、コンタクトホ
ール１０７を避けた凹形状の部分が設けられている。こ
の凹形状の部分に設けられたコンタクトホール１０７を
通じて、薄膜半導体層１０２と引き出し電極１１９とが
接続されている。また、引き出し電極１０９と上層遮光
膜１１３との重なる領域の部分に、これらを接続するた
めのコンタクトホール１１２が形成されている。また、
上層遮光膜１１３の保持容量配線１０５と重なる領域の
部分に、これらを接続するためのコンタクトホール１１
５が形成されている。
おいては、ゲート配線１０４と保持容量配線１０５とが
互いにほぼ平行に設けられている。信号配線１１０がこ
れらのゲート配線１０４および保持容量配線１０５と垂
直な方向に設けられている。引き出し電極１０９がゲー
ト配線１０４と保持容量配線１０５とにまたがり信号配
線１１０に重ならない領域に設けられている。上層遮光
膜１１３が、隣接する２本の信号配線１１０にまたが
り、この隣接する２本の信号配線１１０間の保持容量配
線１０５、ゲート配線１０４および引き出し電極１０９
を覆うような形状に設けられている。信号配線１１０と
薄膜半導体層１０２との重なる部分の端部にコンタクト
ホール１０８が形成されている。保持容量配線１０５お
よび信号配線１１０の下層には薄膜半導体層１０２が設
けられている。保持容量配線１０５には、コンタクトホ
ール１０７を避けた凹形状の部分が設けられている。こ
の凹形状の部分に設けられたコンタクトホール１０７を
通じて、薄膜半導体層１０２と引き出し電極１１９とが
接続されている。また、引き出し電極１０９と上層遮光
膜１１３との重なる領域の部分に、これらを接続するた
めのコンタクトホール１１２が形成されている。また、
上層遮光膜１１３の保持容量配線１０５と重なる領域の
部分に、これらを接続するためのコンタクトホール１１
５が形成されている。
【０００９】
【発明が解決しようとする課題】上述のように構成され
た従来の液晶表示装置において、高光透過率および高精
細化を実現するためには、液晶表示装置の画素間遮光領
域を縮小する必要がある。
た従来の液晶表示装置において、高光透過率および高精
細化を実現するためには、液晶表示装置の画素間遮光領
域を縮小する必要がある。
【００１０】しかしながら、本発明者の知見によれば、
従来技術による液晶表示装置においては、信号配線１１
０、薄膜トランジスタ、ゲート配線１０４および保持容
量配線１０５がそれぞれ面積を占有しており、これが画
素開口率の向上の妨げとなっている。
従来技術による液晶表示装置においては、信号配線１１
０、薄膜トランジスタ、ゲート配線１０４および保持容
量配線１０５がそれぞれ面積を占有しており、これが画
素開口率の向上の妨げとなっている。
【００１１】したがって、この発明の目的は、画素間遮
光面積を縮小することができ、これにより高光透過率お
よび高精細化することができる液晶表示装置およびその
製造方法を提供することにある。
光面積を縮小することができ、これにより高光透過率お
よび高精細化することができる液晶表示装置およびその
製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、基板上に画素電極の駆動
用の薄膜トランジスタが設けられた液晶表示装置におい
て、薄膜トランジスタを構成する薄膜半導体層の下層に
保持容量配線が設けられ、保持容量配線と薄膜半導体層
との間に第１の保持容量用誘電膜が設けられ、第１の保
持容量用誘電膜を介して薄膜半導体層と保持容量配線と
から第１の保持容量素子が構成されていることを特徴と
するものである。
に、この発明の第１の発明は、基板上に画素電極の駆動
用の薄膜トランジスタが設けられた液晶表示装置におい
て、薄膜トランジスタを構成する薄膜半導体層の下層に
保持容量配線が設けられ、保持容量配線と薄膜半導体層
との間に第１の保持容量用誘電膜が設けられ、第１の保
持容量用誘電膜を介して薄膜半導体層と保持容量配線と
から第１の保持容量素子が構成されていることを特徴と
するものである。
【００１３】この第１の発明において、典型的には、薄
膜半導体層と保持容量配線との間に第１の絶縁膜が設け
られ、第１の絶縁膜は、第１の絶縁膜の他の部分と比較
して薄い部分を有し、この第１の絶縁膜のうちの薄い部
分によって第１の保持容量用誘電膜が構成されている。
また、この第１の発明において、第１の絶縁膜に他の部
分と比較して薄い部分を設けるために、好適には、第１
の絶縁膜に凹部を設け、この凹部によって第１の保持容
量用誘電膜を構成する。
膜半導体層と保持容量配線との間に第１の絶縁膜が設け
られ、第１の絶縁膜は、第１の絶縁膜の他の部分と比較
して薄い部分を有し、この第１の絶縁膜のうちの薄い部
分によって第１の保持容量用誘電膜が構成されている。
また、この第１の発明において、第１の絶縁膜に他の部
分と比較して薄い部分を設けるために、好適には、第１
の絶縁膜に凹部を設け、この凹部によって第１の保持容
量用誘電膜を構成する。
【００１４】この第１の発明において、典型的には、保
持容量配線は一定の電位に設定される。
持容量配線は一定の電位に設定される。
【００１５】この第１の発明において、典型的には、保
持容量配線を、薄膜トランジスタにおけるチャネル形成
領域に重なり、かつ平面的に覆う領域に配置する。
持容量配線を、薄膜トランジスタにおけるチャネル形成
領域に重なり、かつ平面的に覆う領域に配置する。
【００１６】この第１の発明において、具体的には、第
１の保持容量用誘電膜は、酸化シリコン膜、窒化シリコ
ン膜、または酸化シリコン膜と窒化シリコン膜との積層
膜から構成される。
１の保持容量用誘電膜は、酸化シリコン膜、窒化シリコ
ン膜、または酸化シリコン膜と窒化シリコン膜との積層
膜から構成される。
【００１７】この第１の発明において、典型的には、保
持容量素子を構成する薄膜半導体層は薄膜トランジスタ
における拡散領域を延長した部分から構成され、この延
長した部分に導電性不純物が導入され、低抵抗化されて
いる。
持容量素子を構成する薄膜半導体層は薄膜トランジスタ
における拡散領域を延長した部分から構成され、この延
長した部分に導電性不純物が導入され、低抵抗化されて
いる。
【００１８】この第１の発明において、典型的には、薄
膜半導体層上に第２の保持容量用誘電膜を介して保持容
量電極が設けられ、第２の保持容量用誘電膜を介した保
持容量電極と薄膜半導体層とから第２の保持容量素子が
構成されている。そして、この保持容量電極の構造は、
薄膜トランジスタにおけるゲート配線の構造と同様の構
造を有する。具体的には、ゲート配線および保持容量電
極は、例えば多結晶Ｓｉ膜上にケイ化タングステン膜を
積層した構造を有する。また、この第１の発明におい
て、第２の保持容量用誘電膜は、薄膜トランジスタにお
けるゲート誘電膜として用いられる誘電膜から構成され
る。
膜半導体層上に第２の保持容量用誘電膜を介して保持容
量電極が設けられ、第２の保持容量用誘電膜を介した保
持容量電極と薄膜半導体層とから第２の保持容量素子が
構成されている。そして、この保持容量電極の構造は、
薄膜トランジスタにおけるゲート配線の構造と同様の構
造を有する。具体的には、ゲート配線および保持容量電
極は、例えば多結晶Ｓｉ膜上にケイ化タングステン膜を
積層した構造を有する。また、この第１の発明におい
て、第２の保持容量用誘電膜は、薄膜トランジスタにお
けるゲート誘電膜として用いられる誘電膜から構成され
る。
【００１９】この発明の第２の発明は、基板上に駆動用
の薄膜トランジスタが設けられた液晶表示装置の製造方
法において、基板上に保持容量配線を形成し、保持容量
配線上に第１の保持容量用誘電膜を形成し、第１の保持
容量用誘電膜上に、薄膜トランジスタを構成する薄膜半
導体層を形成することにより、第１の保持容量用誘電膜
を介して保持容量配線と薄膜半導体層とからなる第１の
保持容量素子を形成するようにしたことを特徴とするも
のである。
の薄膜トランジスタが設けられた液晶表示装置の製造方
法において、基板上に保持容量配線を形成し、保持容量
配線上に第１の保持容量用誘電膜を形成し、第１の保持
容量用誘電膜上に、薄膜トランジスタを構成する薄膜半
導体層を形成することにより、第１の保持容量用誘電膜
を介して保持容量配線と薄膜半導体層とからなる第１の
保持容量素子を形成するようにしたことを特徴とするも
のである。
【００２０】この第２の発明において、典型的には、保
持容量配線上に第１の絶縁膜を形成し、第１の絶縁膜
に、第１の絶縁膜の他の部分より薄い部分を形成し、第
１の絶縁膜の薄い部分からなる第１の保持容量用誘電膜
を形成する。また、この第２の発明において、典型的に
は、保持容量配線上に第１の絶縁膜を形成し、第１の絶
縁膜に凹部を形成することによって、第１の絶縁膜の凹
部からなる第１の保持容量用誘電膜を形成する。
持容量配線上に第１の絶縁膜を形成し、第１の絶縁膜
に、第１の絶縁膜の他の部分より薄い部分を形成し、第
１の絶縁膜の薄い部分からなる第１の保持容量用誘電膜
を形成する。また、この第２の発明において、典型的に
は、保持容量配線上に第１の絶縁膜を形成し、第１の絶
縁膜に凹部を形成することによって、第１の絶縁膜の凹
部からなる第１の保持容量用誘電膜を形成する。
【００２１】この第２の発明において、典型的には、保
持容量配線を、薄膜トランジスタを構成するゲート配線
の形成の工程と別の工程において形成する。
持容量配線を、薄膜トランジスタを構成するゲート配線
の形成の工程と別の工程において形成する。
【００２２】この第２の発明において、好適には、薄膜
半導体層上に第２の保持容量用誘電膜を形成し、第２の
絶縁膜上に保持容量電極を形成することにより、第２の
保持容量用誘電膜を介して保持容量電極と薄膜半導体層
とからなる第２の保持容量素子を形成する。このとき、
製造プロセスの低減を図るために、薄膜トランジスタの
ゲート配線を形成するとともに、保持容量電極を形成す
る。
半導体層上に第２の保持容量用誘電膜を形成し、第２の
絶縁膜上に保持容量電極を形成することにより、第２の
保持容量用誘電膜を介して保持容量電極と薄膜半導体層
とからなる第２の保持容量素子を形成する。このとき、
製造プロセスの低減を図るために、薄膜トランジスタの
ゲート配線を形成するとともに、保持容量電極を形成す
る。
【００２３】この第２の発明において、好適には、保持
容量配線上に第２の絶縁膜を形成し、第２の絶縁膜の部
分に保持容量配線の表面が露出した開口を形成し、露出
した保持容量配線の表面に酸化膜を形成することによ
り、酸化膜からなる第１の保持容量用誘電膜を形成す
る。そして、この酸化膜の形成においては、陽極酸化ま
たは熱処理を行うことによって、保持容量配線の露出し
た表面に酸化膜を形成する。また、この酸化膜の膜厚
は、好適には５ｎｍ以上３００ｎｍ以下、より好適に
は、１０ｎｍ以上１００ｎｍ以下である。
容量配線上に第２の絶縁膜を形成し、第２の絶縁膜の部
分に保持容量配線の表面が露出した開口を形成し、露出
した保持容量配線の表面に酸化膜を形成することによ
り、酸化膜からなる第１の保持容量用誘電膜を形成す
る。そして、この酸化膜の形成においては、陽極酸化ま
たは熱処理を行うことによって、保持容量配線の露出し
た表面に酸化膜を形成する。また、この酸化膜の膜厚
は、好適には５ｎｍ以上３００ｎｍ以下、より好適に
は、１０ｎｍ以上１００ｎｍ以下である。
【００２４】この発明において、薄膜半導体層は、典型
的には多結晶Ｓｉ膜であるが、単結晶Ｓｉ膜や非晶質Ｓ
ｉ膜を用いることも可能であり、ヒ化ガリウム（ＧａＡ
ｓ）などの化合物半導体層を用いることも可能である。
的には多結晶Ｓｉ膜であるが、単結晶Ｓｉ膜や非晶質Ｓ
ｉ膜を用いることも可能であり、ヒ化ガリウム（ＧａＡ
ｓ）などの化合物半導体層を用いることも可能である。
【００２５】この発明において、第１の保持容量素子に
おける保持容量Ｃs を十分に確保するために、保持容量
用誘電膜の膜厚は、好適には、５ｎｍ以上３００ｎｍ以
下であり、より好適には、１０ｎｍ以上１００ｎｍ以下
である。
おける保持容量Ｃs を十分に確保するために、保持容量
用誘電膜の膜厚は、好適には、５ｎｍ以上３００ｎｍ以
下であり、より好適には、１０ｎｍ以上１００ｎｍ以下
である。
【００２６】この発明において、具体的には、保持容量
配線は、タングステン、モリブデン、タンタル、クロ
ム、チタン、タングステン合金、モリブデン合金、タン
タル合金、クロム合金、チタン合金、ケイ化タングステ
ン、ケイ化モリブデン、ケイ化タンタル、ケイ化クロ
ム、ケイ化チタン、または不純物が導入されたシリコン
からなる。
配線は、タングステン、モリブデン、タンタル、クロ
ム、チタン、タングステン合金、モリブデン合金、タン
タル合金、クロム合金、チタン合金、ケイ化タングステ
ン、ケイ化モリブデン、ケイ化タンタル、ケイ化クロ
ム、ケイ化チタン、または不純物が導入されたシリコン
からなる。
【００２７】上述のように構成されたこの発明による液
晶表示装置およびその製造方法によれば、薄膜トランジ
スタを構成する薄膜半導体層の下層に保持容量配線を設
け、保持容量用誘電膜を介して薄膜半導体層と保持容量
配線とから保持容量素子を構成していることにより、薄
膜トランジスタと保持容量配線とがそれぞれ面積を占有
しないようにすることができ、薄膜トランジスタおよび
保持容量配線を互いに平面的に重ねた領域に形成するこ
とができる。
晶表示装置およびその製造方法によれば、薄膜トランジ
スタを構成する薄膜半導体層の下層に保持容量配線を設
け、保持容量用誘電膜を介して薄膜半導体層と保持容量
配線とから保持容量素子を構成していることにより、薄
膜トランジスタと保持容量配線とがそれぞれ面積を占有
しないようにすることができ、薄膜トランジスタおよび
保持容量配線を互いに平面的に重ねた領域に形成するこ
とができる。
【００２８】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
【００２９】まず、この発明の第１の実施形態の一例に
ついて説明する。図１は、この第１の実施形態による液
晶表示装置のＴＦＴ基板の一例を示し、図２および図３
は、このＴＦＴ基板の平面図の一例を示す。なお、図１
の断面図は、図２および図３の所定の断面を示したもの
ではなく、この第１の実施形態によるＴＦＴ基板の構造
を１つの断面に示したものである。
ついて説明する。図１は、この第１の実施形態による液
晶表示装置のＴＦＴ基板の一例を示し、図２および図３
は、このＴＦＴ基板の平面図の一例を示す。なお、図１
の断面図は、図２および図３の所定の断面を示したもの
ではなく、この第１の実施形態によるＴＦＴ基板の構造
を１つの断面に示したものである。
【００３０】図１に示すように、この液晶表示装置にお
いては、遮光領域における例えば石英ガラス基板からな
る絶縁性透明基板１上に、表示領域を横断するようにパ
ターンニングされた保持容量配線２が設けられている。
この保持容量配線２は例えば膜厚が２００ｎｍのＷＳｉ
膜からなる。
いては、遮光領域における例えば石英ガラス基板からな
る絶縁性透明基板１上に、表示領域を横断するようにパ
ターンニングされた保持容量配線２が設けられている。
この保持容量配線２は例えば膜厚が２００ｎｍのＷＳｉ
膜からなる。
【００３１】この保持容量配線２上には、保持容量用誘
電膜を兼ねた層間絶縁膜３が設けられている。この層間
絶縁膜３は例えば膜厚が６００ｎｍのノンドープシリケ
ートガラス（ＮＳＧ、珪酸ガラス）膜からなる。そし
て、層間絶縁膜３は、この層間絶縁膜３の一部に他の部
分より薄い部分を有する。具体的には、層間絶縁膜３の
部分に凹部３ａが形成されている。そして、この凹部３
ａの底部によって保持容量用誘電膜が構成されている。
ここで、この保持容量用誘電膜を構成する層間絶縁膜３
の凹部３ａの底部の膜厚は、後述する保持容量素子の保
持容量Ｃs を大きくするとともに、ショートを防止する
ために、５〜３００ｎｍの範囲から選ばれ、より好適に
は、１０〜１００ｎｍの範囲から選ばれ、この第１の実
施形態においては、例えば６０ｎｍに選ばれる。
電膜を兼ねた層間絶縁膜３が設けられている。この層間
絶縁膜３は例えば膜厚が６００ｎｍのノンドープシリケ
ートガラス（ＮＳＧ、珪酸ガラス）膜からなる。そし
て、層間絶縁膜３は、この層間絶縁膜３の一部に他の部
分より薄い部分を有する。具体的には、層間絶縁膜３の
部分に凹部３ａが形成されている。そして、この凹部３
ａの底部によって保持容量用誘電膜が構成されている。
ここで、この保持容量用誘電膜を構成する層間絶縁膜３
の凹部３ａの底部の膜厚は、後述する保持容量素子の保
持容量Ｃs を大きくするとともに、ショートを防止する
ために、５〜３００ｎｍの範囲から選ばれ、より好適に
は、１０〜１００ｎｍの範囲から選ばれ、この第１の実
施形態においては、例えば６０ｎｍに選ばれる。
【００３２】また、層間絶縁膜３上に所定形状の薄膜半
導体層４が設けられている。この薄膜半導体層４は例え
ば膜厚が７５ｎｍの多結晶Ｓｉ膜からなる。また、この
薄膜半導体層４は、後述するＴＦＴのドレイン領域が延
長された部分を有する。薄膜半導体層４の延長された部
分は、リン（Ｐ）やヒ素（Ａｓ）などの導電性不純物が
ドープされて低抵抗化されており、この部分によって画
素電位電極が構成されている。この薄膜半導体層４の延
長された部分と保持容量配線２との間に、層間絶縁膜３
における凹部３ａの底部から構成される保持容量用誘電
膜を介した構造により、保持容量素子が構成されてい
る。
導体層４が設けられている。この薄膜半導体層４は例え
ば膜厚が７５ｎｍの多結晶Ｓｉ膜からなる。また、この
薄膜半導体層４は、後述するＴＦＴのドレイン領域が延
長された部分を有する。薄膜半導体層４の延長された部
分は、リン（Ｐ）やヒ素（Ａｓ）などの導電性不純物が
ドープされて低抵抗化されており、この部分によって画
素電位電極が構成されている。この薄膜半導体層４の延
長された部分と保持容量配線２との間に、層間絶縁膜３
における凹部３ａの底部から構成される保持容量用誘電
膜を介した構造により、保持容量素子が構成されてい
る。
【００３３】また、薄膜半導体層４を覆うようにＳｉＯ
2 膜５が設けられている。このＳｉＯ2 膜５は例えば膜
厚が３０ｎｍのＳｉＯ2 膜からなる。ＳｉＯ2 膜５上の
部分にはゲート配線６が設けられている。このゲート配
線６は、例えば膜厚が１００ｎｍのＰなどの不純物が高
濃度にドープされた多結晶Ｓｉ膜６ａおよび例えば膜厚
が１００ｎｍのＷＳｉ膜６ｂが順次積層された積層膜か
らなる。また、図示は省略するが、薄膜半導体層４中に
は、オフ電流の低減を目的としたＬＤＤ(Lightly Doped
Drain) 構造のソース領域およびドレイン領域が形成さ
れている。ゲート配線６から構成されるゲート電極とこ
れらのソース領域およびドレイン領域とにより、画素電
極駆動用の多結晶ＳｉＴＦＴが構成されている。
2 膜５が設けられている。このＳｉＯ2 膜５は例えば膜
厚が３０ｎｍのＳｉＯ2 膜からなる。ＳｉＯ2 膜５上の
部分にはゲート配線６が設けられている。このゲート配
線６は、例えば膜厚が１００ｎｍのＰなどの不純物が高
濃度にドープされた多結晶Ｓｉ膜６ａおよび例えば膜厚
が１００ｎｍのＷＳｉ膜６ｂが順次積層された積層膜か
らなる。また、図示は省略するが、薄膜半導体層４中に
は、オフ電流の低減を目的としたＬＤＤ(Lightly Doped
Drain) 構造のソース領域およびドレイン領域が形成さ
れている。ゲート配線６から構成されるゲート電極とこ
れらのソース領域およびドレイン領域とにより、画素電
極駆動用の多結晶ＳｉＴＦＴが構成されている。
【００３４】また、ゲート配線６を覆うように層間絶縁
膜７が設けられている。この層間絶縁膜７は例えば膜厚
が６００ｎｍのリンドープシリケートガラス（ＰＳＧ）
膜からなる。この層間絶縁膜７およびＳｉＯ2 膜５の所
定部分にコンタクトホール８、９が形成されている。遮
光領域における層間絶縁膜７上には、コンタクトホール
８を通じて多結晶ＳｉＴＦＴのソース領域に接続されて
信号配線１０が設けられている。また、コンタクトホー
ル９を通じ多結晶ＳｉＴＦＴのドレイン領域に接続され
て引き出し電極１１が設けられている。これらの信号配
線１０および引き出し電極１１は、例えば膜厚が４００
ｎｍのＳｉを１％含むＡｌ合金膜からなる。これらの信
号配線１０および引き出し電極１１を覆うように層間絶
縁膜１２が設けられている。この層間絶縁膜１２は例え
ば膜厚が４００ｎｍのＰＳＧ膜からなる。層間絶縁膜１
２の引き出し電極１１上の部分にコンタクトホール１３
が設けられている。
膜７が設けられている。この層間絶縁膜７は例えば膜厚
が６００ｎｍのリンドープシリケートガラス（ＰＳＧ）
膜からなる。この層間絶縁膜７およびＳｉＯ2 膜５の所
定部分にコンタクトホール８、９が形成されている。遮
光領域における層間絶縁膜７上には、コンタクトホール
８を通じて多結晶ＳｉＴＦＴのソース領域に接続されて
信号配線１０が設けられている。また、コンタクトホー
ル９を通じ多結晶ＳｉＴＦＴのドレイン領域に接続され
て引き出し電極１１が設けられている。これらの信号配
線１０および引き出し電極１１は、例えば膜厚が４００
ｎｍのＳｉを１％含むＡｌ合金膜からなる。これらの信
号配線１０および引き出し電極１１を覆うように層間絶
縁膜１２が設けられている。この層間絶縁膜１２は例え
ば膜厚が４００ｎｍのＰＳＧ膜からなる。層間絶縁膜１
２の引き出し電極１１上の部分にコンタクトホール１３
が設けられている。
【００３５】層間絶縁膜１２上には、導電性の上層遮光
膜１４が設けられている。この上層遮光膜１４は、コン
タクトホール１３を通じて引き出し電極１１と接続され
ている。この上層遮光膜１４は、例えば膜厚が２５０ｎ
ｍのチタン（Ｔｉ）膜からなる。これらの上層遮光膜１
４と引き出し電極１１および信号配線１０との重ね合わ
せにより、上方からの入射光に対して、画素開口領域以
外の領域の全ての遮光がなされている。上層遮光膜１４
は後述の画素電極と接続される。
膜１４が設けられている。この上層遮光膜１４は、コン
タクトホール１３を通じて引き出し電極１１と接続され
ている。この上層遮光膜１４は、例えば膜厚が２５０ｎ
ｍのチタン（Ｔｉ）膜からなる。これらの上層遮光膜１
４と引き出し電極１１および信号配線１０との重ね合わ
せにより、上方からの入射光に対して、画素開口領域以
外の領域の全ての遮光がなされている。上層遮光膜１４
は後述の画素電極と接続される。
【００３６】また、上層遮光膜１４を覆うように層間絶
縁膜１５が設けられている。この層間絶縁膜１５は例え
ば膜厚が２．５μｍのＮＳＧ膜からなる。上層遮光膜１
４上の所定部分における層間絶縁膜１５の部分にはコン
タクトホール１６が設けられている。この層間絶縁膜１
５の表面は、コンタクトホール１６の部分を除いて平坦
化されている。層間絶縁膜１５上には、このコンタクト
ホール１６を通じて上層遮光膜１４と接続された透明な
画素電極１７が設けられている。この画素電極１７は、
例えば膜厚が１４０ｎｍのインジウム錫酸化物（ＩＴ
Ｏ）膜からなる。また、この画素電極１７を覆うように
配向膜（図示せず）が設けられている。
縁膜１５が設けられている。この層間絶縁膜１５は例え
ば膜厚が２．５μｍのＮＳＧ膜からなる。上層遮光膜１
４上の所定部分における層間絶縁膜１５の部分にはコン
タクトホール１６が設けられている。この層間絶縁膜１
５の表面は、コンタクトホール１６の部分を除いて平坦
化されている。層間絶縁膜１５上には、このコンタクト
ホール１６を通じて上層遮光膜１４と接続された透明な
画素電極１７が設けられている。この画素電極１７は、
例えば膜厚が１４０ｎｍのインジウム錫酸化物（ＩＴ
Ｏ）膜からなる。また、この画素電極１７を覆うように
配向膜（図示せず）が設けられている。
【００３７】以上のようにして、ＴＦＴ基板が構成され
ている。また、図示省略したが、このＴＦＴ基板と、ガ
ラス基板の一主面上に対向電極としての透明電極および
液晶の配向膜を順次積層したものとの間に液晶が封入さ
れて、液晶表示装置が構成されている。
ている。また、図示省略したが、このＴＦＴ基板と、ガ
ラス基板の一主面上に対向電極としての透明電極および
液晶の配向膜を順次積層したものとの間に液晶が封入さ
れて、液晶表示装置が構成されている。
【００３８】図２に、信号配線１０および引き出し電極
１１の形成直後における液晶表示装置の平面レイアウト
を示す。図２に示すように、この第１の実施形態による
液晶表示装置においては、信号配線１０が所定ピッチで
互いに平行に設けられている。保持容量配線２およびゲ
ート配線６は、それらの長手方向が信号配線１０に垂直
で、かつ互いに平行になるように設けられている。保持
容量配線２には凸形状の部分が設けられている。この保
持容量配線２の凸形状の部分は、保持容量配線２の長手
方向に沿って信号配線１０の間隔とほぼ同間隔で、かつ
平面的にゲート配線をまたがりつつ信号配線１０に覆わ
れる領域に設けられている。
１１の形成直後における液晶表示装置の平面レイアウト
を示す。図２に示すように、この第１の実施形態による
液晶表示装置においては、信号配線１０が所定ピッチで
互いに平行に設けられている。保持容量配線２およびゲ
ート配線６は、それらの長手方向が信号配線１０に垂直
で、かつ互いに平行になるように設けられている。保持
容量配線２には凸形状の部分が設けられている。この保
持容量配線２の凸形状の部分は、保持容量配線２の長手
方向に沿って信号配線１０の間隔とほぼ同間隔で、かつ
平面的にゲート配線をまたがりつつ信号配線１０に覆わ
れる領域に設けられている。
【００３９】また、薄膜半導体層４が、保持容量配線２
における凸形状の領域と長手方向に沿った領域との内側
においてＬ字型に設けられている。保持容量配線２は、
この薄膜半導体層４とゲート配線６とにより構成される
薄膜トランジスタのチャネル形成部に対し、平面的に重
なりつつ覆う領域に設けられている。ここで、ＴＦＴ基
板の裏面から薄膜トランジスタに入射する光を低減する
ために、保持容量配線２の配置領域を、少なくともチャ
ネル形成部より大きい領域とし、好適には１．０μｍ程
度の余裕を有するようにする。具体的には、ＴＦＴ基板
の裏面から斜め方向に入射する光に対する遮光性をも向
上させるために、保持容量配線２の配置領域を、平面的
にチャネル形成部から前後左右の方向に０．５μｍ以上
大きくする。このようにすることによって、液晶表示装
置をプロジェクターなどのＴＦＴ基板裏面側に光学系部
品が存在するような装置に搭載する場合においても、そ
の光学系部品からの入射光が薄膜トランジスタに照射さ
れるのを防止することができ、薄膜トランジスタがオフ
のときの光励起電流の増加を防止することができ、これ
に起因した表示画質の劣化を防止することができる。
における凸形状の領域と長手方向に沿った領域との内側
においてＬ字型に設けられている。保持容量配線２は、
この薄膜半導体層４とゲート配線６とにより構成される
薄膜トランジスタのチャネル形成部に対し、平面的に重
なりつつ覆う領域に設けられている。ここで、ＴＦＴ基
板の裏面から薄膜トランジスタに入射する光を低減する
ために、保持容量配線２の配置領域を、少なくともチャ
ネル形成部より大きい領域とし、好適には１．０μｍ程
度の余裕を有するようにする。具体的には、ＴＦＴ基板
の裏面から斜め方向に入射する光に対する遮光性をも向
上させるために、保持容量配線２の配置領域を、平面的
にチャネル形成部から前後左右の方向に０．５μｍ以上
大きくする。このようにすることによって、液晶表示装
置をプロジェクターなどのＴＦＴ基板裏面側に光学系部
品が存在するような装置に搭載する場合においても、そ
の光学系部品からの入射光が薄膜トランジスタに照射さ
れるのを防止することができ、薄膜トランジスタがオフ
のときの光励起電流の増加を防止することができ、これ
に起因した表示画質の劣化を防止することができる。
【００４０】また、Ｌ字型の薄膜半導体層４におけるゲ
ート配線６の近傍の一端の領域には、コンタクトホール
８が設けられている。そして、信号配線１０と薄膜半導
体層４とが、このコンタクトホール８を通じて電気的に
接続されている。Ｌ字型の薄膜半導体層４の他端におけ
る保持容量配線２と重なった領域には、平面形状が例え
ば矩形の凹部３ａが設けられている。そして、この矩形
の凹部３ａにおいて、この凹部３ａの底部を介した薄膜
半導体層４と保持容量配線２とから保持容量素子が構成
されている。なお、この凹部３ａの平面形状は円形であ
ってもよい。
ート配線６の近傍の一端の領域には、コンタクトホール
８が設けられている。そして、信号配線１０と薄膜半導
体層４とが、このコンタクトホール８を通じて電気的に
接続されている。Ｌ字型の薄膜半導体層４の他端におけ
る保持容量配線２と重なった領域には、平面形状が例え
ば矩形の凹部３ａが設けられている。そして、この矩形
の凹部３ａにおいて、この凹部３ａの底部を介した薄膜
半導体層４と保持容量配線２とから保持容量素子が構成
されている。なお、この凹部３ａの平面形状は円形であ
ってもよい。
【００４１】また、保持容量配線２および薄膜半導体層
４にまたがる領域に、引き出し配線１１が設けられてい
る。この引き出し配線１１は、凹部３ａが形成された領
域に重ならない領域に設けられる。引き出し配線１１、
薄膜半導体層４および保持容量配線２が重なった領域の
部分に、コンタクトホール９が設けられている。そし
て、引き出し配線１１と薄膜半導体層４とがこのコンタ
クトホール９を通じて電気的に接続されている。
４にまたがる領域に、引き出し配線１１が設けられてい
る。この引き出し配線１１は、凹部３ａが形成された領
域に重ならない領域に設けられる。引き出し配線１１、
薄膜半導体層４および保持容量配線２が重なった領域の
部分に、コンタクトホール９が設けられている。そし
て、引き出し配線１１と薄膜半導体層４とがこのコンタ
クトホール９を通じて電気的に接続されている。
【００４２】図３に、上層遮光膜１４の形成以降の液晶
表示装置の平面レイアウトを示す。図３に示すように、
互いに平行な隣接した信号配線１０をまたがり、引き出
し電極１１をほぼ覆うようにして、上層遮光膜１４が設
けられている。上層遮光膜１４と引き出し電極１１との
重なった領域の部分にコンタクトホール１３が設けられ
ている。そして、上層遮光膜１４と引き出し電極１１と
がこのコンタクトホール１３を通じて互いに電気的に接
続されている。また、上層遮光膜１４と引き出し電極１
１との重なった領域にコンタクトホール１６が設けられ
ている。上層遮光膜１４と画素電極１７（図３中、図示
せず）とが、このコンタクトホール１６を通じて接続さ
れている。
表示装置の平面レイアウトを示す。図３に示すように、
互いに平行な隣接した信号配線１０をまたがり、引き出
し電極１１をほぼ覆うようにして、上層遮光膜１４が設
けられている。上層遮光膜１４と引き出し電極１１との
重なった領域の部分にコンタクトホール１３が設けられ
ている。そして、上層遮光膜１４と引き出し電極１１と
がこのコンタクトホール１３を通じて互いに電気的に接
続されている。また、上層遮光膜１４と引き出し電極１
１との重なった領域にコンタクトホール１６が設けられ
ている。上層遮光膜１４と画素電極１７（図３中、図示
せず）とが、このコンタクトホール１６を通じて接続さ
れている。
【００４３】上述のように構成された液晶表示装置にお
いては、その駆動時に保持容量配線２が一定の電位に設
定され、この第１の実施形態においては例えば０Ｖに設
定される。なお、この電位は、薄膜トランジスタのしき
い値電圧Ｖthに影響のない範囲で、対向共通電極の電位
や操作回路供給電源の電位などの他の定電位に設定する
ことも可能である。
いては、その駆動時に保持容量配線２が一定の電位に設
定され、この第１の実施形態においては例えば０Ｖに設
定される。なお、この電位は、薄膜トランジスタのしき
い値電圧Ｖthに影響のない範囲で、対向共通電極の電位
や操作回路供給電源の電位などの他の定電位に設定する
ことも可能である。
【００４４】次に、上述のように構成されたこの第１の
実施形態による液晶表示装置の製造方法について説明す
る。
実施形態による液晶表示装置の製造方法について説明す
る。
【００４５】すなわち、まず、図１に示すように、絶縁
性透明基板１上に例えばＣＶＤ法により膜厚が２００ｎ
ｍのＷＳｉ膜を形成した後、このＷＳｉ膜を表示領域を
横断するようにパターンニングすることにより、保持容
量配線２を形成する。
性透明基板１上に例えばＣＶＤ法により膜厚が２００ｎ
ｍのＷＳｉ膜を形成した後、このＷＳｉ膜を表示領域を
横断するようにパターンニングすることにより、保持容
量配線２を形成する。
【００４６】次に、保持容量配線２を覆うようにして、
例えば常圧化学気相成長（ＡＰ−ＣＶＤ）法により、全
面にＮＳＧ膜を成膜することにより、層間絶縁膜３を形
成する。
例えば常圧化学気相成長（ＡＰ−ＣＶＤ）法により、全
面にＮＳＧ膜を成膜することにより、層間絶縁膜３を形
成する。
【００４７】次に、リソグラフィ工程により、ＮＳＧ膜
からなる層間絶縁膜３上に凹部３ａの形成領域に開口を
有するレジストパターン（図示せず）を形成する。次
に、例えば反応性イオンエッチング（ＲＩＥ）法によ
り、このレジストパターンをマスクとして、層間絶縁膜
３を保持容量配線２の表面が露出するまでエッチングし
た後、レジストパターンを除去する。次に、例えばＣＶ
Ｄ法により全面にＮＳＧ膜を形成する。このとき、ＮＳ
Ｇ膜は、保持容量配線２の露出面上の膜厚が５〜３００
ｎｍ、好適には１０〜１００ｎｍになるように形成さ
れ、この第１の実施形態においては、例えば６０ｎｍに
形成される。このＮＳＧ膜の形成により、層間絶縁膜３
の部分に、後に保持容量素子を構成する凹部３ａが形成
される。
からなる層間絶縁膜３上に凹部３ａの形成領域に開口を
有するレジストパターン（図示せず）を形成する。次
に、例えば反応性イオンエッチング（ＲＩＥ）法によ
り、このレジストパターンをマスクとして、層間絶縁膜
３を保持容量配線２の表面が露出するまでエッチングし
た後、レジストパターンを除去する。次に、例えばＣＶ
Ｄ法により全面にＮＳＧ膜を形成する。このとき、ＮＳ
Ｇ膜は、保持容量配線２の露出面上の膜厚が５〜３００
ｎｍ、好適には１０〜１００ｎｍになるように形成さ
れ、この第１の実施形態においては、例えば６０ｎｍに
形成される。このＮＳＧ膜の形成により、層間絶縁膜３
の部分に、後に保持容量素子を構成する凹部３ａが形成
される。
【００４８】次に、例えば減圧化学気相成長法（ＬＰ−
ＣＶＤ）法により、層間絶縁膜３上の全面に膜厚が例え
ば７５ｎｍの薄膜半導体層４を形成する。続いて、熱処
理を行うことにより、この薄膜半導体層４の結晶粒を成
長させた後、リソグラフィ工程およびエッチング工程に
より、薄膜半導体層４のパターンニングを行う。
ＣＶＤ）法により、層間絶縁膜３上の全面に膜厚が例え
ば７５ｎｍの薄膜半導体層４を形成する。続いて、熱処
理を行うことにより、この薄膜半導体層４の結晶粒を成
長させた後、リソグラフィ工程およびエッチング工程に
より、薄膜半導体層４のパターンニングを行う。
【００４９】次に、薄膜半導体層４表面を酸化した後、
全面に例えばＢなどのｐ型不純物を低濃度にイオン注入
することにより、薄膜半導体層４の部分に低濃度の拡散
層（図示せず）を形成する。次に、例えばＣＶＤ法によ
り全面にＳｉＯ2 膜５を形成する。このＳｉＯ2 膜５の
膜厚は例えば３０ｎｍである。
全面に例えばＢなどのｐ型不純物を低濃度にイオン注入
することにより、薄膜半導体層４の部分に低濃度の拡散
層（図示せず）を形成する。次に、例えばＣＶＤ法によ
り全面にＳｉＯ2 膜５を形成する。このＳｉＯ2 膜５の
膜厚は例えば３０ｎｍである。
【００５０】次に、例えばＬＰ−ＣＶＤ法により全面に
膜厚が例えば１００ｎｍの多結晶Ｓｉ層６ａを形成す
る。その後、ＰＯＣｌ3 ガス雰囲気中で熱処理を行うこ
とにより、多結晶Ｓｉ層６ａ中にＰを拡散させ低抵抗化
する。次に、例えばＣＶＤ法により全面に膜厚が例えば
１００ｎｍのＷＳｉ膜６ｂを形成する。その後、リソグ
ラフィ工程およびエッチング工程により、ＷＳｉ膜６ｂ
および多結晶Ｓｉ層６ａを所定形状にパターンニングす
ることによって、ゲート配線６を形成する。
膜厚が例えば１００ｎｍの多結晶Ｓｉ層６ａを形成す
る。その後、ＰＯＣｌ3 ガス雰囲気中で熱処理を行うこ
とにより、多結晶Ｓｉ層６ａ中にＰを拡散させ低抵抗化
する。次に、例えばＣＶＤ法により全面に膜厚が例えば
１００ｎｍのＷＳｉ膜６ｂを形成する。その後、リソグ
ラフィ工程およびエッチング工程により、ＷＳｉ膜６ｂ
および多結晶Ｓｉ層６ａを所定形状にパターンニングす
ることによって、ゲート配線６を形成する。
【００５１】次に、全面に例えばＰなどのｎ型不純物を
低濃度にイオン注入する。次に、リソグラフィ工程によ
り、ｐチャネルＭＯＳトランジスタの形成領域およびｎ
チャネルＭＯＳトランジスタのＬＤＤ構造の形成領域上
にレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとして、例えばＡｓなどのｎ型
不純物を高濃度にイオン注入する。これにより、薄膜ト
ランジスタを始めとするＬＤＤ構造を有するｎチャネル
ＭＯＳトランジスタが形成される。その後、レジストパ
ターンを除去する。次に、リソグラフィ工程により、ｎ
チャネルＭＯＳトランジスタ領域を覆うようにしてレジ
ストパターンを形成した後、このレジストパターンをマ
スクとして、例えばＢなどのｐ型不純物をイオン注入す
る。これにより、ｐチャネルＭＯＳトランジスタが形成
される。その後、レジストパターンを除去する。
低濃度にイオン注入する。次に、リソグラフィ工程によ
り、ｐチャネルＭＯＳトランジスタの形成領域およびｎ
チャネルＭＯＳトランジスタのＬＤＤ構造の形成領域上
にレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとして、例えばＡｓなどのｎ型
不純物を高濃度にイオン注入する。これにより、薄膜ト
ランジスタを始めとするＬＤＤ構造を有するｎチャネル
ＭＯＳトランジスタが形成される。その後、レジストパ
ターンを除去する。次に、リソグラフィ工程により、ｎ
チャネルＭＯＳトランジスタ領域を覆うようにしてレジ
ストパターンを形成した後、このレジストパターンをマ
スクとして、例えばＢなどのｐ型不純物をイオン注入す
る。これにより、ｐチャネルＭＯＳトランジスタが形成
される。その後、レジストパターンを除去する。
【００５２】次に、オゾン（Ｏ3 ）ガスとＴＥＯＳガス
とを用いたＣＶＤ法により、全面にＰＳＧ膜を成膜する
ことにより、膜厚が例えば６００ｎｍの層間絶縁膜７を
形成する。その後、高温熱処理を行うことにより、全て
のトランジスタにおけるソース／ドレイン領域中の結晶
性を回復させる。
とを用いたＣＶＤ法により、全面にＰＳＧ膜を成膜する
ことにより、膜厚が例えば６００ｎｍの層間絶縁膜７を
形成する。その後、高温熱処理を行うことにより、全て
のトランジスタにおけるソース／ドレイン領域中の結晶
性を回復させる。
【００５３】次に、例えばウェットエッチング法によ
り、表示領域外の左右端に保持容量配線用のコンタクト
（図示せず）を形成する。次に、コンタクトホール８、
９の形成領域に開口を有するレジストパターン（図示せ
ず）を形成する。次に、このレジストパターンをマスク
として、ドライエッチング法により層間絶縁膜７をエッ
チングすることによりコンタクトホール８、９を形成す
る。その後、レジストパターンを除去する。
り、表示領域外の左右端に保持容量配線用のコンタクト
（図示せず）を形成する。次に、コンタクトホール８、
９の形成領域に開口を有するレジストパターン（図示せ
ず）を形成する。次に、このレジストパターンをマスク
として、ドライエッチング法により層間絶縁膜７をエッ
チングすることによりコンタクトホール８、９を形成す
る。その後、レジストパターンを除去する。
【００５４】次に、例えばスパッタリング法により、全
面に例えばＳｉを１％含むＡｌ合金膜を成膜する。この
Ａｌ合金膜の膜厚は例えば４００ｎｍである。次に、リ
ソグラフィ工程により、このＡｌ合金膜上に信号配線１
０、引き出し電極１１、回路内配線およびパッドの形状
を有するレジストパターン（図示せず）を形成する。そ
の後、このレジストパターンをマスクとして、例えばド
ライエッチング法によりＡｌ合金膜を層間絶縁膜７の表
面が露出するまでエッチングすることにより、信号配線
１０および引き出し電極１１を形成するとともに、図示
省略した回路内配線およびパッドを形成する。
面に例えばＳｉを１％含むＡｌ合金膜を成膜する。この
Ａｌ合金膜の膜厚は例えば４００ｎｍである。次に、リ
ソグラフィ工程により、このＡｌ合金膜上に信号配線１
０、引き出し電極１１、回路内配線およびパッドの形状
を有するレジストパターン（図示せず）を形成する。そ
の後、このレジストパターンをマスクとして、例えばド
ライエッチング法によりＡｌ合金膜を層間絶縁膜７の表
面が露出するまでエッチングすることにより、信号配線
１０および引き出し電極１１を形成するとともに、図示
省略した回路内配線およびパッドを形成する。
【００５５】次に、例えばＯ3 ガスとＴＥＯＳガスとを
用いたＣＶＤ法により、全面にＰＳＧ膜を成膜すること
により、膜厚が例えば４００ｎｍの層間絶縁膜１２を形
成する。次に、リソグラフィ工程により、層間絶縁膜１
２上に、コンタクトホール１３の形成領域およびパッド
の領域に開口を有するレジストパターン（図示せず）を
形成する。その後、このレジストパターンをマスクとし
て、例えばドライエッチング法により、層間絶縁膜１２
を引き出し電極１１の上面が露出するまでエッチングす
ることにより、コンタクトホール１３を形成するととも
に、パッドに接続するためのコンタクトホール（図示せ
ず）を形成する。
用いたＣＶＤ法により、全面にＰＳＧ膜を成膜すること
により、膜厚が例えば４００ｎｍの層間絶縁膜１２を形
成する。次に、リソグラフィ工程により、層間絶縁膜１
２上に、コンタクトホール１３の形成領域およびパッド
の領域に開口を有するレジストパターン（図示せず）を
形成する。その後、このレジストパターンをマスクとし
て、例えばドライエッチング法により、層間絶縁膜１２
を引き出し電極１１の上面が露出するまでエッチングす
ることにより、コンタクトホール１３を形成するととも
に、パッドに接続するためのコンタクトホール（図示せ
ず）を形成する。
【００５６】次に、例えばスパッタリング法により全面
に例えば膜厚が２５０ｎｍのＴｉ膜を成膜する。その
後、このＴｉ膜をパターンニングすることにより上層遮
光膜１４を形成する。
に例えば膜厚が２５０ｎｍのＴｉ膜を成膜する。その
後、このＴｉ膜をパターンニングすることにより上層遮
光膜１４を形成する。
【００５７】その後、例えばＴＥＯＳガスを用いたプラ
ズマＣＶＤ法により、全面に例えば膜厚が２．５μｍの
ＮＳＧ膜を成膜することによって、層間絶縁膜１５を形
成する。次に、例えば化学機械研磨（ＣＭＰ）法により
この層間絶縁膜１５を研磨することにより、その表面平
坦化を行う。次に、リソグラフィ工程により、層間絶縁
膜１５上にコンタクトホール１６の形成領域およびパッ
ドの領域（図示せず）に開口を有するレジストパターン
を形成する。
ズマＣＶＤ法により、全面に例えば膜厚が２．５μｍの
ＮＳＧ膜を成膜することによって、層間絶縁膜１５を形
成する。次に、例えば化学機械研磨（ＣＭＰ）法により
この層間絶縁膜１５を研磨することにより、その表面平
坦化を行う。次に、リソグラフィ工程により、層間絶縁
膜１５上にコンタクトホール１６の形成領域およびパッ
ドの領域（図示せず）に開口を有するレジストパターン
を形成する。
【００５８】その後、このレジストパターンをマスクと
して、例えばドライエッチング法により、層間絶縁膜１
５を上層遮光膜１４の表面が露出するまでエッチングす
る。これにより、コンタクトホール１６が形成されると
ともに、パッドに接続するためのコンタクトホール（図
示せず）が形成される。
して、例えばドライエッチング法により、層間絶縁膜１
５を上層遮光膜１４の表面が露出するまでエッチングす
る。これにより、コンタクトホール１６が形成されると
ともに、パッドに接続するためのコンタクトホール（図
示せず）が形成される。
【００５９】次に、Ｈを４％含むＮ2 ガス雰囲気中にお
いて熱処理を行うことにより、トランジスタ特性を向上
させる。
いて熱処理を行うことにより、トランジスタ特性を向上
させる。
【００６０】次に、例えばスパッタリング法により、コ
ンタクトホール１６の底面において上層遮光膜１４に接
続するようにして、層間絶縁膜１５上にＩＴＯ膜を成膜
する。その後、このＩＴＯ膜を所定形状にパターンニン
グすることにより、画素電極１７を形成する。
ンタクトホール１６の底面において上層遮光膜１４に接
続するようにして、層間絶縁膜１５上にＩＴＯ膜を成膜
する。その後、このＩＴＯ膜を所定形状にパターンニン
グすることにより、画素電極１７を形成する。
【００６１】以上により、この第１の実施形態によるＴ
ＦＴ基板が完成する。その後、このＴＦＴ基板と、ガラ
ス基板の一主面上に対向電極としての透明電極および液
晶の配向膜を順次積層したものとの間に液晶を封入し、
目的とする液晶表示装置を完成させる。
ＦＴ基板が完成する。その後、このＴＦＴ基板と、ガラ
ス基板の一主面上に対向電極としての透明電極および液
晶の配向膜を順次積層したものとの間に液晶を封入し、
目的とする液晶表示装置を完成させる。
【００６２】以上説明したように、この第１の実施形態
によれば、保持容量配線２を薄膜トランジスタの下層に
設け、この保持容量配線２と薄膜半導体層４との間に層
間絶縁膜３の凹部３ａの底部を介して保持容量素子を構
成していることにより、保持容量配線２のレイアウトに
おける、薄膜トランジスタを構成するゲート配線６によ
る制約を低減することができる。そのため、保持容量配
線２の配置領域と、薄膜トランジスタの配置領域を重ね
ることができるので、画素間の遮光面積を縮小すること
ができ、このＴＦＴ基板を用いて製造される液晶表示装
置を高光透過率および高精細化することができる。
によれば、保持容量配線２を薄膜トランジスタの下層に
設け、この保持容量配線２と薄膜半導体層４との間に層
間絶縁膜３の凹部３ａの底部を介して保持容量素子を構
成していることにより、保持容量配線２のレイアウトに
おける、薄膜トランジスタを構成するゲート配線６によ
る制約を低減することができる。そのため、保持容量配
線２の配置領域と、薄膜トランジスタの配置領域を重ね
ることができるので、画素間の遮光面積を縮小すること
ができ、このＴＦＴ基板を用いて製造される液晶表示装
置を高光透過率および高精細化することができる。
【００６３】次に、この発明の第２の実施形態の一例に
ついて説明する。図４はこの第２の実施形態におけるＴ
ＦＴ基板の一例を示す。
ついて説明する。図４はこの第２の実施形態におけるＴ
ＦＴ基板の一例を示す。
【００６４】図４に示すように、この第２の実施形態に
よる液晶表示装置においては、コンタクトホールの領域
以外の層間絶縁膜１２表面が平坦化されており、この平
坦化された層間絶縁膜１２上に上層遮光膜１４が設けら
れている。
よる液晶表示装置においては、コンタクトホールの領域
以外の層間絶縁膜１２表面が平坦化されており、この平
坦化された層間絶縁膜１２上に上層遮光膜１４が設けら
れている。
【００６５】また、この第２の実施形態による液晶表示
装置の製造方法においては、まず、第１の実施形態と同
様にして信号配線１０と引き出し配線１１の形成まで行
う。その後、例えばＯ3 ガスとＴＥＯＳガスとを用いた
ＣＶＤ法により、全面にＰＳＧ膜を成膜することにより
層間絶縁膜１２を形成する。次に、例えばＣＭＰ法によ
り、層間絶縁膜１２の表面平坦化を行う。その後、リソ
グラフィ工程により、層間絶縁膜１２上にコンタクトホ
ール１３の形成領域に開口を有するレジストパターン
（図示せず）を形成する。その後、エッチング工程によ
り、このレジストパターンをマスクとして層間絶縁膜１
２の部分を引き出し配線１１の表面が露出するまでエッ
チングすることにより、コンタクトホール１３を形成す
る。その後、上層遮光膜１４、層間絶縁膜１５、コンタ
クトホール１６および画素電極１７を順次形成し、ＴＦ
Ｔ基板を完成させる。
装置の製造方法においては、まず、第１の実施形態と同
様にして信号配線１０と引き出し配線１１の形成まで行
う。その後、例えばＯ3 ガスとＴＥＯＳガスとを用いた
ＣＶＤ法により、全面にＰＳＧ膜を成膜することにより
層間絶縁膜１２を形成する。次に、例えばＣＭＰ法によ
り、層間絶縁膜１２の表面平坦化を行う。その後、リソ
グラフィ工程により、層間絶縁膜１２上にコンタクトホ
ール１３の形成領域に開口を有するレジストパターン
（図示せず）を形成する。その後、エッチング工程によ
り、このレジストパターンをマスクとして層間絶縁膜１
２の部分を引き出し配線１１の表面が露出するまでエッ
チングすることにより、コンタクトホール１３を形成す
る。その後、上層遮光膜１４、層間絶縁膜１５、コンタ
クトホール１６および画素電極１７を順次形成し、ＴＦ
Ｔ基板を完成させる。
【００６６】この第２の実施形態における上述した以外
のことは、第１の実施形態におけると同様であるので、
説明を省略する。
のことは、第１の実施形態におけると同様であるので、
説明を省略する。
【００６７】この第２の実施形態による液晶表示装置に
よれば、層間絶縁膜１２の表面が平坦化され、この平坦
化された層間絶縁膜１２上に上層遮光膜１４が設けられ
ていること以外のことは、第１の実施形態におけると同
様であるので、第１の実施形態と同様の効果を得ること
ができる。また、層間絶縁膜１２の表面が平坦化されて
いることにより、上層遮光膜１４において、良好なカバ
レージ形状を得ることができる。そのため、対向基板側
からの入射光に対する遮光を効果的に行うことができる
とともに、信号配線１０と上層遮光膜１４との間の寄生
容量を低減することができ、この液晶表示装置において
さらなる画質の向上を図ることができる。
よれば、層間絶縁膜１２の表面が平坦化され、この平坦
化された層間絶縁膜１２上に上層遮光膜１４が設けられ
ていること以外のことは、第１の実施形態におけると同
様であるので、第１の実施形態と同様の効果を得ること
ができる。また、層間絶縁膜１２の表面が平坦化されて
いることにより、上層遮光膜１４において、良好なカバ
レージ形状を得ることができる。そのため、対向基板側
からの入射光に対する遮光を効果的に行うことができる
とともに、信号配線１０と上層遮光膜１４との間の寄生
容量を低減することができ、この液晶表示装置において
さらなる画質の向上を図ることができる。
【００６８】次に、この発明の第３の実施形態の一例に
ついて説明する。図５はこの第３の実施形態による液晶
表示装置のＴＦＴ基板の一例を示し、図６および図７
は、このＴＦＴ基板の平面図の一例を示す。なお、図５
の断面図は、図６および図７の所定の断面を示したもの
ではなく、この第３の実施形態によるＴＦＴ基板の構造
を１つの断面に示したものである。
ついて説明する。図５はこの第３の実施形態による液晶
表示装置のＴＦＴ基板の一例を示し、図６および図７
は、このＴＦＴ基板の平面図の一例を示す。なお、図５
の断面図は、図６および図７の所定の断面を示したもの
ではなく、この第３の実施形態によるＴＦＴ基板の構造
を１つの断面に示したものである。
【００６９】図５に示すように、この第３の実施形態に
よる液晶表示装置においては、層間絶縁膜３の凹部３ａ
を覆うようにして、ゲート電極６と同様の積層構造を有
する保持容量電極２１が設けられている。そして、保持
容量用配線２と薄膜半導体層４との間に凹部３ａの底部
を第１の保持容量用誘電膜として介した構造によって、
第１の保持容量素子が構成されているとともに、保持容
量電極２１と薄膜半導体層４との間に、ＴＦＴにおいて
ゲート誘電膜として用いられるＳｉＯ2 膜５を第２の保
持容量用誘電膜として介した構造により、第２の保持容
量素子が構成されている。
よる液晶表示装置においては、層間絶縁膜３の凹部３ａ
を覆うようにして、ゲート電極６と同様の積層構造を有
する保持容量電極２１が設けられている。そして、保持
容量用配線２と薄膜半導体層４との間に凹部３ａの底部
を第１の保持容量用誘電膜として介した構造によって、
第１の保持容量素子が構成されているとともに、保持容
量電極２１と薄膜半導体層４との間に、ＴＦＴにおいて
ゲート誘電膜として用いられるＳｉＯ2 膜５を第２の保
持容量用誘電膜として介した構造により、第２の保持容
量素子が構成されている。
【００７０】また、保持容量電極２１の上方の層間絶縁
膜７、１２の部分にコンタクトホール２２が形成されて
いる。そして、このコンタクトホール２２を通じて、上
層遮光膜１４と保持容量電極２１とが電気的に接続され
ている。ここで、上層遮光膜１４は、入射光の遮光に用
いられるとともに、保持容量電極２１を所定の定電位に
設定するための配線として用いる。これにより、保持容
量電極２１を所定の定電位に設定することができる。こ
こで、保持容量配線２の電位と保持容量電極２１の電位
とは同電位にすることができるように構成されている。
すなわち、これらの第１の保持容量素子と第２の保持容
量素子とは、薄膜トランジスタのドレイン領域を延長し
た薄膜半導体層４の部分を共通の画素電位電極として、
電気的に並列に接続されている。
膜７、１２の部分にコンタクトホール２２が形成されて
いる。そして、このコンタクトホール２２を通じて、上
層遮光膜１４と保持容量電極２１とが電気的に接続され
ている。ここで、上層遮光膜１４は、入射光の遮光に用
いられるとともに、保持容量電極２１を所定の定電位に
設定するための配線として用いる。これにより、保持容
量電極２１を所定の定電位に設定することができる。こ
こで、保持容量配線２の電位と保持容量電極２１の電位
とは同電位にすることができるように構成されている。
すなわち、これらの第１の保持容量素子と第２の保持容
量素子とは、薄膜トランジスタのドレイン領域を延長し
た薄膜半導体層４の部分を共通の画素電位電極として、
電気的に並列に接続されている。
【００７１】図６に、信号配線１０および引き出し電極
１１の形成直後のＴＦＴ基板の平面レイアウトを示す。
図６に示すように、この第３の実施形態によるＴＦＴ基
板の平面レイアウトは、第１の実施形態と異なり、隣接
した２つの信号配線１０の間に、引き出し電極１１に隣
接して保持容量電極２１が設けられている。この保持容
量電極２１は保持容量配線２にまたがって設けられてい
る。保持容量電極２１の領域に、層間絶縁膜３の凹部３
ａおよびコンタクトホール２２が設けられている。
１１の形成直後のＴＦＴ基板の平面レイアウトを示す。
図６に示すように、この第３の実施形態によるＴＦＴ基
板の平面レイアウトは、第１の実施形態と異なり、隣接
した２つの信号配線１０の間に、引き出し電極１１に隣
接して保持容量電極２１が設けられている。この保持容
量電極２１は保持容量配線２にまたがって設けられてい
る。保持容量電極２１の領域に、層間絶縁膜３の凹部３
ａおよびコンタクトホール２２が設けられている。
【００７２】また、図７に、上層遮光膜１４の形成後の
ＴＦＴ基板の平面レイアウトを示す。図７に示すよう
に、この第３の実施形態によるＴＦＴ基板の平面レイア
ウトは、第１の実施形態と異なり、上層遮光膜１４が、
信号配線１０の長手方向に対して垂直な方向に延在して
設けられている。上層遮光膜１４は２つの部分、すなわ
ち、凹形状の部分を有する部分と、その凹形状の内部領
域に設けられた矩形の部分とから構成されている。
ＴＦＴ基板の平面レイアウトを示す。図７に示すよう
に、この第３の実施形態によるＴＦＴ基板の平面レイア
ウトは、第１の実施形態と異なり、上層遮光膜１４が、
信号配線１０の長手方向に対して垂直な方向に延在して
設けられている。上層遮光膜１４は２つの部分、すなわ
ち、凹形状の部分を有する部分と、その凹形状の内部領
域に設けられた矩形の部分とから構成されている。
【００７３】次に、上述のように構成されたこの第３の
実施形態による液晶表示装置の製造方法について説明す
る。この第３の実施形態においては、まず、第１の実施
形態と同様にして、多結晶Ｓｉ膜６ａおよびＷＳｉ膜６
ｂの形成まで行う。その後、リソグラフィ工程により、
ゲート配線形状および保持容量電極形状を有するレジス
トパターン（図示せず）を形成する。次に、このレジス
トパターンをマスクとして、ＷＳｉ膜６ｂおよび多結晶
Ｓｉ膜６ａを順次エッチングすることにより、ゲート配
線６および保持容量電極２１を同時に形成する。
実施形態による液晶表示装置の製造方法について説明す
る。この第３の実施形態においては、まず、第１の実施
形態と同様にして、多結晶Ｓｉ膜６ａおよびＷＳｉ膜６
ｂの形成まで行う。その後、リソグラフィ工程により、
ゲート配線形状および保持容量電極形状を有するレジス
トパターン（図示せず）を形成する。次に、このレジス
トパターンをマスクとして、ＷＳｉ膜６ｂおよび多結晶
Ｓｉ膜６ａを順次エッチングすることにより、ゲート配
線６および保持容量電極２１を同時に形成する。
【００７４】次に、ＬＤＤ構造のソース／ドレイン領域
を有する薄膜トランジスタを形成した後、Ｏ3 ガスとＴ
ＥＯＳガスとを用いたＣＶＤ法により、全面にＰＳＧ膜
を成膜する。これにより層間絶縁膜７が形成される。そ
の後、高温熱処理を行うことにより、ソース／ドレイン
領域中の結晶性を回復させる。
を有する薄膜トランジスタを形成した後、Ｏ3 ガスとＴ
ＥＯＳガスとを用いたＣＶＤ法により、全面にＰＳＧ膜
を成膜する。これにより層間絶縁膜７が形成される。そ
の後、高温熱処理を行うことにより、ソース／ドレイン
領域中の結晶性を回復させる。
【００７５】次に、例えばウェットエッチング法によ
り、表示領域外の左右端に保持容量配線用のコンタクト
（図示せず）を形成する。次に、コンタクトホール８、
９の形成領域に開口を有するレジストパターン（図示せ
ず）を形成する。次に、このレジストパターンをマスク
として、例えばドライエッチング法により層間絶縁膜７
をエッチングすることにより、コンタクトホール８、９
を形成する。
り、表示領域外の左右端に保持容量配線用のコンタクト
（図示せず）を形成する。次に、コンタクトホール８、
９の形成領域に開口を有するレジストパターン（図示せ
ず）を形成する。次に、このレジストパターンをマスク
として、例えばドライエッチング法により層間絶縁膜７
をエッチングすることにより、コンタクトホール８、９
を形成する。
【００７６】次に、例えばスパッタリング法により、全
面に例えばＳｉを１％含むＡｌ合金膜を成膜する。この
Ａｌ合金膜の膜厚は例えば４００ｎｍである。次に、リ
ソグラフィ工程により、このＡｌ合金膜上に信号配線１
０および引き出し電極１１、回路内配線およびパッドの
形状を有するレジストパターン（図示せず）を形成す
る。その後、このレジストパターンをマスクとして、例
えばドライエッチング法により、Ａｌ合金膜を層間絶縁
膜７の表面が露出するまでエッチングすることにより、
信号配線１０、引き出し電極１１、図示省略した回路内
配線およびパッドを形成する。
面に例えばＳｉを１％含むＡｌ合金膜を成膜する。この
Ａｌ合金膜の膜厚は例えば４００ｎｍである。次に、リ
ソグラフィ工程により、このＡｌ合金膜上に信号配線１
０および引き出し電極１１、回路内配線およびパッドの
形状を有するレジストパターン（図示せず）を形成す
る。その後、このレジストパターンをマスクとして、例
えばドライエッチング法により、Ａｌ合金膜を層間絶縁
膜７の表面が露出するまでエッチングすることにより、
信号配線１０、引き出し電極１１、図示省略した回路内
配線およびパッドを形成する。
【００７７】次に、例えばＯ3 ガスとＴＥＯＳガスとを
用いたＣＶＤ法により、全面にＰＳＧ膜を成膜すること
により、膜厚が例えば４００ｎｍの層間絶縁膜１２を形
成する。
用いたＣＶＤ法により、全面にＰＳＧ膜を成膜すること
により、膜厚が例えば４００ｎｍの層間絶縁膜１２を形
成する。
【００７８】次に、リソグラフィ工程により、層間絶縁
膜１２上にコンタクトホール２２の形成領域に開口を有
するレジストパターン（図示せず）を形成する。その
後、このレジストパターンをマスクとして、層間絶縁膜
１２の部分を所定の深さまでエッチングする。その後、
レジストパターンを除去する。
膜１２上にコンタクトホール２２の形成領域に開口を有
するレジストパターン（図示せず）を形成する。その
後、このレジストパターンをマスクとして、層間絶縁膜
１２の部分を所定の深さまでエッチングする。その後、
レジストパターンを除去する。
【００７９】次に、リソグラフィ工程により、層間絶縁
膜１２上に、コンタクトホール１３、２２の形成領域お
よびパッドの上方の領域に開口を有するレジストパター
ン（図示せず）を形成する。その後、このレジストパタ
ーンをマスクとして、例えばドライエッチング法によ
り、層間絶縁膜１２を、引き出し電極１１の上面が露出
するとともに保持容量用電極２１の表面が露出するまで
エッチングすることにより、それぞれコンタクトホール
１３、２２を形成する。また、このエッチングにより、
パッドに接続するためのコンタクトホール（図示せず）
が形成される。その後、レジストパターンを除去する。
膜１２上に、コンタクトホール１３、２２の形成領域お
よびパッドの上方の領域に開口を有するレジストパター
ン（図示せず）を形成する。その後、このレジストパタ
ーンをマスクとして、例えばドライエッチング法によ
り、層間絶縁膜１２を、引き出し電極１１の上面が露出
するとともに保持容量用電極２１の表面が露出するまで
エッチングすることにより、それぞれコンタクトホール
１３、２２を形成する。また、このエッチングにより、
パッドに接続するためのコンタクトホール（図示せず）
が形成される。その後、レジストパターンを除去する。
【００８０】次に、例えばスパッタリング法により、保
持容量用電極２１に接続するようにして、全面に膜厚が
例えば２５０ｎｍのＴｉ膜を成膜する。その後、このＴ
ｉ膜をパターンニングすることにより、上層遮光膜１４
を形成する。
持容量用電極２１に接続するようにして、全面に膜厚が
例えば２５０ｎｍのＴｉ膜を成膜する。その後、このＴ
ｉ膜をパターンニングすることにより、上層遮光膜１４
を形成する。
【００８１】この第３の実施形態における上述した以外
のことは、第１の実施形態におけると同様であるので、
説明を省略する。
のことは、第１の実施形態におけると同様であるので、
説明を省略する。
【００８２】この第３の実施形態によれば、薄膜半導体
層４の下層に保持容量配線２が設けられ、薄膜半導体層
４と保持容量配線２との間に層間絶縁膜３に形成された
凹部３ａの底部を介して第１の保持容量素子が構成され
ていることにより、第１の実施形態と同様の効果を得る
ことができる。さらに、この第３の実施形態において
は、凹部３ａの底部を介した保持容量配線２および薄膜
半導体層４からなる第１の保持容量素子と、ＳｉＯ2 膜
５を介した保持容量用電極２１および薄膜半導体層４か
らなる第２の保持容量素子とが設けられ、これらの第１
の保持容量素子と第２の保持容量素子とが並列に接続さ
れていることにより、このＴＦＴ基板における保持容量
Ｃs を大幅に増加させることができ、リーク電流を抑制
することができるので、液晶表示装置において、さらな
る画質の向上を図ることができる。
層４の下層に保持容量配線２が設けられ、薄膜半導体層
４と保持容量配線２との間に層間絶縁膜３に形成された
凹部３ａの底部を介して第１の保持容量素子が構成され
ていることにより、第１の実施形態と同様の効果を得る
ことができる。さらに、この第３の実施形態において
は、凹部３ａの底部を介した保持容量配線２および薄膜
半導体層４からなる第１の保持容量素子と、ＳｉＯ2 膜
５を介した保持容量用電極２１および薄膜半導体層４か
らなる第２の保持容量素子とが設けられ、これらの第１
の保持容量素子と第２の保持容量素子とが並列に接続さ
れていることにより、このＴＦＴ基板における保持容量
Ｃs を大幅に増加させることができ、リーク電流を抑制
することができるので、液晶表示装置において、さらな
る画質の向上を図ることができる。
【００８３】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００８４】すなわち、上述の実施形態において挙げた
数値、構造、形状、材料、プロセスなどはあくまでも例
に過ぎず、必要に応じてこれらと異なる数値、構造、形
状、材料、プロセスなどを用いることも可能である。
数値、構造、形状、材料、プロセスなどはあくまでも例
に過ぎず、必要に応じてこれらと異なる数値、構造、形
状、材料、プロセスなどを用いることも可能である。
【００８５】例えば上述の第１〜第３の実施形態におい
ては、保持容量配線２およびゲート配線６を構成する膜
として、ＷＳｉ膜を用いているが、Ｗ膜、Ｍｏ膜、Ｔａ
膜、Ｃｒ膜、Ｔｉ膜などの金属膜や、ＭｏＳｉ膜、Ｔａ
Ｓｉ膜、ＣｒＳｉ膜、ＴｉＳｉ膜などの合金膜を用いて
もよく、また、基板誘電膜、層間絶縁膜との密着性を高
めるために、不純物をドーピングした多結晶Ｓｉとの２
層構造もしくは３層構造としてもよい。
ては、保持容量配線２およびゲート配線６を構成する膜
として、ＷＳｉ膜を用いているが、Ｗ膜、Ｍｏ膜、Ｔａ
膜、Ｃｒ膜、Ｔｉ膜などの金属膜や、ＭｏＳｉ膜、Ｔａ
Ｓｉ膜、ＣｒＳｉ膜、ＴｉＳｉ膜などの合金膜を用いて
もよく、また、基板誘電膜、層間絶縁膜との密着性を高
めるために、不純物をドーピングした多結晶Ｓｉとの２
層構造もしくは３層構造としてもよい。
【００８６】また、例えば上述の第１〜第３の実施形態
においては、信号配線１０、引き出し電極１１、回路内
配線およびパッドを、Ｓｉを１％含むＡｌ合金膜から形
成するようにしているが、これらの信号配線１０、引き
出し電極１１、回路内配線およびパッドを、Ａｌ−Ｓｉ
−Ｃｕ合金、Ａｌ−Ｃｕ合金などのＡｌ基合金、または
Ｃｕ基合金、さらには、これらのＡｌ基合金やＣｕ基合
金の下層または上層に、Ｔｉ、ＴｉＮ、ＴｉＯＮもしく
はＷＳｉなどのバリアメタルを設けた多層構造とするこ
とも可能である。
においては、信号配線１０、引き出し電極１１、回路内
配線およびパッドを、Ｓｉを１％含むＡｌ合金膜から形
成するようにしているが、これらの信号配線１０、引き
出し電極１１、回路内配線およびパッドを、Ａｌ−Ｓｉ
−Ｃｕ合金、Ａｌ−Ｃｕ合金などのＡｌ基合金、または
Ｃｕ基合金、さらには、これらのＡｌ基合金やＣｕ基合
金の下層または上層に、Ｔｉ、ＴｉＮ、ＴｉＯＮもしく
はＷＳｉなどのバリアメタルを設けた多層構造とするこ
とも可能である。
【００８７】また、例えば上述の第１〜第３の実施形態
においては、薄膜半導体層４として多結晶Ｓｉ膜を用い
ているが、非晶質Ｓｉ膜や単結晶Ｓｉ膜を用いることも
可能であり、ＧａＡｓなどの化合物半導体層を用いるこ
とも可能である。
においては、薄膜半導体層４として多結晶Ｓｉ膜を用い
ているが、非晶質Ｓｉ膜や単結晶Ｓｉ膜を用いることも
可能であり、ＧａＡｓなどの化合物半導体層を用いるこ
とも可能である。
【００８８】また、例えば上述の第１の実施形態におい
ては、保持容量素子における保持容量用誘電膜として、
層間絶縁膜３の凹部３ａにおける例えば膜厚が６０ｎｍ
のＮＳＧ膜を用いているが、比誘電率の向上や耐圧向上
を図るために、ＳｉＮ膜や、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 膜などの３層構造の絶縁膜を用いることも可能であ
る。また、保持容量用誘電膜として、保持容量配線２に
用いられる例えばＴａなどの金属に対して陽極酸化や熱
処理などを行うことによって形成される例えばＴａＯ2
膜などの酸化膜を用いることも可能である。また、上述
の第３の実施形態においては、第２の保持容量素子にお
ける保持容量用誘電膜として、薄膜トランジスタのゲー
ト誘電膜として用いられるＳｉＯ2 膜５を用いている
が、比誘電率の向上や耐圧向上を図るために、ＳｉＮ膜
や、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 膜などの３層構造の誘
電膜を用いることも可能である。
ては、保持容量素子における保持容量用誘電膜として、
層間絶縁膜３の凹部３ａにおける例えば膜厚が６０ｎｍ
のＮＳＧ膜を用いているが、比誘電率の向上や耐圧向上
を図るために、ＳｉＮ膜や、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 膜などの３層構造の絶縁膜を用いることも可能であ
る。また、保持容量用誘電膜として、保持容量配線２に
用いられる例えばＴａなどの金属に対して陽極酸化や熱
処理などを行うことによって形成される例えばＴａＯ2
膜などの酸化膜を用いることも可能である。また、上述
の第３の実施形態においては、第２の保持容量素子にお
ける保持容量用誘電膜として、薄膜トランジスタのゲー
ト誘電膜として用いられるＳｉＯ2 膜５を用いている
が、比誘電率の向上や耐圧向上を図るために、ＳｉＮ膜
や、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 膜などの３層構造の誘
電膜を用いることも可能である。
【００８９】また、例えば上述の第２の実施形態におい
ては、ＰＳＧ膜を形成した後、その表面をＣＭＰ法によ
り平坦化することにより、表面平坦化された層間絶縁膜
１２を形成するようにしているが、平坦化された層間絶
縁膜の形成方法として、ＰＳＧ、ホウ素リンシリケート
ガラス（ＢＰＳＧ）などを成膜してからリフローさせる
方法、スピンオンガラス（ＳＯＧ）を用いた流動法、ま
たは絶縁膜を成膜してからエッチバックする方法などを
用いることも可能である。
ては、ＰＳＧ膜を形成した後、その表面をＣＭＰ法によ
り平坦化することにより、表面平坦化された層間絶縁膜
１２を形成するようにしているが、平坦化された層間絶
縁膜の形成方法として、ＰＳＧ、ホウ素リンシリケート
ガラス（ＢＰＳＧ）などを成膜してからリフローさせる
方法、スピンオンガラス（ＳＯＧ）を用いた流動法、ま
たは絶縁膜を成膜してからエッチバックする方法などを
用いることも可能である。
【００９０】また、例えば上述の第３の実施形態におい
ては、保持容量用誘電膜として、ＴＦＴにおいてゲート
誘電膜に用いられたＳｉＯ2 膜５を用いたが、保持容量
の向上および耐圧向上を図るために、保持容量素子にお
ける保持容量用誘電膜の部分を別に形成して、ＳｉＯ2
膜、ＳｉＮ膜、またはそれらの膜の積層膜（例えば、Ｓ
ｉＯ2 ／ＳｉＮ／ＳｉＯ2 膜）を用いるようにしてもよ
い。また、保持容量用誘電膜として、保持容量配線２に
用いられた金属に対して陽極酸化または熱処理などの酸
化処理を行うことにより形成された酸化膜を用いること
も可能である。
ては、保持容量用誘電膜として、ＴＦＴにおいてゲート
誘電膜に用いられたＳｉＯ2 膜５を用いたが、保持容量
の向上および耐圧向上を図るために、保持容量素子にお
ける保持容量用誘電膜の部分を別に形成して、ＳｉＯ2
膜、ＳｉＮ膜、またはそれらの膜の積層膜（例えば、Ｓ
ｉＯ2 ／ＳｉＮ／ＳｉＯ2 膜）を用いるようにしてもよ
い。また、保持容量用誘電膜として、保持容量配線２に
用いられた金属に対して陽極酸化または熱処理などの酸
化処理を行うことにより形成された酸化膜を用いること
も可能である。
【００９１】また、例えば上述の第３の実施形態におい
ては、コンタクトホール２２を２段階に分けてエッチン
グすることにより形成しているが、エッチングガスの選
択性などを考慮して、コンタクトホール１３、２２を同
時に形成することも可能である。
ては、コンタクトホール２２を２段階に分けてエッチン
グすることにより形成しているが、エッチングガスの選
択性などを考慮して、コンタクトホール１３、２２を同
時に形成することも可能である。
【００９２】
【発明の効果】以上説明したように、この発明による液
晶表示装置およびその製造方法によれば、薄膜トランジ
スタを構成する薄膜半導体層の下層に保持容量配線を設
け、保持容量配線と薄膜半導体層との間に第１の保持容
量用誘電膜を設け、第１の保持容量用誘電膜を介して薄
膜半導体層と保持容量配線とから保持容量素子を構成す
るようにしていることにより、液晶表示装置において、
薄膜トランジスタと保持容量配線とが平面的にそれぞれ
面積を占有しないようにすることができるので、画素間
遮光面積を低減することができ、高光透過率で高精細化
された液晶表示装置を得ることができる。
晶表示装置およびその製造方法によれば、薄膜トランジ
スタを構成する薄膜半導体層の下層に保持容量配線を設
け、保持容量配線と薄膜半導体層との間に第１の保持容
量用誘電膜を設け、第１の保持容量用誘電膜を介して薄
膜半導体層と保持容量配線とから保持容量素子を構成す
るようにしていることにより、液晶表示装置において、
薄膜トランジスタと保持容量配線とが平面的にそれぞれ
面積を占有しないようにすることができるので、画素間
遮光面積を低減することができ、高光透過率で高精細化
された液晶表示装置を得ることができる。
【図１】この発明の第１の実施形態による液晶表示装置
のＴＦＴ基板を示す断面図である。
のＴＦＴ基板を示す断面図である。
【図２】この発明の第１の実施形態によるＴＦＴ基板の
平面レイアウトを示す平面図である。
平面レイアウトを示す平面図である。
【図３】この発明の第１の実施形態によるＴＦＴ基板の
平面レイアウトを示す平面図である。
平面レイアウトを示す平面図である。
【図４】この発明の第２の実施形態による液晶表示装置
のＴＦＴ基板を示す断面図である。
のＴＦＴ基板を示す断面図である。
【図５】この発明の第３の実施形態による液晶表示装置
のＴＦＴ基板を示す断面図である。
のＴＦＴ基板を示す断面図である。
【図６】この発明の第３の実施形態による液晶表示装置
のＴＦＴ基板の平面レイアウトを示す平面図である。
のＴＦＴ基板の平面レイアウトを示す平面図である。
【図７】この発明の第３の実施形態による液晶表示装置
のＴＦＴ基板の平面レイアウトを示す平面図である。
のＴＦＴ基板の平面レイアウトを示す平面図である。
【図８】従来技術による液晶表示装置を示す断面図であ
る。
る。
【図９】従来技術による液晶表示装置のＴＦＴ基板の平
面レイアウトを示す平面図である。
面レイアウトを示す平面図である。
１・・・絶縁性透明基板、２・・・保持容量配線、３、
７、１２、１５・・・層間絶縁膜、３ａ・・・凹部、４
・・・薄膜半導体層、６・・・ゲート配線、６ａ・・・
多結晶Ｓｉ膜、６ｂ・・・ＷＳｉ膜、８、９、１３、１
６・・・コンタクトホール、１０・・・信号配線、１１
・・・引き出し電極、１４・・・上層遮光膜、１７・・
・画素電極
７、１２、１５・・・層間絶縁膜、３ａ・・・凹部、４
・・・薄膜半導体層、６・・・ゲート配線、６ａ・・・
多結晶Ｓｉ膜、６ｂ・・・ＷＳｉ膜、８、９、１３、１
６・・・コンタクトホール、１０・・・信号配線、１１
・・・引き出し電極、１４・・・上層遮光膜、１７・・
・画素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 文明 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H090 HA03 HB03X HC03 HC12 HD03 HD07 LA04 LA05 2H092 JA24 JA33 JA35 JA39 JA40 JB36 JB51 JB58 JB63 JB69 KA04 KA10 KA12 KA22 KB05 KB13 KB25 MA05 MA07 MA13 MA17 MA27 MA37 NA07 NA23 NA28 PA09 RA05 5F110 AA06 AA18 AA19 BB04 CC02 DD03 DD12 DD24 EE05 EE09 EE14 FF02 FF29 GG02 GG04 GG12 GG13 GG15 GG25 GG32 GG47 GG55 HJ01 HJ13 HJ22 HL01 HL04 HL05 HL06 HM15 HM18 NN03 NN04 NN22 NN23 NN24 NN25 NN35 NN40 NN44 NN46 NN54 NN73 QQ19 QQ24 QQ30
Claims (22)
- 【請求項１】 基板上に画素電極の駆動用の薄膜トラン
ジスタが設けられた液晶表示装置において、 上記薄膜トランジスタを構成する薄膜半導体層の下層に
保持容量配線が設けられ、 上記保持容量配線と上記薄膜半導体層との間に第１の保
持容量用誘電膜が設けられ、 上記第１の保持容量用誘電膜を介して上記薄膜半導体層
と上記保持容量配線とから第１の保持容量素子が構成さ
れていることを特徴とする液晶表示装置。 - 【請求項２】 上記薄膜半導体層と上記保持容量配線と
の間に第１の絶縁膜が設けられ、上記第１の絶縁膜が、
上記第１の絶縁膜の他の部分と比較して薄い部分を有
し、上記第１の絶縁膜の薄い部分によって上記第１の保
持容量用誘電膜が構成されていることを特徴とする請求
項１記載の液晶表示装置。 - 【請求項３】 上記薄膜半導体層と上記保持容量配線と
の間に第１の絶縁膜が設けられ、上記第１の絶縁膜が凹
部を有し、上記凹部によって上記第１の保持容量用誘電
膜が構成されていることを特徴とする請求項１記載の液
晶表示装置。 - 【請求項４】 上記保持容量配線が一定の電位に設定さ
れることを特徴とする請求項１記載の液晶表示装置。 - 【請求項５】 上記保持容量配線を、平面的に上記薄膜
トランジスタにおけるチャネル形成領域に重なり、かつ
覆う領域に配置するようにしたことを特徴とする請求項
１記載の液晶表示装置。 - 【請求項６】 上記保持容量用誘電膜の膜厚が５ｎｍ以
上３００ｎｍ以下であることを特徴とする請求項１記載
の液晶表示装置。 - 【請求項７】 上記保持容量用誘電膜の膜厚が１０ｎｍ
以上１００ｎｍ以下であることを特徴とする請求項１記
載の液晶表示装置。 - 【請求項８】 上記保持容量用誘電膜が、酸化シリコン
膜、窒化シリコン膜、または酸化シリコン膜と窒化シリ
コン膜との積層膜から構成されることを特徴とする請求
項１記載の液晶表示装置。 - 【請求項９】 上記保持容量素子を構成する薄膜半導体
層が、上記薄膜トランジスタにおける拡散領域を延長し
た部分から構成され、上記延長した部分に導電性不純物
が導入されていることを特徴とする請求項１記載の液晶
表示装置。 - 【請求項１０】 上記薄膜半導体層の上層に第２の保持
容量用誘電膜を介して保持容量電極が設けられ、上記第
２の保持容量用誘電膜を介した上記保持容量電極と上記
薄膜半導体層とから第２の保持容量素子が構成されてい
ることを特徴とする請求項１記載の液晶表示装置の製造
方法。 - 【請求項１１】 上記保持容量電極の構造が上記薄膜ト
ランジスタにおけるゲート配線の構造と同様の構造を有
することを特徴とする請求項１０記載の液晶表示装置。 - 【請求項１２】 上記第２の保持容量用誘電膜が、上記
薄膜トランジスタにおいてゲート誘電膜として用いられ
る誘電膜の部分から構成されることを特徴とする請求項
１０記載の液晶表示装置。 - 【請求項１３】 上記保持容量配線が、タングステン、
モリブデン、タンタル、クロム、チタン、タングステン
合金、モリブデン合金、タンタル合金、クロム合金、チ
タン合金、ケイ化タングステン、ケイ化モリブデン、ケ
イ化タンタル、ケイ化クロム、ケイ化チタン、または不
純物が導入されたシリコンからなることを特徴とする請
求項１記載の液晶表示装置。 - 【請求項１４】 基板上に駆動用の薄膜トランジスタが
設けられた液晶表示装置の製造方法において、 上記基板上に保持容量配線を形成し、 上記保持容量配線上に第１の保持容量用誘電膜を形成
し、 上記第１の保持容量用誘電膜上に、上記薄膜トランジス
タを構成する薄膜半導体層を形成することにより、上記
第１の保持容量用誘電膜を介して上記保持容量配線と上
記薄膜半導体層とからなる第１の保持容量素子を形成す
るようにしたことを特徴とする液晶表示装置の製造方
法。 - 【請求項１５】 上記保持容量配線上に第１の絶縁膜を
形成し、上記第１の絶縁膜の部分に、上記第１の絶縁膜
の他の部分より薄い部分を形成することにより、上記第
１の絶縁膜の薄い部分からなる上記第１の保持容量用誘
電膜を形成するようにしたことを特徴とする請求項１４
記載の液晶表示装置の製造方法。 - 【請求項１６】 上記保持容量配線上に第１の絶縁膜を
形成し、上記第１の絶縁膜に凹部を形成することによ
り、上記第１の絶縁膜の上記凹部からなる上記第１の保
持容量用誘電膜を形成するようにしたことを特徴とする
請求項１４記載の液晶表示装置の製造方法。 - 【請求項１７】 上記第１の保持容量用誘電膜の膜厚が
５ｎｍ以上３００ｎｍ以下であることを特徴とする請求
項１４記載の液晶表示装置。 - 【請求項１８】 上記第１の保持容量用誘電膜の膜厚が
１０ｎｍ以上１００ｎｍ以下であることを特徴とする請
求項１４記載の液晶表示装置。 - 【請求項１９】 上記保持容量配線を、上記薄膜トラン
ジスタを構成するゲート配線の形成の工程と別の工程に
おいて形成するようにしたことを特徴とする請求項１４
記載の液晶表示装置の製造方法。 - 【請求項２０】 上記薄膜半導体層上に第２の保持容量
用誘電膜を形成し、上記第２の保持容量用誘電膜上に保
持容量電極を形成することにより、上記第２の保持容量
用誘電膜を介して上記保持容量電極と上記薄膜半導体層
とからなる第２の保持容量素子を形成するようにしたこ
とを特徴とする請求項１４記載の液晶表示装置の製造方
法。 - 【請求項２１】 上記薄膜トランジスタのゲート配線を
形成するとともに、上記保持容量電極を形成するように
したことを特徴とする請求項２０記載の液晶表示装置の
製造方法。 - 【請求項２２】 上記保持容量配線が、タングステン、
モリブデン、タンタル、クロム、チタン、タングステン
合金、モリブデン合金、タンタル合金、クロム合金、チ
タン合金、ケイ化タングステン、ケイ化モリブデン、ケ
イ化タンタル、ケイ化クロム、ケイ化チタン、または不
純物が導入されたシリコンからなることを特徴とする請
求項１４記載の液晶表示装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23844299A JP2001066631A (ja) | 1999-08-25 | 1999-08-25 | 液晶表示装置およびその製造方法 |
| KR1020000046512A KR100729791B1 (ko) | 1999-08-25 | 2000-08-11 | 액정표시장치 및 그 제조방법 |
| US09/641,821 US6583828B1 (en) | 1999-08-25 | 2000-08-21 | Liquid crystal display device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23844299A JP2001066631A (ja) | 1999-08-25 | 1999-08-25 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001066631A true JP2001066631A (ja) | 2001-03-16 |
Family
ID=17030294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23844299A Pending JP2001066631A (ja) | 1999-08-25 | 1999-08-25 | 液晶表示装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6583828B1 (ja) |
| JP (1) | JP2001066631A (ja) |
| KR (1) | KR100729791B1 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030069347A (ko) * | 2002-02-20 | 2003-08-27 | 일진다이아몬드(주) | 액정표시장치와 그 제조방법 |
| JP2004170921A (ja) * | 2002-10-31 | 2004-06-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2005338746A (ja) * | 2003-11-13 | 2005-12-08 | Seiko Epson Corp | 電気光学装置の製造方法及び電気光学装置、並びにこれを備えた電子機器 |
| US7119391B2 (en) | 2002-08-19 | 2006-10-10 | Seiko Epson Corporation | System and method of manufacturing a substrate device |
| JP2009251025A (ja) * | 2008-04-01 | 2009-10-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2013008063A (ja) * | 2012-09-28 | 2013-01-10 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2013073037A (ja) * | 2011-09-28 | 2013-04-22 | Seiko Epson Corp | 電気光学装置およびその製造方法、並びに電子機器 |
| WO2013187173A1 (ja) * | 2012-06-15 | 2013-12-19 | ソニー株式会社 | 表示装置、半導体装置および表示装置の製造方法 |
| JP2014098900A (ja) * | 2012-11-15 | 2014-05-29 | Boe Technology Group Co Ltd | 画素ユニット構造、アレー基板及び表示装置 |
| CN105280690A (zh) * | 2014-07-15 | 2016-01-27 | 瑞萨电子株式会社 | 半导体器件 |
| JP2018160518A (ja) * | 2017-03-22 | 2018-10-11 | 株式会社Ｊｏｌｅｄ | 半導体装置、表示装置および電子機器 |
| US11598997B2 (en) | 2019-10-21 | 2023-03-07 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720434B1 (ko) * | 2000-09-27 | 2007-05-22 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| KR100404225B1 (ko) * | 2000-12-28 | 2003-11-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US7189997B2 (en) * | 2001-03-27 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6982194B2 (en) * | 2001-03-27 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP4021194B2 (ja) * | 2001-12-28 | 2007-12-12 | シャープ株式会社 | 薄膜トランジスタ装置の製造方法 |
| KR100869736B1 (ko) * | 2001-12-29 | 2008-11-21 | 엘지디스플레이 주식회사 | 액정표시소자 및 그의 제조방법 |
| JP3788387B2 (ja) * | 2002-05-10 | 2006-06-21 | セイコーエプソン株式会社 | 電気光学装置および電気光学装置の製造方法 |
| KR100848097B1 (ko) * | 2002-05-13 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판의 제조 방법 |
| US20070092744A1 (en) * | 2005-10-13 | 2007-04-26 | Plasticos Dise S.A. | Polymer compositions and films and method of making |
| US8212953B2 (en) | 2005-12-26 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2007286430A (ja) * | 2006-04-18 | 2007-11-01 | Sony Corp | 複合光学素子及び投影光学装置 |
| WO2015015700A1 (ja) * | 2013-08-02 | 2015-02-05 | シャープ株式会社 | 放射線検出用半導体装置 |
| CN108305874B (zh) * | 2017-01-12 | 2022-03-08 | 株式会社日本有机雷特显示器 | 半导体装置 |
| CN108806572A (zh) * | 2017-05-05 | 2018-11-13 | 元太科技工业股份有限公司 | 像素结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824193B2 (ja) * | 1990-10-16 | 1996-03-06 | 工業技術院長 | 平板型光弁駆動用半導体装置の製造方法 |
| JPH10161154A (ja) * | 1996-12-02 | 1998-06-19 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
-
1999
- 1999-08-25 JP JP23844299A patent/JP2001066631A/ja active Pending
-
2000
- 2000-08-11 KR KR1020000046512A patent/KR100729791B1/ko not_active IP Right Cessation
- 2000-08-21 US US09/641,821 patent/US6583828B1/en not_active Expired - Lifetime
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030069347A (ko) * | 2002-02-20 | 2003-08-27 | 일진다이아몬드(주) | 액정표시장치와 그 제조방법 |
| US7119391B2 (en) | 2002-08-19 | 2006-10-10 | Seiko Epson Corporation | System and method of manufacturing a substrate device |
| JP2004170921A (ja) * | 2002-10-31 | 2004-06-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2005338746A (ja) * | 2003-11-13 | 2005-12-08 | Seiko Epson Corp | 電気光学装置の製造方法及び電気光学装置、並びにこれを備えた電子機器 |
| JP2009251025A (ja) * | 2008-04-01 | 2009-10-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2013073037A (ja) * | 2011-09-28 | 2013-04-22 | Seiko Epson Corp | 電気光学装置およびその製造方法、並びに電子機器 |
| US9508758B2 (en) | 2012-06-15 | 2016-11-29 | Sony Corporation | Display device, semiconductor device, and method of manufacturing display device |
| US10217777B2 (en) | 2012-06-15 | 2019-02-26 | Sony Corporation | Display device, semiconductor device, and method of manufacturing display device |
| CN108459443B (zh) * | 2012-06-15 | 2021-10-12 | 索尼公司 | 显示装置 |
| US10903251B2 (en) | 2012-06-15 | 2021-01-26 | Sony Corporation | Display device, semiconductor device, and method of manufacturing display device |
| JPWO2013187173A1 (ja) * | 2012-06-15 | 2016-02-04 | ソニー株式会社 | 表示装置、半導体装置および表示装置の製造方法 |
| US10566356B2 (en) | 2012-06-15 | 2020-02-18 | Sony Corporation | Display device, semiconductor device, and method of manufacturing display device |
| WO2013187173A1 (ja) * | 2012-06-15 | 2013-12-19 | ソニー株式会社 | 表示装置、半導体装置および表示装置の製造方法 |
| US9722010B2 (en) | 2012-06-15 | 2017-08-01 | Sony Corporation | Display device having stacked storage capacitors below light emitting element |
| CN108459443A (zh) * | 2012-06-15 | 2018-08-28 | 索尼公司 | 显示装置 |
| US9935135B2 (en) | 2012-06-15 | 2018-04-03 | Sony Corporation | Display device, semiconductor device, and method of manufacturing display device |
| JP2013008063A (ja) * | 2012-09-28 | 2013-01-10 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2014098900A (ja) * | 2012-11-15 | 2014-05-29 | Boe Technology Group Co Ltd | 画素ユニット構造、アレー基板及び表示装置 |
| US9722066B2 (en) | 2014-07-15 | 2017-08-01 | Renesas Electronics Corporation | Semiconductor device |
| US10074740B2 (en) | 2014-07-15 | 2018-09-11 | Renesas Electronics Corporation | Semiconductor device |
| US9293457B2 (en) * | 2014-07-15 | 2016-03-22 | Renesas Electronics Corporation | Semiconductor device |
| CN105280690A (zh) * | 2014-07-15 | 2016-01-27 | 瑞萨电子株式会社 | 半导体器件 |
| JP2018160518A (ja) * | 2017-03-22 | 2018-10-11 | 株式会社Ｊｏｌｅｄ | 半導体装置、表示装置および電子機器 |
| US11598997B2 (en) | 2019-10-21 | 2023-03-07 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US6583828B1 (en) | 2003-06-24 |
| KR100729791B1 (ko) | 2007-06-20 |
| KR20010021271A (ko) | 2001-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4403329B2 (ja) | 液晶表示装置の製造方法 | |
| JP2001066631A (ja) | 液晶表示装置およびその製造方法 | |
| JP3464944B2 (ja) | 薄膜トランジスタ基板、その製造方法および液晶表示装置 | |
| US7755708B2 (en) | Pixel structure for flat panel display | |
| CN102024784B (zh) | 用于mos器件的块状接触塞 | |
| JP2008305843A (ja) | 半導体装置およびその製造方法 | |
| JP2009211009A (ja) | 液晶表示装置 | |
| JP4285533B2 (ja) | 液晶表示装置及びその製造方法 | |
| US8362623B2 (en) | Semiconductor device and method for manufacturing the same | |
| US8093113B2 (en) | Array substrate for LCD and method of fabrication thereof | |
| JP2004045576A (ja) | 液晶表示装置及びその製造方法 | |
| US20050024550A1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| WO2012004925A1 (ja) | 半導体装置及びその製造方法並びに液晶表示装置 | |
| JP2004325627A (ja) | アクティブマトリクス基板および表示装置 | |
| JP4723800B2 (ja) | アレイ基板の製造方法 | |
| US20050218407A1 (en) | Array substrate, liquid crystal display device and method of manufacturing array substrate | |
| JP4441299B2 (ja) | 表示装置の製造方法 | |
| JP3973891B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP4166486B2 (ja) | 薄膜トランジスタ基板 | |
| JP2003270663A (ja) | 液晶表示装置 | |
| US7547588B2 (en) | Thin film transistor array panel | |
| JP2003307725A (ja) | 液晶表示装置およびその製造方法 | |
| JP4442189B2 (ja) | 半導体装置、平面表示装置およびそれらの製造方法 | |
| JP4285120B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| JPH1020332A (ja) | 液晶表示装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041222 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050111 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060307 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090915 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091020 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100112 |