JP4442189B2 - 半導体装置、平面表示装置およびそれらの製造方法 - Google Patents

Description

本発明は、たとえば液晶表示装置（ＬＣＤ）などの平面表示装置のための駆動素子などが組み込まれた半導体装置の構造と、その製造方法に関する。

ＬＣＤは、第１基板と第２基板との間に液晶が封入してある。特に、薄膜トランジスタ（ＴＦＴ）型ＬＣＤでは、いずれか一方の第１基板の内側に、液晶を画素毎に駆動するための半導体装置が組み込まれる。この半導体装置には、画素毎に、ＴＦＴなどのスイッチング素子と、そのスイッチング素子のドレイン領域に接続されるキャパシタと、このキャパシタの一方の電極に接続される画素電極とが形成される。

図２０は、たとえば下記の特許文献１に示されるような従来例に係る液晶表示装置の画素毎の駆動用半導体装置の断面構造を示す。図２０に示すように、画素毎の駆動用半導体装置は、スイッチング素子としてのＴＦＴ１０と、キャパシタ５と画素電極６とを有する。ＴＦＴ１０のドレイン領域１２には、プラグ１４を介してキャパシタ５の下部電極２が接続してあり、その下部電極２は、プラグ８を介して画素電極６が接続してある。キャパシタ５は、下部電極２と上部電極４との間に誘電体層が介在されて構成される。

従来では、図２０に示すように、キャパシタ５の下部電極２からプラグ８が引き出されているため、図２１に示すように、下部電極２の上を上部電極４で完全に覆うことが不可能であり、上部電極４が、キャパシタ誘電体層７の上部でエッジになるように形成されている。このため、キャパシタの上部電極４のエッジと、キャパシタの誘電体層７との間で、絶縁不良等の故障が頻繁に発生するおそれがあった。キャパシタの上部電極４のエッジと、キャパシタの誘電体層７との間で、絶縁不良等の故障が発生すると、ＬＣＤなどの平面表示装置における画素欠陥などが発生するおそれがあった。このような不都合は、下記の特許文献２に記載の構造でも同様であった。

なお、キャパシタの上部電極４のエッジと、キャパシタの誘電体層７との間で、絶縁不良等の故障が頻繁に発生する原因としては、上部電極４のパターニング加工時などに、誘電体層７がエッジ部で削れてしまうおそれがあるからなどである。
特開２００２−３５３２４５号公報 特開２００２−３５３４２４号公報

本発明は、このような実状に鑑みてなされ、その目的は、キャパシタにおける上部電極のエッジ（上部電極が誘電体材料の途中で途切れるような形状）などが原因となり発生する絶縁不良を抑制し、画素欠陥などが生じない半導体装置、液晶表示装置、平面表示装置およびそれらの製造方法を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、本発明に係る半導体装置は、
スイッチング素子と、
前記スイッチング素子の第１活性層に接続される画素電極層と、
前記第１活性層に接続され、前記画素電極層とは異なる層に形成されるキャパシタ用第１電極層と、
前記キャパシタ用第１電極層に対して誘電体層を介して向き合うキャパシタ用第２電極層と、を有する半導体装置であって、
前記第１活性層と前記第１電極層とを接続する第１層間接続部と、前記第１活性層と前記画素電極層とを接続する第２層間接続部とが、前記第１活性層の異なる位置から引き出されており、
前記キャパシタ用第２電極層が前記誘電体層を介して前記キャパシタ用第１電極層を覆っていることを特徴とする。

本発明に係る半導体装置の製造方法は、
スイッチング素子を形成する工程と、
前記第１活性層に接続されるキャパシタ用第１電極層を形成する工程と、
前記キャパシタ用第１電極層に対して誘電体層を介して向き合うキャパシタ用第２電極層を形成する工程と、
前記キャパシタ用第２電極層の上層側に、前記スイッチング素子の第１活性層に接続される画素電極層を形成する工程と、を有する半導体装置の製造方法であって、
前記第１活性層と前記第１電極層とを接続する第１層間接続部と、前記第１活性層と前記画素電極層とを接続する第２層間接続部とを、前記第１活性層の異なる位置から引き出し、
前記キャパシタ用第２電極層を、前記誘電体層を介して前記キャパシタ用第１電極層を覆うように形成することを特徴とする。

本発明に係る半導体装置およびその製法では、第１活性層と第１電極層とを接続する第１層間接続部と、前記第１活性層と前記画素電極層とを接続する第２層間接続部とを、前記第１活性層の異なる位置から引き出してある。そのため、前記キャパシタ用第２電極層を、前記誘電体層を介して前記キャパシタ用第１電極層を覆うように形成することが可能になる。

その結果、従来構造とは異なり、上部電極となるキャパシタ用第２電極層が、誘電体材料の途中で途切れるような形状ではなくなり、誘電体層を通してのショートや、誘電体層を構成する材料の変質等が生じにくい。そのため、本発明の半導体装置を有する平面表示装置では、画素欠陥などの不良が発生しにくい。

好ましくは、前記画素電極層と前記キャパシタ用第２電極層との間の何れかの層に、前記スイッチング素子の第１活性層を覆う第１導電層が形成してある。この第１導電層は、光の遮蔽層となり、活性層を光から有効に保護することができる。なお、従来では、たとえば投影プロジェクタ用液晶表示装置などのように強い光が透過する用途では、半導体装置が組み込まれる第１基板に対向する第２基板に所定パターンの遮光膜を形成するが、本発明では、その遮光膜が不要になる。

好ましくは、前記導電層が、前記第２層間接続部を介して前記第１活性層に接続してある。第２層間接続部を利用することで、不必要な層間接続部の数を削減することができる。

好ましくは、前記第１導電層と絶縁され、前記スイッチング素子の第２活性層を覆う第２導電層が、前記第１導電層と同じ層に形成してある。これらの第１導電層と第２導電層とは、同一の層で、同時に作り込むことが可能である。この第２導電層も、第１導電層と同様に、光遮蔽層となり、活性層を光から有効に保護することができる。

好ましくは、前記第２導電層が、前記第２活性層に対して、第３層間接続部を介して接続してある。また、好ましくは、前記第２導電層が、前記第２活性層にデータを供給するデータ線の一部である。第２導電層も光遮蔽層となり、しかも、データ線の一部で兼用して構成することにより、製造工程の削減と高集積化とを図ることができる。

本発明において、層間接続部としては、特に限定されないが、たとえばプラグなどが用いられる。また、スイッチング素子としては、特に限定されず、薄膜トランジスタ（ＴＦＴ）などが例示される。

好ましくは、前記スイッチング素子が、薄膜トランジスタで構成され、前記薄膜トランジスタのトランジスタ活性層が、非晶質シリコン、ポリシリコン、単結晶シリコン、ゲルマニウム、シリコンとゲルマニウムとの化合物、ガリウムとヒ素との化合物、ガリウムとリンとの化合物、ガリウムとインジウムとリンとの化合物、ガリウムと窒素との化合物、その他の化合物半導体の何れかで形成される。

好ましくは、前記誘電体層が、シリコンと酸素の化合物、シリコンと窒素の化合物、アルミニウムと酸素の化合物、ハフニウムと酸素の化合物、タンタルと酸素の化合物のいずれかである。

好ましくは、前記キャパシタ用第１電極層および／またはキャパシタ用第２電極層が、ポリシリコン、Ａｌ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｍｇ、Ｐｔ、Ａｕ、その他の金属、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ、その他のＳｉと金属との合金のいずれかである。

好ましくは、前記画素電極層が透明電極層である。透明電極層としては、たとえばＩＴＯ膜などが例示される。

本発明に係る平面表示装置は、上記のいずれかの半導体装置が形成してある第１基板を有する。本発明は、液晶表示装置以外に、たとえば有機ＥＬ表示装置などの平面表示装置にも適用することができる。

本発明に係る液晶表示装置は、上記のいずれかの半導体装置が形成してある第１基板と、前記第１基板に対向して配置される第２基板と、第１基板と第２基板との間に封入してある液晶層とを有する。

本発明に係る液晶表示装置の製造方法は、
上記のいずれかの方法を用いて第１基板の上に半導体装置を形成する工程と、
前記第１基板に対向するように第２基板を配置する工程と、
前記第１基板と第２基板との間に液晶を封入する工程とを有する。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る液晶表示装置の１画素に対応する部分の要部断面図、
図２は液晶表示装置の等価駆動回路図、
図３は図１の要部拡大断面図、
図４は図３の概略図、
図５（Ａ）〜（Ｉ）は図３に示す半導体装置の製造過程を示す断面図、
図６（Ａ）〜（Ｆ）は図５の続きの工程を示す断面図、
図７（Ａ）〜（Ｅ）は図６の続きの工程を示す断面図、
図８（Ａ）〜（Ｅ）は図７の続きの工程を示す断面図、
図９（Ａ）〜（Ｄ）は図８の続きの工程を示す断面図、
図１０（Ａ）〜（Ｃ）は図９の続きの工程を示す断面図、
図１１は本発明の参考例に係る液晶表示装置の１画素に対応する部分の要部断面図、
図１２は図１１の要部拡大断面図、
図１３は図１２の概略図、
図１４（Ａ）〜（Ｅ）は図１２に示す半導体装置の製造過程を示す断面図、
図１５（Ａ）〜（Ｄ）は図１４の続きの工程を示す断面図、
図１６（Ａ）〜（Ｃ）は図１５の続きの工程を示す断面図、
図１７（Ａ）〜（Ｄ）は図１６の続きの工程を示す断面図、
図１８（Ａ）〜（Ｃ）は図１７の続きの工程を示す断面図、
図１９（Ａ）〜（Ｃ）は図１８の続きの工程を示す断面図、
図２０は従来例に係る半導体装置の概略図、
図２１は図２０の要部詳細を示す断面図である。

第１実施形態
図１に示すように、本発明の一実施形態に係る平面表示装置としての液晶表示装置（ＬＣＤ）２０は、透明な第１基板２２と、その第１基板２２に対して対向して配置される同じく透明な第２基板２４と、その間に封入してある液晶層２６とを有する。

第１基板２２の内側表面には、スイッチング素子としてのＴＦＴ３０、画素電極層３４およびキャパシタ３２などが画素毎に形成してある半導体装置が一体に形成してあり、ＴＦＴ基板２２Ａを構成している。画素電極層３４の内側（液晶側）表面には配向膜８０が形成してある。また、第１基板２２に対向して配置される第２基板２４の内側（液晶側）表面には、透明な対向電極２５がほぼ全面に形成してあり、その内側表面に配向膜８２が形成してあり、対向基板２４Ａを構成している。

図２に示すように、本実施形態のＬＣＤ２０の駆動回路は、画素毎に、ＴＦＴ３０と、キャパシタ３２と、画素電極層３４とを有し、これらが、図１に示す第１基板２２の内側表面の二次元平面に行列状に配置してある。ＴＦＴ３０のゲート電極には、走査線Ｇ１〜Ｇｍが接続してある。走査線は、図２において、水平方向に延びており、相互に平行に配置してある。

また、各ＴＦＴ３０のソース領域には、信号線Ｓ１〜Ｓｎが接続してあり、各ＴＦＴ３０のドレイン領域には、キャパシタ３２と画素電極層３４とが並列に接続してある。信号線Ｓ１〜Ｓｎは、走査線Ｇ１〜Ｇｍに対して、略直交するように配置される。

図３および図４に示すように、第１基板２２の上（内側表面）には、下側遮光膜あるいは走査線Ｇ１〜Ｇｍとなる所定パターンの導電層２１がＴＦＴ３０よりも少し大きなパターンで形成してある。第１基板２２は、透明で絶縁性であるものが望ましく、例えば、ガラス、サファイア、プラスチックなどで構成してある。材料の耐熱性は、ＴＦＴ工程中のプロセス最高温度に耐えられるものが望ましい。本実施形態では、８インチの透明石英基板を用いることができる。なお、ＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）のような反射型ＬＣＤを製造する場合には、例えば、第１基板２２として、透明ではないシリコン基板を用いても良い。

導電層２１は、第１層目の導電層であり、ＴＦＴの下側遮光板に相当するもので、光を遮光して、かつＴＦＴ工程中のプロセス最高温度に耐えられるものが望ましい。具体的には、導電層２１は、Ａｌ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｍｇ、Ｐｔ、Ａｕ等の重金属や、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等のＳｉと金属との合金で構成してある。なお、この導電層２１は、ポリシリコンやアモルファスシリコンでもよい。

成膜方法は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、スパッタリング法など、一般的な半導体プロセスで用いられる方法を使用することができる。本実施形態では、ＷＳｉをＣＶＤ法によって成膜することができる。

導電層２１が形成してある基板２２の上には、第１層間絶縁膜７０が形成してある。この第１層間絶縁膜７０は、透明であり、且つ絶縁性のものであれば何でもよく、例えば、ＳｉＯ_２、Ａｌ_２Ｏ_３等の誘電体で構成することができる。本実施形態では、第１層間絶縁膜７０として、ＳｉＯ_２を用いる。

第１層間絶縁膜７０の上には、ＴＦＴ３０が形成される。ＴＦＴ３０は、ゲート電極３６と、ゲート絶縁膜３８と、チャネル領域４０と、ソース領域４２と、ドレイン領域４４とを有する。チャネル領域４０とソース領域４２との間、チャネル領域４０とドレイン領域４４との間には、ＬＤＤ領域が形成される。ゲート電極３６は、プラグ４６を介して導電層２１に接続してある。

ＴＦＴ３０のチャネル層３０、ソース領域４２、ドレイン領域４４およびＬＤＤ領域は、ＴＦＴの活性層に相当するもので、ＴＦＴを作成できる材料ならばなんでもよい。例えば、この活性層は、アモルファスシリコン、ポリシリコン、単結晶シリコンなどで構成され、また、シリコンの他に、ゲルマニウム、あるいは、シリコンとゲルマニウムの化合物、ガリウムと砒素の化合物、ガリウムとリンの化合物、ガリウムとインジウムとリンの化合物、ガリウムと窒素の化合物、等の化合物半導体を用いることができる。本実施形態では、Ｐ型にドーピングしたポリシリコン膜を用いる。

ゲート絶縁膜３８としては、絶縁性の性質をもち、加工する半導体プロセスの最高温度に耐えられるものならば何でもよく、例えば、ＳｉＯ_２、Ａｌ_２Ｏ_３等で構成してある。このゲート絶縁膜３８としては、一般的な化合物半導体でＭＩＳ構造に用いられるＩｎｓｕｌａｔｏｒ材料を用いてもよい。絶縁膜の成膜方法は、熱酸化法や、ＣＶＤ法を用いることができる。本実施形態では、ＳｉＯ_２を熱酸化によって、形成することができる。

ゲート電極３６およびプラグ４６の材質は、導電性で、加工する半導体プロセスの最高温度に耐えられるものならば何でもよく、具体的には、ポリシリコン、Ａｌ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｍｇ、Ｐｔ、Ａｕ等の重金属や、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等のＳｉと金属との合金で構成してある。ポリシリコンを用いる場合は、P型あるいはN型の不純物をドーピングすることが好ましい。本実施形態では、リンをドーピングしたポリシリコンで、ゲート電極３６が構成してある。

ＴＦＴ３０の上には、第２層間絶縁膜７２が成膜してある。第２層間絶縁膜７２は、第１層間絶縁膜７０と同様な材質で構成してあり、同じ材質でも異なった材質でも良い。

第２層間絶縁膜７２の上には、キャパシタ３２が形成してある。キャパシタ３２は、下部電極（キャパシタ用第１電極層）５２と、誘電体層５４と、上部電極（キャパシタ用第２電極層）５６とで構成してある。誘電体層５４は、下部電極５２を覆うように形成してあり、上部電極５６は、誘電体層５４および下部電極５２を覆うように形成してある。

下部電極５２としては、導電性のものならばなんでもよく、具体的には、ポリシリコン、Ａｌ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｍｇ、Ｐｔ、Ａｕ等の重金属や、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等のＳｉと金属との合金などで構成してある。ポリシリコンを用いる場合は、ドーピングすることが好ましい。本実施形態では、リンをドーピングしたポリシリコンを用いる。

誘電体層５４としては、一般的なキャパシタに用いられるものを使用することができ、例えば、ＳｉとＯの化合物や、ＳｉとＮの化合物、ＡｌとＯの化合物、ＨｆとＯの化合物、ＴａとＯの化合物、等である。本実施形態では、ＳｉとＯの化合物で誘電体層５４が構成してある。

上部電極５４としては、導電性のものならばなんでもよく、具体的には、ポリシリコン、Ａｌ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｍｇ、Ｐｔ、Ａｕ等の重金属や、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等のＳｉと金属との合金などで構成してある。ポリシリコンを用いる場合は、ドーピングすることが好ましい。本実施形態では、リンをドーピングしたポリシリコンで上部電極５４を構成してある。

下部電極５４は、プラグ４８（第１層間接続部）を介してドレイン領域（第１活性領域）４４に接続してある。プラグ４８は、その他のプラグ５０，６６と同時に形成される。これらのプラグを構成する材料としては、導電性の材料ならばなんでもよく、たとえば、タングステンや、チタン、Ａｌ等の金属や、高濃度にドープしたポリシリコン等が用いられる。本実施形態では、タングステンが用いられる。

本実施形態では、ＴＦＴ３０のドレイン領域４４から二つの層間接続部であるプラグ４８，５０が接続してあり、一方のプラグ４８は、キャパシタ３２の下部電極５２に接続してあり、他方のプラグ５０は、プラグ６２、６４を介して画素電極層３４に接続してある。そのため、本実施形態では、キャパシタ３２における下部電極５２の全体を、上部電極５６により覆う形状が可能になる。

キャパシタ３２の上には、第３層間絶縁膜７４が形成してある。第３層間絶縁膜７４は、第１層間絶縁膜７０と同様な材質で構成してあり、同じでも異なる材質でも良い。

第３層間絶縁層７４の上には、導電層（第１導電層）６０とデータ線（第２導電層）Ｓ１〜Ｓｎが形成してある。導電層（第１導電層）６０とデータ線（第２導電層）Ｓ１〜Ｓｎは、同じ導電層から同時に形成されるが、パターン加工により絶縁して形成される。導電層６０は、プラグ６２およびプラグ５０を介してドレイン領域４４に接続してある。データ線Ｓ１〜Ｓｎは、プラグ６８およびプラグ６６を介してソース領域４２に接続してある。

導電層（第１導電層）６０とデータ線（第２導電層）Ｓ１〜Ｓｎは、第６層であり、配線の役目を果たす。これらの材料は、導電性のものならばなんでもよく、具体的には、ポリシリコン、Ａｌ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｍｇ、Ｐｔ、Ａｕ等の重金属や、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等のＳｉと金属との合金などで構成してある。ポリシリコンを用いる場合は、ドーピングを行うことが好ましい。本実施形態では、導電層（第１導電層）６０とデータ線（第２導電層）Ｓ１〜Ｓｎは、Ａｌで構成してある。

導電層（第１導電層）６０は、ＴＦＴ３０のドレイン領域４４およびチャネル領域４０を含むパターンを覆うパターンで形成してある。データ線（第２導電層）Ｓ１〜Ｓｎは、ソース領域４２を含むパターンを覆うパターンで形成してある。これらの導電層６０およびデータ線Ｓ１〜Ｓｎは、全体として、ＴＦＴ３０の活性層の全体を覆うパターンで形成してあり、上側遮光膜を構成している。

これらの導電層６０およびデータ線Ｓ１〜Ｓｎの上には、第４層間絶縁膜７６が形成してある。第４層間絶縁膜７６は、第１層間絶縁膜７０と同様な材質で構成してあり、同じでも異なる材質でも良い。

この第４層間絶縁膜４６の上には、画素電極層３４が形成してある。画素電極層３４は、プラグ６４、６２および４８を介して、ドレイン領域４４に接続してある。画素電極層３４は、透明電極の役目を果たす。透明電極の材料は、透明で導電性の材料ならばなんでもよく、例えば、インジウムとチタンと酸素の化合物（ＩＴＯ）、スズと酸素の化合物、亜鉛と酸素の化合物等を使用することができる。本実施形態では、ＩＴＯをスパッタによって成膜することができる。画素電極層３４の上には、図１に示すように、配向膜８０が形成される。

プラグ６４は、画素電極層３４と同一材質で同時に形成しても良いが、別工程により、プラグ６２，６８，４８，５０，６６と同様な材質で構成しても良い。

次に、図３および図４に示すＴＦＴ基板２２Ａの製造方法について説明する。
図５（Ａ）に示すように、第１基板２２として、透明基板を用意する。本実施形態では、たとえば８インチの透明石英基板を用いる。

次に、この第１基板２２の上に、第１層２１ａを成膜する。この第１層２１ａは、導電層であり、たとえばＷＳｉをＣＶＤ法によって成膜することができる。この第１層２１ａを、次に、下側遮光膜のパターンになるようにエッチングし、図５（Ｃ）に示すように、導電層２１を形成する。この導電層２１は、プラグ４６を通してゲート電極３６に接続してあり、走査線Ｇ１〜Ｇｍの一部を構成する。

エッチングの方法は、ドライエッチングやウェットエッチング等の一般的な半導体プロセスを用いて、使用できる。本実施形態では、ドライエッチングで加工しすることができる。

次に、図５（Ｄ）に示すように、第１層間絶縁膜７０を成膜する。本実施形態では、ＳｉＯ_２膜を成膜して、第１層間絶縁膜７０を成膜する。

次に、図５（Ｅ）に示すように、トランジスタの活性層となる第２層３０ａを成膜する。この第２層３０ａは、たとえばＰ型にドーピングしたポリシリコン膜である。

次に、図５（Ｆ）に示すように、第２層３０ａを、エッチングにより所定パターンに加工し、トランジスタの活性層となる層を形成する。次に、この第２層３０ａの上に、図５（Ｇ）に示すように、ゲート絶縁膜３８を成膜する。本実施形態では、ＳｉＯ_２を熱酸化によって形成する。

次に、図５（Ｈ）に示すように、第２層間絶縁膜７０の所定位置にコンタクトホール７０ａをエッチングにより形成し、導電層２１の一部を露出させる。次に、図５（Ｉ）に示すように、第３層３６ａを成膜する。第３層３６ａは、ゲート電極３６およびプラグ４６となる層である。本実施形態では、ポリシリコン膜を成膜し、リンをドーピングして、導電層となる第３層３６ａを形成してある。

次に、図６（Ａ）に示すように、第３層３６ａをエッチングし、ゲート電極３６とプラグ４６とを形成する。

次に、図６（Ｂ）に示すように、ＴＦＴの活性層である第２層３０ａにＬＤＤのためのイオン注入を行う。本実施例では、リンを、比較的に低濃度でイオン注入する。次に、図６（Ｃ）に示すように、ＬＤＤ層４１の部分をレジストマスク３７で覆い、ソースおよびドレイン用のイオン注入を行う。本実施例では、高濃度砒素を注入する。イオン注入後に、レジストマスク３７を除去する。

次に、図６（Ｄ）に示すように、第２層間絶縁膜７２となるＳｉＯ_２膜を成膜する。その後に、図６（Ｅ）に示すように、熱アニールを行う。熱アニールは、ＴＦＴの活性層を活性化させるためのものであり、熱拡散炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）等の装置を用いることができる。通常の半導体プロセスでは、この工程が、最高温度である。本実施形態では、熱拡散炉を用いて、熱拡散を行い、活性層であるチャネル層４０、ＬＤＤ層４１、ソース領域４２およびドレイン領域４４を形成する。

次に、図６（Ｆ）に示すように、第２層間絶縁膜７２の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）で研磨し、表面の平坦化を行う。

次に、図７（Ａ）に示すように、第２層間絶縁膜７２にコンタクトホール７２ａ〜７２ｃを形成する。コンタクトホール７２ａおよび７２ｂは、ドレイン領域４４に接続するためのホールであり、ドレイン領域４４の異なる位置に形成してある。コンタクトホール７２ｃは、ソース領域４２に接続するためのホールである。なお、図示しないが、第２層間絶縁膜７２には、その他のコンタクトホールを形成しても良い。

次に、図７（Ｂ）に示すように、コンタクトホール７２ａ，７２ｂ，７２ｃに入り込むように、プラグ用導電層５０ａを成膜する。プラグ用導電層５０ａは、図７（Ｃ）に示すように、ＣＭＰによる表面の平坦化後には、プラグ４８，５０，６６となる膜であり、本実施形態では、タングステン膜で構成される。

次に、図７（Ｄ）に示すように、第２層間絶縁膜７２の表面に、プラグ４８，５０，６６と接続する第４層５２ａを成膜する。第４層５２ａは、キャパシタの下部電極となる部分であり、本実施形態では、リンをドーピングしたポリシリコンで構成してある。

第４層５２ａは、同図（Ｅ）に示すように、キャパシタの下部電極層５２のパターン形状にエッチングされる。下部電極層５２は、プラグ４８に接続される。下部電極層５２の形成と同時に、その他のプラグ５０，６６の上部には、接続パッド部５１，５３が形成される。

次に、図８（Ａ）に示すように、キャパシタ用の誘電体膜５４ａを成膜する。本実施形態では、ＳｉとＯの化合物膜を成膜する。その後、同図（Ｂ）に示すように、キャパシタ用誘電体膜をパターン形状にエッチングし、下部電極層５２を覆うように誘電体膜５４を形成する。

次に、同図（Ｃ）に示すように、第５層５６ａを成膜する。第５層５６ａは、キャパシタの上部電極となる部分であり、本実施形態では、リンをドーピングしたポリシリコン膜で構成してある。

その後、同図（Ｄ）に示すように、第５層５６ａをキャパシタの上部電極のパターン形状にエッチングし、下部電極層５２および誘電体層５４の全体を覆うように、上部電極層５６を形成する。従来の上部電極層では、誘電体層の途中でエッジが形成されていたので、このエッチング工程によって、誘電体層の表面が一部エッチングされるという弊害があった。本発明により、このような弊害がなくなり、特性の優れたキャパシタを作成できるようになった。

なお、上部電極層５６の形成と同時に、パッド部５５，５７を、パッド部５１，５３の上に各々形成する。次に、同図８（Ｅ）に示すように、第３層間絶縁膜７４をキャパシタ３２の上に成膜する。本実施形態では、ＳｉＯ_２膜を成膜する。

その後、図９（Ａ）に示すように、第３層間絶縁膜７４を所定パターンでエッチング加工し、コンタクトホール７４ａ，７４ｂを形成する。コンタクトホール７４ａは、パッド部５５に接続するためのホールであり、コンタクトホール７４ｂは、パッド部５７に接続するためのホールである。なお、図示しないが、希望するパターンによって、第１層と第６層、もしくは第２層と第６層、もしくは第３層と第６層、もしくは第４層と第６層を電気的に接続するためのコンタクトホールを形成してもよい。

次に、同図（Ｂ）に示すように、第６層６０ａを成膜する。本実施例では、Ａｌ膜を成膜する。第６層６０ａは、コンタクトホール７４ａおよび７４ｂに入り込むように形成され、ホールの部分は、それぞれプラグ６２および６８となる。

次に、同図（Ｃ）に示すように、第６層６０ａを配線のパターン形状にエッチングし、導電層６０およびデータ線Ｓ１〜Ｓｎを形成する。これらの導電層６０およびデータ線Ｓ１〜Ｓｎの配線パターンは、ＴＦＴ３０の上部遮光膜の役割を果たすことができる。

次に、同図（Ｄ）に示すように、第４層間絶縁膜７６を導電層６０の上に成膜する。本実施形態では、ＳｉＯ_２膜を成膜する。

その後、図１０（Ａ）に示すように、第４層間絶縁膜７６をエッチングし、コンタクトホール７６ａを形成する。このコンタクトホール７６ａは、導電層６０と接続するためのものであり、好ましくはプラグ６２の上に形成される。なお、図示しないが、希望するパターンによって、第１層と第７層、もしくは第２層と第７層、もしくは第３層と第７層、もしくは第４層と第７層、もしくは第５層と第７層を電気的に接続するためのコンタクトホールを形成してもよい。

次に、同図（Ｂ）に示すように、第７層３４ａを成膜する。本実施形態では、第７層３４ａは、ＩＴＯをスパッタによって成膜することができる。同時に、第７層３４ａは、コンタクトホール７６ａにも入り込みプラグ６４を形成する。次に、第７層３４ａをパターン形状にエッチングして、画素電極層３４を形成する。

その後、同図（Ｃ）に示すように、画素電極層３４の上に、配向膜８０を形成する。配向膜８０は、ＬＣＤで一般的に使用される材料を用いることが出来る。例えば、ポリイミド（ＰＩ）、ＳｉＯ_２、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）等を、配向膜８０として用いることができる。本実施形態では、ＰＩを使用することができる。

その後、図１に示すように、ＴＦＴ基板２２Ａに、対向電極層２５および配向膜８２付きのガラス基板から成る対向基板２４Ａを、向かい合うように配置させて、その隙間に液晶材料を注入し、液晶層２６を形成する。以上により、ＬＣＤ２０を作製することができる。

本実施形態に係る半導体装置およびその製法では、ドレイン領域（第１活性層）４４とキャパシタ３２の下部電極５２とを接続するプラグ（第１層間接続部）４８と、ドレイン領域４４と画素電極層３４とを接続する（第２層間接続部）５０，６２，６４とを、ドレイン領域４４の異なる位置から引き出してある。そのため、キャパシタ用第２電極層５６を、誘電体層５４を介してキャパシタ用第１電極層５２を覆うように形成することが可能になる。

その結果、従来構造とは異なり、上部電極５６となるキャパシタ用第２電極層が、誘電体材料の途中で途切れるような形状ではなくなり、誘電体層５４を通してのショートや、誘電体層５４を構成する材料の変質等が生じにくい。そのため、本実施形態の半導体装置を有する平面表示装置では、画素欠陥などの不良や故障などが発生しにくい。

なお、従来では、たとえば投影プロジェクタ用液晶表示装置などのように強い光が透過する用途では、半導体装置が組み込まれる第１基板２２に対向する第２基板２４に所定パターンの遮光膜を形成するが、本実施形態では、その遮光膜が不要になる。導電膜６０およびデータ線Ｓ１〜Ｓｍが上部遮光膜となるからである。

また、本実施形態の画素トランジスタの電気特性は、従来構造と比較して、リーク電流が少なくも、ばらつきも小さい。また、キャパシタ用電極と、ＩＴＯから成る画素電極は物理的に離れているので、この間に発生する誤動作電流の影響が少ない。

参考例
次に、参考例について説明する。以下の説明において、第１実施形態と共通する部分については、共通する部材番号（同じ部材番号あるいは１００を加えた部材番号）を付し、その説明を一部省略する。

図１１に示すように、本発明の第２実施形態に係る平面表示装置としての液晶表示装置（ＬＣＤ）１２０は、透明な第１基板２２と、その第１基板２２に対して対向して配置される同じく透明な第２基板２４と、その間に封入してある液晶層２６とを有する。

第１基板２２の内側（液晶側）表面には、スイッチング素子としてのＴＦＴ１３０、画素電極層１３４およびキャパシタ１３２などが画素毎に形成してある半導体装置が一体に形成してあり、ＴＦＴ基板１２２Ａを構成している。画素電極層１３４の内側（液晶側）表面には配向膜８０が形成してある。また、第１基板２２に対向して配置される第２基板２４の内側表面には、透明な対向電極２５がほぼ全面に形成してあり、その内側表面に配向膜８２が形成してあり、対向基板２４Ａを構成している。

図１２および図１３に示すように、各ＴＦＴ１３０のソース領域には、信号線Ｓ１〜Ｓｎが接続してあり、各ＴＦＴ１３０のドレイン領域には、中間導電層１４７を介して、キャパシタ１３２と画素電極層１３４とが接続してある。本実施形態において、第１実施形態と大きく異なるところの１つは、中間導電層１４７を有する点である。

第１基板２２の上（内側表面）には、下側遮光膜あるいは走査線Ｇ１〜Ｇｍとなる所定パターンの導電層２１がＴＦＴ３０よりも少し大きなパターンで形成してある。

導電層２１は、第１層目の導電層であり、ＴＦＴの下側遮光板に相当するもので、光を遮光して、かつＴＦＴ工程中のプロセス最高温度に耐えられるものが望ましい。

導電層２１が形成してある基板２２の上には、第１層間絶縁膜７０が形成してある。

第１層間絶縁膜７０の上には、ＴＦＴ１３０が形成される。ＴＦＴ１３０は、ゲート電極３６と、ゲート絶縁膜３８と、チャネル領域４０と、ソース領域４２と、ドレイン領域４４とを有する。チャネル領域４０とソース領域４２との間、チャネル領域４０とドレイン領域４４との間には、ＬＤＤ領域が形成される。ゲート電極３６は、プラグ４６を介して導電層２１に接続してある。

ＴＦＴ３０の上には、第２層間絶縁膜７２が成膜してある。第２層間絶縁膜７２の上には、中間導電層１４７とデータ線Ｓ１〜Ｓｎが形成してある。中間導電層１４７とデータ線Ｓ１〜Ｓｎは、同一の導電層で構成してある。これらの中間導電層１４７とデータ線Ｓ１〜Ｓｎの上には、第３層間絶縁層１７４が形成してあり、その上に、パッシべーション膜２００が形成してある。パッシべーション膜２００については、後述する。パッシべーション膜２００は、第１実施形態の半導体装置にも形成しても良い。

パッシべーション膜２００の上には、キャパシタ１３２が形成してある。キャパシタ１３２は、下部電極（キャパシタ用第１電極層）１５２と、誘電体層１５４と、上部電極（キャパシタ用第２電極層）１５６とで構成してある。誘電体層１５４は、下部電極１５２を覆うように形成してあり、上部電極１５６は、誘電体層１５４および下部電極１５２を覆うように形成してある。

キャパシタ１３２の上には、第５層間絶縁膜１７６が形成してある。第５層間絶縁層１７６の上には、画素電極層１３４が形成してある。画素電極層１３４は、プラグ１６４および１５０を介して中間導電層に接続してある。画素電極層１３４の上には、図１１に示すように、配向膜８０が形成される。

参考例では、キャパシタ１３２の下部電極１５２は、プラグ１４８（第１層間接続部）と中間導電層１４７とプラグ１４５とを介してドレイン領域（第１活性領域）４４に接続してある。

また、画素電極層１３４は、プラグ１６４とプラグ１５０と中間導電層１４７とプラグ１４５とを介して、ドレイン領域（第１活性領域）４４に接続してある。本実施形態では、中間導電層１４７とドレイン領域４４とを単一のプラグ１４５で接続し、二つのプラグ１４８，１５０により、それぞれ下部電極１５２および画素電極１３４とを接続するため、第１実施形態に比較して、キャパシタ１３２の面積を大きくすることができる。キャパシタ１３２の面積を大きくすることができれば、このキャパシタの電極層を、ＴＦＴ１３０の活性層に対する遮光膜として用いることも可能である。さらに、キャパシタの静電容量も大きくすることができる。

また、参考例では、ドレイン領域４４の面積を小さくできる。また、本実施形態では、キャパシタ１３２における下部電極１５２の全体を、上部電極１５６により覆う形状が可能になる。

次に、図１２および図１３に示すＴＦＴ基板１２２Ａの製造方法について説明する。
図１４（Ａ）に示すように、第１実施形態における図５〜図６までの工程と同様にして、基板２２の上に、層間絶縁膜７０および７２を成膜し、層間絶縁膜７２にコンタクトホールを形成する。その後、第１実施形態と同様にして、プラグ１４５および１６６を形成する。ただし、本実施形態では、ドレイン領域４４に接続するためのプラグ１４５は、第１実施形態よりも少なく、単一であっても良い。

次に、図１４（Ｂ）に示すように、第２層間絶縁膜７２の表面に、プラグ１４５，１６６と接続する第４層１４７ａを成膜する。第４層１４７ａは、配線の役目を果たし、その材料は、導電性のものならばなんでもよく、具体的には、ポリシリコン、Ａｌ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｍｇ、Ｐｔ、Ａｕ等の重金属や、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等のＳｉと金属との合金で構成してある。ポリシリコンを用いる場合は、ドーピングをいれるとよい。本実施形態では、高濃度にドーピングしたポリシリコンを用いる。

次に、第４層１４７ａを配線のパターン形状にエッチングし、図１４（Ｃ）に示すように、中間導電層１４７およびデータ線Ｓ１〜Ｓｎを形成する。その後に、同図（Ｄ）に示すように、第３層間絶縁膜１７４を成膜する。この絶縁膜１７４は、たとえばＳｉＯ_２膜である。

次に、同図（Ｅ）に示すように、絶縁膜１７４の上に、パッシべーション膜２００ａを成膜する。この膜２００ａは、シリコンと窒素の化合物膜である。これは、ポリシリコンに水素パッシベーションを施す役目を果たす。

次に、図１５（Ａ）に示すように、パッシべーション膜２００ａを、エッチングによりパターニングして、ＴＦＴ１３０の上で同じようなパターンとなるパッシべーション膜２００を形成する。その後、窒素と水素の混合雰囲気で、基板を熱アニールする。これにより、ＴＦＴ１３０の活性層におけるポリシリコンの結晶粒と結晶粒の界面、及び、ポリシリコンの結晶粒と酸化膜（ＳｉＯ_２）との界面において、パッシベーションが施される。

その後、同図（Ｃ）に示すように、第４層間絶縁膜１７５を成膜する。この絶縁膜１７５は、たとえばＳｉＯ_２膜である。次に、その絶縁膜１７５の表面をＣＭＰで平坦化する。その後に、同図（Ｄ）に示すように、絶縁膜１７５および１７４を、所定パターンでエッチングし、コンタクトホール１７５ａ，１７５ｂを形成する。

これらは、第４層と第５層を電気的に接続するためのコンタクトホールである。なお、図示しないが、希望するパターンによって、第１層と第５層、もしくは第２層と第５層、もしくは第３層と第５層、を電気的に接続するためのコンタクトホールを形成してもよい。

次に、図１６（Ａ）に示すように、プラグ材料層１５０ａを成膜する。プラグ材料は、導電性の材料ならばなんでもよく、例えば、タングステンや、チタン、Ａｌ等の金属や、高濃度にドープしたポリシリコン等である。本実施形態では、タングステンを用いる。

次に、同図（Ｂ）に示すように、表面のプラグ材料をＣＭＰで除去し、プラグ１４８，１５０を形成する。

その擬、同図（Ｃ）に示すように、第５層１５２ａを成膜する。第５層１５２ａは、キャパシタの下部電極となる部分であり、本実施形態では、第５層１５２ａは、Ｐｔで構成してある。

第５層１５２ａは、図１７（Ａ）に示すように、キャパシタの下部電極層１５２のパターン形状にエッチングされる。下部電極層１５２は、プラグ１４８に接続される。下部電極層１５２の形成と同時に、その他のプラグ１５０の上部には、接続パッド部１５３が形成される。

次に、同図（Ｂ）に示すように、キャパシタ用の誘電体膜１５４ａを成膜する。本実施形態では、ＴａとＯの化合物膜を成膜する。その後、同図（Ｃ）に示すように、キャパシタ用誘電体膜をパターン形状にエッチングし、下部電極層１５２を覆うように誘電体膜１５４を形成する。

次に、同図（Ｄ）に示すように、第６層１５６ａを成膜する。第６層１５６ａは、キャパシタの上部電極となる部分であり、本実施形態では、Ｐｔ膜で構成してある。

その後、図１８（Ａ）に示すように、第６層１５６ａをキャパシタの上部電極のパターン形状にエッチングし、下部電極層１５２および誘電体層１５４の全体を覆うように、上部電極層１５６を形成する。従来の上部電極層では、誘電体層の途中でエッジが形成されていたので、このエッチング工程によって、誘電体層の表面が一部エッチングされるという弊害があった。本発明により、このような弊害がなくなり、特性の優れたキャパシタを作成できるようになった。また、本実施形態では、上部電極層１５６のパターンは、ＴＦＴ上部遮光膜の役目を果たすことができる。

なお、上部電極層１５６の形成と同時に、パッド部１５７を、パッド部１５３の上に各々形成する。次に、同図（Ｂ）に示すように、第５層間絶縁膜１７６をキャパシタ１３２の上に成膜する。本実施形態では、ＳｉＯ_２膜を成膜する。

その後、同図（Ｃ）に示すように、第５層間絶縁膜１７６を所定パターンでエッチング加工し、コンタクトホール１７６ａを形成する。コンタクトホール１７６ａは、パッド部１５７に接続するためのホールである。なお、図示しないが、希望するパターンによって、第１層と第７層、もしくは第２層と第７層、もしくは第３層と第７層、もしくは第４層と第７層、もしくは第５層と第７層とを電気的に接続するためのコンタクトホールを形成してもよい。

次に、図１９（Ａ）に示すように、第７層１３４ａを成膜する。本実施形態では、第７層１３４ａは、ＩＴＯをスパッタによって成膜することができる。同時に、第７層１３４ａは、コンタクトホール１７６ａにも入り込みプラグ１６４を形成する。次に、同図（Ｂ）に示すように、第７層１３４ａをパターン形状にエッチングして、画素電極層１３４を形成する。

その後、同図（Ｃ）に示すように、画素電極層１３４の上に、配向膜８０を形成する。

その後、図１１に示すように、ＴＦＴ基板１２２Ａに、対向電極層２５および配向膜８２付きのガラス基板から成る対向基板２４Ａを、向かい合うように配置させて、その隙間に液晶材料を注入し、液晶層２６を形成する。以上により、ＬＣＤ２０を作製することができる。

参考例に係る半導体装置およびその製法では、スイッチング素子としてのＴＦＴ１３０のドレイン領域に接続される中間導電層１４７を形成してある。そして、中間導電層１４７と下部電極１５２とを接続するプラグ１４８（第１層間接続部）と、中間導電層１４７と画素電極層１３４とを接続するプラグ１５０（第２層間接続部）とを、中間導電層１４７の異なる位置から引き出してある。そのため、キャパシタ用下部電極１５２を、誘電体層１５４を介してキャパシタ用上部電極１５６で覆うように形成することが可能になる。

その結果、従来構造とは異なり、上部電極が、誘電体材料の途中で途切れるような形状ではなくなり、誘電体層を通してのショートや、誘電体層を構成する材料の変質等が生じにくい。そのため、本実施形態の半導体装置を有する平面表示装置では、画素欠陥などの不良が発生しにくい。

また、特に参考例では、中間導電層１４７は、ＴＦＴ１３０の活性層に光が入射することを防ぐ遮光層としても機能させることができる。また、中間導電層１４７とドレイン領域４４とは、単一のプラグ１４５で接続すればよいため、第１実施形態に比較して、ドレイン領域４４の面積を小さく設計することが可能になり、高集積化に寄与する。

また、参考例では、キャパシタ１３２の上部電極１５６を大面積で形成することができる。このため、このキャパシタ１３２の上部電極１５６が、ＴＦＴ１３０の活性層に光が入射することを防ぐ遮光層としても機能する。そのため、別に遮光パターン膜を形成する必要が無くなる。

また、参考例の画素トランジスタの電気特性は、従来構造と比較して、リーク電流が少なくも、ばらつきも小さい。また、キャパシタ用電極と、ＩＴＯから成る画素電極は物理的に離れているので、この間に発生する誤動作電流の影響が少ない。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば、本発明の半導体装置および基板は、ＬＣＯＳのような反射型ＬＣＤにも使用できる。

図１は本発明の一実施形態に係る液晶表示装置の１画素に対応する部分の要部断面図である。 図２は液晶表示装置の等価駆動回路図である。 図３は図１の要部拡大断面図である。 図４は図３の概略図である。 図５（Ａ）〜（Ｉ）は図３に示す半導体装置の製造過程を示す断面図である。 図６（Ａ）〜（Ｆ）は図５の続きの工程を示す断面図である。 図７（Ａ）〜（Ｅ）は図６の続きの工程を示す断面図である。 図８（Ａ）〜（Ｅ）は図７の続きの工程を示す断面図である。 図９（Ａ）〜（Ｄ）は図８の続きの工程を示す断面図である。 図１０（Ａ）〜（Ｃ）は図９の続きの工程を示す断面図である。 図１１は本発明の参考例に係る液晶表示装置の１画素に対応する部分の要部断面図である。 図１２は図１１の要部拡大断面図である。 図１３は図１２の概略図である。 図１４（Ａ）〜（Ｅ）は図１２に示す半導体装置の製造過程を示す断面図である。 図１５（Ａ）〜（Ｄ）は図１４の続きの工程を示す断面図である。 図１６（Ａ）〜（Ｃ）は図１５の続きの工程を示す断面図である。 図１７（Ａ）〜（Ｄ）は図１６の続きの工程を示す断面図である。 図１８（Ａ）〜（Ｃ）は図１７の続きの工程を示す断面図である。 図１９（Ａ）〜（Ｃ）は図１８の続きの工程を示す断面図である。 図２０は従来例に係る半導体装置の概略図である。 図２１は図２０の要部詳細を示す断面図である。

符号の説明

２０，１２０… 液晶表示装置
２２… 第１基板
２４… 第２基板
２６… 液晶層
３０，１３０… ＴＦＴ
３２，１３２… キャパシタ
３４，１３４… 画素電極層
４０… チャネル領域
４２… ソース領域（第２活性層）
４４… ドレイン領域（第１活性層）
４８，１４８… プラグ（第１層間接続部）
５０，１５０… プラグ（第２層間接続部）
５２… 下部電極（キャパシタ用第１電極層）
５４… 誘電体層
５６… 上部電極（キャパシタ用第２電極層）
１４７… 中間導電層
２００… パッシべーション膜

Claims (20)

1. スイッチング素子と、
   前記スイッチング素子の第１活性層に接続される画素電極層と、
   前記第１活性層に接続され、前記画素電極層とは異なる層に形成されるキャパシタ用第１電極層と、
   前記キャパシタ用第１電極層に対して誘電体層を介して向き合うキャパシタ用第２電極層と、を有する半導体装置であって、
   前記第１活性層と前記第１電極層とを接続する第１層間接続部と、前記第１活性層と前記画素電極層とを接続する第２層間接続部とが、前記第１活性層の異なる位置から引き出されており、
   前記キャパシタ用第２電極層が前記誘電体層を介して前記キャパシタ用第１電極層を覆っていることを特徴とする半導体装置。
2. 前記画素電極層と前記キャパシタ用第２電極層との間の何れかの層に、前記スイッチング素子の第１活性層を覆う第１導電層が形成してある請求項１に記載の半導体装置。
3. 前記第１導電層が、前記第２層間接続部を介して前記第１活性層に接続してある請求項２に記載の半導体装置。
4. 前記第１導電層と絶縁され、前記スイッチング素子の第２活性層を覆う第２導電層が、前記第１導電層と同じ層に形成してある請求項２または３に記載の半導体装置。
5. 前記第２導電層が、前記第２活性層に対して、第３層間接続部を介して接続してある請求項４に記載の半導体装置。
6. 前記第２導電層が、前記第２活性層にデータを供給するデータ線の一部である請求項５に記載の半導体装置。
7. 前記スイッチング素子と前記キャパシタ用第１電極層との間には、前記スイッチング素子に対して水素パッシべーションを行うためのパッシべーション膜を形成する請求項１〜６のいずれかに記載の半導体装置。
8. 前記スイッチング素子が、薄膜トランジスタで構成され、前記薄膜トランジスタのトランジスタ活性層が、非晶質シリコン、ポリシリコン、単結晶シリコン、ゲルマニウム、シリコンとゲルマニウムとの化合物、ガリウムとヒ素との化合物、ガリウムとリンとの化合物、ガリウムとインジウムとリンとの化合物、ガリウムと窒素との化合物、その他の化合物半導体の何れかで形成される請求項１〜７のいずれかに記載の半導体装置。
9. 前記誘電体層が、シリコンと酸素の化合物、シリコンと窒素の化合物、アルミニウムと酸素の化合物、ハフニウムと酸素の化合物、タンタルと酸素の化合物のいずれかである請求項１〜８のいずれかに記載の半導体装置。
10. 前記キャパシタ用第１電極層および／またはキャパシタ用第２電極層が、ポリシリコン、Ａｌ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｍｇ、Ｐｔ、Ａｕ、その他の金属、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ、その他のＳｉと金属との合金のいずれかである請求項１〜９のいずれかに記載の半導体装置。
11. 前記画素電極層が透明電極層である請求項１〜１０のいずれかに記載の半導体装置。
12. 請求項１〜１１のいずれかの半導体装置が形成してある第１基板を有する平面表示装置。
13. 請求項１〜１１のいずれかの半導体装置が形成してある第１基板と、前記第１基板に対向して配置される第２基板と、第１基板と第２基板との間に封入してある液晶層とを有する液晶表示装置。
14. スイッチング素子を形成する工程と、
    前記第１活性層に接続されるキャパシタ用第１電極層を形成する工程と、
    前記キャパシタ用第１電極層に対して誘電体層を介して向き合うキャパシタ用第２電極層を形成する工程と、
    前記キャパシタ用第２電極層の上層側に、前記スイッチング素子の第１活性層に接続される画素電極層を形成する工程と、を有する半導体装置の製造方法であって、
    前記第１活性層と前記第１電極層とを接続する第１層間接続部と、前記第１活性層と前記画素電極層とを接続する第２層間接続部とを、前記第１活性層の異なる位置から引き出し、
    前記キャパシタ用第２電極層を、前記誘電体層を介して前記キャパシタ用第１電極層を覆うように形成することを特徴とする半導体装置の製造方法。
15. 前記画素電極層と前記キャパシタ用第２電極層との間の何れかの層に、前記スイッチング素子の第１活性層を覆う第１導電層を形成する請求項１４に記載の半導体装置の製造方法。
16. 前記導電層を、前記第２層間接続部を介して前記第１活性層に接続する請求項１５に記載の半導体装置の製造方法。
17. 前記第１導電層と絶縁するように、前記スイッチング素子の第２活性層を覆う第２導電層を、前記第１導電層と同じ層に形成する請求項１５または１６に記載の半導体装置の製造方法。
18. 前記第２導電層を、前記第２活性層に対して、第３層間接続部を介して接続する請求項１７に記載の半導体装置の製造方法。
19. 前記スイッチング素子と前記キャパシタ用第１電極層との間に、前記スイッチング素子に対して水素パッシべーションを行うためのパッシべーション膜を形成する請求項１４〜１８のいずれかに記載の半導体装置の製造方法。
20. 請求項１４〜１９のいずれかの方法を用いて第１基板の上に半導体装置を形成する工程と、
    前記第１基板に対向するように第２基板を配置する工程と、
    前記第１基板と第２基板との間に液晶を封入する工程とを有する液晶表示装置の製造方法。

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