JP5212361B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【図面の簡単な説明】
【図1A】 図1A〜図1Mは、本発明の第1実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図1D】(図1Aで説明)
【図1G】(図1Aで説明)
【図1J】(図1Aで説明)
【図1L】(図1Aで説明)
【図2A】 図2A〜図2Kは、本発明の第1実施形態に係る半導体装置及びその形成工程を示す平面図である。
【図2D】(図2Aで説明)
【図2G】(図2Aで説明)
【図2J】(図2Aで説明)
【図3A】 図3A〜図3Dは、本発明の第2実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図3C】(図3Aで説明)
【図4A】 図4A〜図4Cは、本発明の第2実施形態に係る半導体装置及びその形成工程を示す平面図である。
【図4C】(図4Aで説明)
【図5A】 図5A〜図5Jは、本発明の第3実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図5D】(図5Aで説明)
【図5F】(図5Aで説明)
【図5H】(図5Aで説明)
【図5J】(図5Aで説明)
【図6】 図6は、本発明の実施形態に係る第3〜第5半導体装置を示す平面図である。
【図7】 図7は、本発明の第3実施形態に係る半導体装置内の容量素子を構成する誘電体膜のパターニング後にウェット処理を行った状態を示す断面平面図である。
【図8A】 図8Aは、本発明の第3実施形態に係る半導体装置を構成する容量素子とリファレンスの容量素子の電荷容量を示し、図8Bは、発明の第3実施形態に係る半導体装置を構成する容量素子とリファレンスの容量素子のリーク電流特性を示している。
【図9A】 図9A〜図9Gは、本発明の第4実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図9D】(図9Aで説明)
【図9F】(図9Aで説明)
【図10A】 図10A〜図10Cは、本発明の第4実施形態に係る半導体装置及びその形成工程の別の例を示す断面図である。
【図11A】 図11A〜図11Hは、本発明の第5実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図11D】(図11Aで説明)
【図11G】(図11Aで説明)
【図12】 図12は、本発明の第6実施形態に係る半導体装置を示す平面図である。
【図13A】 図13A〜図13Jは、本発明の第6実施形態に係る半導体装置及びその形成工程において図12のI−I線から見た断面図である。
【図13C】(図13Aで説明)
【図13E】(図13Aで説明)
【図13G】(図13Aで説明)
【図14A】 図14A〜図14Iは、本発明の第6実施形態に係る半導体装置及びその形成工程において図12のII−II線から見た断面図である。
【図14C】(図14Aで説明)
【図14E】(図14Aで説明)
【図14F】(図14Aで説明)
【図14H】(図14Aで説明)
【図15】 図15は、リファレンスに係る半導体装置を示す断面図である。
【図16】 図16は、第1の従来技術に係る半導体装置を示す断面図である。
【図17】 図17A、図17Bは、それぞれ第2、第3の従来技術に係る半導体装置を示す断面図である。
図1A〜図1Mは、本発明の第1実施形態を示す半導体装置の形成工程を示す断面図、図2A〜図2Kは、本発明の第1実施形態を示す半導体装置の形成工程を示す平面図である。なお、図1Aは、図2AのV−V線断面図である。
図3A〜図3Dは、本発明の第2実施形態を示す半導体装置の形成工程を示す断面図、図4A、図4Cは、本発明の第2実施形態を示す半導体装置の形成工程を示す平面図である。なお、図3A〜図3D、図4A〜図4Cにおいて、図1A〜図1M、図2A〜図2Kと同一符号は同一要素を示している。
図5A〜図5Jは、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図である。また、図6は、本発明の第3実施形態に係る半導体装置におけるMIM容量素子とその周辺の配線の配置を示す平面図である。
図9A〜図9Gは、本発明の第4実施形態に係る半導体装置の形成工程を示す断面図である。なお、図9A〜図9Gにおいて、図5A〜図5Jと同一の符号は同一要素を示している。
図11A〜図11Hは、本発明の第5実施形態に係る半導体装置の形成工程を示す断面図である。なお、図11A〜図11Hにおいて、図5A〜図5Jと同一の符号は同一要素を示している。
図12は、本発明の第6実施形態に係る半導体装置を示す平面図である。また、図13A〜図13Jは、本発明の第6実施形態に係る半導体装置の図12のI−I線から見た形成工程を示す断面図、図14A〜図14Iは、本発明の第6実施形態に係る半導体装置の形成工程の図12のII−II線から見た断面図である。なお、図12、図13A〜U13J、図14A〜図14Iにおいて、図5A〜図5Jと同一の符号は同一要素を示している。
以下に半導体装置の構造を形成工程とともに説明する。
Claims (12)
- 半導体基板と、
半導体基板の上方に形成される絶縁膜と、
前記絶縁膜内に形成される第1の導電性プラグと、
前記絶縁膜内に形成される第2の導電性プラグと、
前記第1の導電性プラグの一方の端に接続され且つ前記絶縁膜上に形成され第1のバリア金属膜からなる容量下部電極と、前記容量下部電極の上面及び側面の上に形成される誘電体膜と、前記誘電体膜の上に形成され且つ前記容量下部電極よりも広く形成された第2のバリア金属膜からなる容量上部電極とを有する容量素子と、
前記第2の導電性プラグの一方の端に接続され、前記絶縁膜上に形成される配線と
を含み、
前記配線は、前記第1のバリア金属膜からなる第1の層と、前記第1の層上に積層される前記第2のバリア金属膜からなる第2の層とを含むものである
ことを特徴とする半導体装置。 - 半導体基板と、
半導体基板の上方に形成される絶縁膜と、
前記絶縁膜内に形成される第1の導電性プラグと、
前記絶縁膜内に形成される第2の導電性プラグと、
前記第1の導電性プラグの一方の端に接続され且つ前記絶縁膜上に形成された第1の金属膜を含む容量下部電極と、前記容量下部電極の上面及び側面の上に形成される誘電体膜と、前記誘電体膜の上に形成されたバリア金属膜、及び、前記バリア金属膜の上に形成された第2の金属膜を含む容量上部電極とを有する容量素子と、
前記第2の導電性プラグの一方の端に接続され且つ前記絶縁膜上に形成された前記第1の金属膜からなる第1の層と、前記第1の層上に積層される前記バリア金属膜からなる第2の層、及び、前記第2の金属膜からなる第3の層を含む配線と
を有することを特徴とする半導体装置。 - 前記容量上部電極の外周縁は、前記誘電体膜の外周縁の外側に広がっていることを特徴とする、請求項1又は請求項2に記載の半導体装置。
- 前記誘電体膜の上面上に形成され、且つ上面及び側面が前記容量上部電極の下面に接合される導電性保護膜を含むことを特徴とする、請求項1乃至請求項3のいずれか1項に記載の半導体装置。
- 前記第2のバリア金属膜は前記絶縁膜の表面上に形成される密着膜を含むことを特徴とする、請求項1、請求項3又は請求項4のいずれか1項に記載の半導体装置。
- 前記容量素子の側方において前記絶縁膜内に形成されたフューズと、前記容量下部電極を形成する材料と同じ導電膜から形成され且つ前記フューズの少なくとも一部を覆う保護パターンとを有することを特徴とする、請求項1乃至請求項5のいずれか1項に記載の半導体装置。
- 半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜内に第1の導電性プラグを形成する工程と、
前記絶縁膜内に第2の導電性プラグを形成する工程と、
前記絶縁膜上に第1バリア金属膜を形成する工程と、
前記第1バリア金属膜をパターニングして前記第1の導電性プラグに接続する容量下部電極を形成する工程と、
前記容量下部電極の上面及び側面と前記絶縁膜の上に誘電体膜を形成する工程と、
前記誘電体膜をパターニングして前記容量下部電極の前記上面及び側面を覆う形状の容量誘電体膜を形成する工程と、
前記容量誘電体膜と前記絶縁膜の上に第2バリア金属膜を形成する工程と、
前記第2バリア金属膜をパターニングして前記容量誘電体膜の少なくとも上面を覆う容量上部電極を形成する工程と、
前記第1バリア金属膜及び前記第2バリア金属膜をパターニングして前記第2の導電性プラグに接続する配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1バリア金属膜は、チタンと窒化チタンの積層膜又はタンタルと窒化タンタルの積層膜を含み、
前記第2バリア金属膜は、窒化チタン又は窒化タンタルを含むことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記容量上部電極を形成する工程の前に、前記第2のバリア金属膜の上に金属膜を形成し、前記金属膜をパターニングする工程を更に有することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記容量誘電体膜のパターニング前に、前記誘電体膜の上に導電性保護膜を形成する工程と、前記第2バリア金属膜を形成する前に前記導電性保護膜をパターニングして前記容量誘電体膜の上面を覆う形状にパターニングする工程を含むことを特徴とする、請求項7乃至請求項9のいずれか1項に記載の半導体装置の製造方法。
- パターニングされた前記導電性保護膜から露出した前記絶縁膜の表面をエッチングする工程を含むことを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記絶縁膜内に第1の金属の第1の耐湿リングを形成する工程と、前記第1バリア金属膜をパターニングして前記第1の耐湿リングに接続される第2の耐湿リングを形成する工程と、
前記第2バリア金属膜をパターニングして前記第2の耐湿リングに重なる第3の耐湿リングを形成する工程とを含むことを特徴とする、請求項7乃至請求項11のいずれか1項に記載の半導体装置の製造方法。
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