KR101187659B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판(1)의 상방에 형성되는 절연막과, 절연막(7) 위에 형성되는 용량 하부 전극(11b)과, 용량 하부 전극(11b)의 상면 및 측면 위에 형성되는 유전체막(13)과, 유전체막(13) 위에 형성되고 또한 용량 하부 전극(11b)보다 넓게 형성된 금속막의 제 1 금속 패턴으로 구성되는 용량 상부 전극(19b)을 갖는 용량 소자와, 절연막(7) 위에서 상기 금속막의 제 2 금속 패턴으로 구성되는 배선(19a, 19b)을 갖는 커패시터를 갖고 있다.
반도체 장치, 절연막, 용량 소자, 유전체막, 금속막, 커패시터

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히, 하부 금속막과 상부 금속막 사이에 절연막이 형성되는 구조의 MIM 용량 소자를 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
고속 동작이 요구되는 고주파 아날로그 집적 회로의 용량 소자로서, MIM(Metal-Insulator-Metal) 용량 소자가 사용되고 있다. MIM 용량 소자는 MOS(Metal-Oxide-Semiconductor) 용량 소자에 비해 기생 저항이나 기생 용량의 저감이 가능하다.
MIM 용량 소자로서, 예를 들면, 일본국 특개2003-318269호 공보(특허문헌 1)에는 층간 절연막 위에 형성된 알루미늄 구리(AlCu)로 이루어진 하막(下膜) 전극막과, 하막 전극막 위에 형성된 유전체막과, 유전체막 위에 형성된 상막(上膜) 전극막을 갖는 구조가 기재되어 있다.
또한, 일본국 특개2004-303908호 공보(특허문헌 2)에는 기판을 덮는 층간 절연막 위에 형성된 AlCu막을 패터닝함으로써, 층간 절연막 위에 배선을 형성함과 동시에 MIM 용량 소자의 상부 전극을 형성하는 것이 기재되어 있다.
일본국 특개2006-210952호 공보(특허문헌 3)에는 특허문헌 2와 동일한 구조의 MIM 용량 소자에서 용량 하부 전극의 두께를 용량 상부 전극의 두께보다 얇게 하는 것과, 용량 하부 전극에 접속되는 콘택트를 그 아래의 층간 절연막 내에 형성 하는 것이 기재되어 있다.
특허문헌 2, 특허문헌 3에 기재된 MIM 용량 소자에서는 용량 하부 전극과 용량 절연막과 용량 상부 전극이 동일한 평면 형상을 갖고 있다.
또한, 일본국 특표2003-526927호 공보(특허문헌 4)에는 동일한 평면 형상의 용량 하부 전극 및 유전체막과, 유전체막 위보다 좁은 형상으로 유전체막 위에 형성된 용량 상부 전극을 갖는 MIM 콘덴서가 기재되어 있다.
특허문헌 1 : 일본국 특개2003-318269호 공보
특허문헌 2 : 일본국 특개2004-303908호 공보
특허문헌 3 : 일본국 특개2006-210952호 공보
특허문헌 4 : 일본국 특표2003-526927호 공보
발명의 개시
발명이 해결하고자 하는 과제
그런데, 특허문헌 1에 기재된 MIM 용량 소자는, 예를 들면 도 16에 나타낸 바와 같이, 층간 절연막(101) 위에 제 1 배리어 메탈막(102), AlCu막(103), 제 2 배리어 메탈막(104), 유전체막(105) 및 상막 전극막(106)을 순차적으로 형성하고, 그 후에, 상막 전극막(106)과 유전체막(105)을 각각 패터닝한다는 프로세스를 거쳐 형성된다.
MIM 용량 소자(100)의 하막 전극막으로서 사용되는 AlCu막(103)은 일반적으로 스퍼터에 의해 성막되어 다결정 구조로 되고, 결정의 크기는 불균일하며 결정립계에 의해 생기는 오목부의 깊이는 각기 다르기 때문에, AlCu막(103)의 표면에는 요철이 생기게 된다. 그 요철은 AlCu막(103)이 두꺼워질 정도로 현저히 나타난다.
한편, MIM 용량 소자(100)의 측방(側方)에서는 동일한 제 1 배리어 메탈막(102), AlCu막(103) 및 제 2 배리어 메탈막(104)을 패터닝하여 배선(107a, 107b)이 형성된다. 이 경우, 배선(107a, 107b)의 저항을 낮추기 위하여 AlCu막(103)은 두껍게 형성되므로, AlCu막(103) 표면의 요철차(差)가 커진다.
AlCu막(103)의 요철의 차가 커지면, 그 위에 형성되는 유전체막(105)의 막두께가 불균일해져서, 전계 집중 개소가 생겨 누설 전류가 흐르거나, 그 볼록부에서 유전체막(105)에 절연 파괴가 생길 우려가 있다.
이에 대하여, 특허문헌 2, 3에 기재된 MIM 용량 소자는, 도 17a에 나타낸 바와 같이, AlCu막(103)과 그 아래의 제 1 배리어 메탈막(102) 사이에 유전체막(105)이 형성되어 있으므로, 유전체막(105)은 AlCu막(103)의 상면에 생기는 요철의 영향을 받지 않게 된다. 이러한 구조에서는 제 1 배리어 메탈막(102)이 하부 전극으로 되고, AlCu막(103)이 상부 전극으로 된다.
그러나, AlCu막(103)이 두꺼워지면 AlCu막(103)의 에칭의 종점의 제어가 어려워진다. 그리고, AlCu막(103)에 에칭 부족이 생길 경우에는, 횡방향으로의 누설 전류가 증가하는 원인이 된다.
한편, 에칭이 과잉으로 될 경우에는, 도 17b에 나타낸 바와 같이, AlCu 막(103)에 이어서 유전체막(105)도 에칭되어, AlCu막(103)과 유전체막(105)의 형상이 동일해진다. 이 결과, 유전체막(105)의 가장자리부에서 제 1 배리어 메탈막(하부 전극)(102)과 AlCu막(상부 전극)(103)이 접근하여, 그들 사이에 누설 전류가 흐르기 쉬워진다.
특히, MIM 용량(100)의 전하 용량을 증가시키기 위하여 유전체막(105)을 얇게 하면, 유전체막(105)의 에칭 제어도 어려워지므로, 패터닝에 의해 AlCu막(103)과 제 1 배리어 메탈막(102)은 동일한 평면 형상으로 되기 쉽다.
본 발명의 목적은 용량 소자의 특성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명의 관점에 의하면, 절연막 위에 형성되는 용량 하부 전극과, 용량 하부 전극의 상면 및 측면 위에 형성되는 용량 유전체막과, 용량 유전체막 위에 형성되고 또한 용량 하부 전극보다 넓게 형성된 금속막의 제 1 금속 패턴을 포함하는 용량 상부 전극을 갖는 용량 소자와, 절연막 위에서 금속막의 제 2 금속 패턴을 포함하는 배선을 갖고 있다.
발명의 효과
배선을 포함하는 금속막의 패턴에 의해 용량 상부 전극을 구성하는 동시에, 용량 상부 전극을 용량 하부 전극보다 넓은 형상으로 하고, 또한 용량 유전체막을 용량 하부 전극의 상면 및 측면을 덮는 형상으로 하고 있다.
이에 의해, 배선을 포함하는 금속막에 의해 용량 상부 전극을 구성하는 경우일지라도, 용량 상부 전극과 용량 하부 전극의 가장자리부에서의 거리를 용량 유전체막과 동일하거나 그 이상으로 사이를 띄우는 것이 가능해지고, 용량 소자의 가장자리부에서의 누설 전류를 억제할 수 있다.
도 1a 내지 도 1m은 본 발명의 제 1 실시예에 따른 반도체 장치 및 그 형성 공정을 나타낸 단면도.
도 2a 내지 도 2k는 본 발명의 제 1 실시예에 따른 반도체 장치 및 그 형성 공정을 나타낸 평면도.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 장치 및 그 형성 공정을 나타낸 단면도.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 장치 및 그 형성 공정을 나타낸 평면도.
도 5a 내지 도 5j는 본 발명의 제 3 실시예에 따른 반도체 장치 및 그 형성 공정을 나타낸 단면도.
도 6은 본 발명의 실시예에 따른 제 3 내지 제 5 반도체 장치를 나타낸 평면도.
도 7은 본 발명의 제 3 실시예에 따른 반도체 장치 내의 용량 소자에 포함되는 유전체막의 패터닝 후에 웨트(wet) 처리를 행한 상태를 나타낸 단면도.
도 8a는 본 발명의 제 3 실시예에 따른 반도체 장치에 포함되는 용량 소자와 레퍼런스의 용량 소자의 전하 용량을 나타내고, 도 8b는 발명의 제 3 실시예에 따른 반도체 장치에 포함되는 용량 소자와 레퍼런스의 용량 소자의 누설 전류 특성을 나타내고 있는 도면.
도 9a 내지 도 9g는 본 발명의 제 4 실시예에 따른 반도체 장치 및 그 형성 공정을 나타낸 단면도.
도 10a 내지 도 10c는 본 발명의 제 4 실시예에 따른 반도체 장치 및 그 형성 공정의 다른 예를 나타낸 단면도.
도 11a 내지 도 11h는 본 발명의 제 5 실시예에 따른 반도체 장치 및 그 형성 공정을 나타낸 단면도.
도 12는 본 발명의 제 6 실시예에 따른 반도체 장치를 나타낸 평면도.
도 13a 내지 도 13j는 본 발명의 제 6 실시예에 따른 반도체 장치 및 그 형성 공정에서 도 12의 Ｉ-Ｉ선에서 본 단면도.
도 14a 내지 도 14i는 본 발명의 제 6 실시예에 따른 반도체 장치 및 그 형성 공정에서 도 12의 Ⅱ-Ⅱ선에서 본 단면도.
도 15는 레퍼런스에 따른 반도체 장치를 나타낸 단면도.
도 16은 제 1 종래 기술에 따른 반도체 장치를 나타낸 단면도.
도 17a, 도 17b는 각각 제 2, 제 3 종래 기술에 따른 반도체 장치를 나타낸 단면도.
발명을 실시하기 위한 최량의 형태
이하에 본 발명의 실시예를 도면에 의거하여 상세히 설명한다.
(제 1 실시예)
도 1a 내지 도 1m은 본 발명의 제 1 실시예를 나타낸 반도체 장치의 형성 공정을 나타낸 단면도, 도 2a 내지 도 2k는 본 발명의 제 1 실시예를 나타낸 반도체 장치의 형성 공정을 나타낸 평면도이다. 또한, 도 1a는 도 2a의 Ⅴ-Ⅴ선 단면도이다.
우선, 도 1a, 도 2a에 나타낸 바와 같이, 실리콘 등의 반도체 기판(1) 위에 형성된 실리콘 산화막으로 이루어진 제 1 층간 절연막(2) 위에, 제 1 배리어 메탈막(3), 제 1 주(主) 도전막(4) 및 제 2 배리어 메탈막(5)을 스퍼터에 의해 순차적으로 형성한다.
제 1, 제 2 배리어 메탈막(3, 5)으로서 예를 들면 40nm의 티탄(Ti)막과 두께 100nm의 질화 티탄(TiN)막의 2층 구조가 형성되고, 제 1 주 도전막(4)으로서 예를 들면 두께 1㎛의 AlCu(알루미늄 구리)막이 형성된다.
그 후에, 제 2 배리어 메탈막(5) 위에 포토레지스트를 도포하고, 이를 노광, 현상하여 배선 형상의 레지스트 패턴(도시되지 않음)을 형성한다. 그 후에, 레지스트 패턴을 마스크로 사용하여 염소계 가스를 이용하는 반응성 이온 에칭(RIE)법에 의해, 제 2 배리어 메탈막(5)으로부터 제 1 배리어 메탈막(3)까지의 각 막을 에칭한다. 이 경우, 제 1 배리어 메탈막(3)이 남지 않도록 오버 에칭을 행한다.
이에 의해, 레지스트 패턴(도시되지 않음) 아래에 남겨진 제 1 배리어 메탈막(3), 제 1 주 도전막(4) 및 제 2 배리어 메탈막(5)을 1층째의 배선(6a, 6b)이라고 한다. 그 후, 1층째의 배선(6a, 6b) 위의 레지스트 패턴을 제거한다.
다음에, 도 1b, 도 2b에 나타낸 바와 같이, 1층째의 배선(6a, 6b)을 덮는 제 2 층간 절연막(7)을 CVD법에 의해 제 1 층간 절연막(2) 위에 형성한다. 제 2 층간 절연막(7)으로서, 예를 들면, TEOS(테트라 에톡시 실란) 또는 실란계 가스를 포함하는 가스를 사용하여 실리콘 산화막을 성장시킨다.
계속해서, 제 2 층간 절연막(7)의 상면을 화학 기계 연마(CMP)법에 의해 평탄화한다. 그 후, 제 2 층간 절연막(7) 위에 레지스트(8)를 도포하고, 이를 노광, 현상하여, 예를 들면 배선(6a, 6b) 위에 개구부(8a 내지 8d)를 형성한다.
또한, 도 1c, 도 2c에 나타낸 바와 같이, 레지스트(8)를 마스크로 하여, 예를 들면 불소계 반응 가스를 사용하는 RIE법에 의해 제 2 층간 절연막(7)을 이방성 에칭하고, 이에 의해 배선(6a, 6b) 위에 1층째의 비어 홀(7a 내지 7d)을 형성한다.
레지스트(8)를 제거한 후에, 도 1d, 도 2d에 나타낸 바와 같이, 1층째의 비어 홀(7a 내지 7d) 내에 1층째의 비어 플러그(10a 내지 10d)를 형성한다. 1층째의 비어 플러그(10a 내지 10d)는 다음과 같은 공정에 의해 형성된다.
즉, 비어 홀(7a 내지 7d)의 저면(底面) 및 내벽면과 제 2 층간 절연막(7) 위에 비어용 배리어 메탈막(9a), 예를 들면 TiN막을 스퍼터에 의해 형성하고, 계속해서, 1층째의 비어 홀(7a 내지 7d) 내에 텅스텐(W)막(9b)을 매립한다. W막(9b)은 예를 들면 6불화 텅스텐을 포함하는 가스를 사용하여 CVD법에 의해 성장된다.
그 후에, W막(9b), 비어용 배리어 메탈막(9a)을 CMP법에 의해 연마하여 제 2 층간 절연막(7)의 상면 위에서부터 제거한다. 이에 의해 1층째의 비어 홀(7a 내지 7d) 내에 남겨진 W막(9b), 비어용 배리어 메탈막(9a)은 1층째의 비어 플러그(10a 내지 10d)로서 사용된다.
또한, 텅스텐 대신에, 탄탈(Ta), 몰리브덴(Mo), 알루미늄(Al), Ti 등의 금속을 사용해도 된다.
다음에, 도 1e, 도 2e에 나타낸 바와 같이, 1층째의 비어 플러그(10a 내지 10d) 및 제 2 층간 절연막(7) 위에 제 3 배리어 메탈막(11)을 형성한다. 제 3 배리어 메탈막(11)으로서, 예를 들면, 두께 40nm의 Ti막과 두께 100nm의 TiN막을 스퍼터에 의해 순차적으로 형성한다. 또한, Ti막 대신에 Ta막을 형성해도 되고, 또한, TiN막 대신에 TaN막을 형성해도 된다.
계속해서, 제 3 배리어 메탈막(11) 위에 레지스트(12)를 도포하고, 이를 노광, 현상함으로써, 배선용의 레지스트 패턴(12a, 12c)과 용량 하부 전극용의 레지스트 패턴(12b)을 형성한다.
배선용의 레지스트 패턴(12a, 12c)은 그 일부가 소정의 1층째의 비어 플러그(10a, 10d)에 중첩되는 위치에 배치된다. 또한, 용량 하부 전극용의 레지스트 패턴(12b)은 예를 들면 사각형의 평면 형상을 갖고, 다른 1층째의 비어 플러그(10b, 10c)에 중첩되는 위치에 형성된다.
다음에, 도 1f, 도 2f에 나타낸 바와 같이, 염소계 가스를 사용하여 RIE법에 의해 제 3 배리어 메탈막(11)을 이방성 에칭하고, 이에 의해, 배선용의 레지스트 패턴(12a, 12c) 아래에 남겨진 제 3 배리어 메탈막(11)을 하측 배선 배리어 메탈막(11a, 11c)이라고 하고, 또한, 용량 하부 전극용의 레지스트 패턴(12b) 아래에 남겨진 제 3 배리어 메탈막(11)을 용량 하부 전극(11b)이라고 한다.
레지스트 패턴(12a 내지 12c)을 제거한 후에, 도 1g, 도 2g에 나타낸 바와 같이, 하측 배선 배리어 메탈막(11a, 11c), 용량 하부 전극(11b) 및 제 2 층간 절연막(7) 위에 유전체막(13)을 형성한다. 유전체막(13)으로서, 두께 40nm의 실리콘 산화막을 CVD법에 의해 형성한다. 실리콘 산화막 형성에 사용되는 반응 가스는, 예를 들면, 실란계 가스 또는 TEOS를 포함하는 가스이다. 또한, 실리콘 산화막 대신에 실리콘 질화막, 산화 탄탈막 등을 형성해도 된다.
다음에, 도 1h, 도 2h에 나타낸 바와 같이, 유전체막(13) 위에 포토레지스트를 도포하고, 이를 노광, 현상하여 레지스트 패턴(14)을 형성한다. 레지스트 패턴(14)은 용량 하부 전극(11b)에 중첩되고 또한 용량 하부 전극(11b)의 주위로 밀려나오는 평면 형상으로 되어 있다.
계속해서, 레지스트 패턴(14)을 마스크로 하여, RIE법에 의해 유전체막(13)을 이방성 에칭한다. 유전체막(13)이 실리콘 산화막일 경우에는 에칭 가스로서 예를 들면 불소계 가스를 사용한다.
다음에, 도 1i, 도 2i에 나타낸 바와 같이, 유전체막(13), 하측 배선 배리어 메탈막(11a, 11c) 및 제 2 층간 절연막(7) 위의 전체에, 예를 들면, 두께 40nm의 TiN막으로 이루어진 제 4 배리어 메탈막(15)과, 두께 1㎛의 AlCu막으로 이루어진 제 2 주 도전막(16)과, 두께 5nm의 Ti막과 두께 100nm의 TiN막의 적층 구조로 이루어진 제 5 배리어 메탈막(17)을 스퍼터에 의해 순차적으로 형성한다.
또한, 제 2 주 도전막(16)으로서 AlCu막 대신에 AlSi막, AlSiCu막을 이용해도 된다. 또한, 제 4, 제 5 배리어 메탈막(15, 17)으로서, TiN막 대신에 TaN막을 사용해도 되고, 제 5 배리어 메탈막(17)으로서, Ti막 대신에 Ta막을 사용해도 된다.
계속해서, 제 5 배리어 메탈막(17) 위에 포토레지스트를 도포하고, 이를 노광, 현상함으로써, 도 1j, 도 2j에 나타낸 바와 같이, 배선용의 레지스트 패턴(18a, 18c)과 상부 전극용의 레지스트 패턴(18b)을 형성한다.
상부 전극용의 레지스트 패턴(18b)은 용량 하부 전극(11b) 및 유전체막(13)에 중첩되는 형상을 갖고 있다. 게다가, 상부 전극용의 레지스트 패턴(18b)의 외주(外周) 가장자리의 적어도 일부는 유전체막(13)의 외주 가장자리와 용량 하부 전극(11b)의 외주 가장자리 사이에 위치하는 형상으로 되어 있다. 또한, 상부 전극용의 레지스트 패턴(18b)의 가장자리부는 용량 하부 전극(11b)의 가장자리부로부터 횡방향으로 예를 들면, 0.3㎛ 내지 1.0㎛ 정도 확장된 형상으로 되어 있다.
이러한 상태에서, 레지스트 패턴(18a 내지 18c)을 마스크로 사용하여, 제 5 배리어 메탈막(17)으로부터 제 4 배리어 메탈막(15) 및 하측 배선 배리어 메탈막(11a, 11c)까지의 각 막을 RIE법에 의해 이방성 에칭한다. 에칭 가스로서 염소계 가스를 이용한다. 또한, 에칭 후에 레지스트 패턴(18a 내지 18c)은 제거된다.
또한, 레지스트 패턴(18a 내지 18c)과 제 5 배리어 메탈막(17) 사이에 실리콘 산화막을 형성한 후에, 실리콘 산화막을 패터닝하여 이를 하드 마스크로서 사용해도 된다.
이에 의해, 도 1k, 도 2k에 나타낸 바와 같이, 상부 전극용의 레지스트 패턴(18b) 아래에 남겨진 제 4 배리어 메탈막(15), 주 도전막(16), 제 5 배리어 메탈막(17)은 용량 상부 전극(19b)으로 된다. 그리고, 용량 상부 전극(19b), 유전체막(13) 및 용량 하부 전극(11b)에 의해 MIM 용량 소자(Q1)가 형성된다.
또한, 배선용의 레지스트 패턴(18a, 18c) 아래에 남겨진 하측 배선 배리어 메탈막(11a, 11c), 제 4 배리어 메탈막(15), 제 2 주 도전막(16), 및 제 5 배리어 메탈막(17)을 2층째의 배선(19a, 19c)이라고 한다.
그런데, 용량 상부 전극(19b)용의 제 2 주 도전막(16)의 막두께는 두껍고, 게다가 제 2 주 도전막(16)의 에칭은 그 레이트를 높게 하는 조건으로 설정되므로, 그 아래의 유전체막(13)도 연속해서 에칭된다.
이에 의해, 용량 상부 전극(19b)과 유전체막(13) 각각의 외주 가장자리가 거의 일치하지만, 용량 하부 전극(11b)의 측면은 유전체막(13)으로 덮이고, 게다가, 용량 상부 전극(19b)의 가장자리부는 유전체막(13)을 통하여 용량 하부 전극(11b)의 가장자리부의 비스듬하게 위에 위치하므로, 그들 가장자리부의 거리를 유전체막(13)의 막두께 이상으로 사이를 띄우는 것이 가능해진다.
용량 하부 전극(11b)의 가장자리부와 용량 상부 전극(19b)의 서로의 가장자리부의 간격 조정은, 용량 상부 전극(19b)의 형상을 변화시킴으로써 행할 수 있어서, MIM 용량 소자(Q1)의 가장자리부에서의 누설 전류의 억제가 용이해진다.
다음에, 도 1l에 나타낸 바와 같이, MIM 용량 소자(Q1) 및 2층째의 배선(19a, 19c)을 덮는 제 3 층간 절연막(20)을 CVD법에 의해 제 2 층간 절연막(7) 위에 형성한다. 제 3 층간 절연막(20)은 예를 들면 실리콘 산화막으로 형성되고, TEOS, 실란 등의 가스를 사용하여 성장된다.
또한, 2층째의 배선(19a, 19c)과 용량 상부 전극(19b) 각각의 위에, 2층째의 비어 홀(20a 내지 20d)을 제 3 층간 절연막(20) 내에 형성하고, 그 안에 2층째의 비어 플러그(21a 내지 21d)를 형성한다.
또한, 2층째의 비어 홀(20a 내지 20d), 2층째의 비어 플러그(21a 내지 21d)의 형성은, 1층째의 비어 홀(7a 내지 7d), 비어 플러그(10a 내지 10d)의 형성과 마찬가지로, 금속의 성막과 포토리소그래피법과 CMP 처리에 의해 형성된다.
이 후에, 도 1m에 나타낸 바와 같이, 제 3 층간 절연막(20) 위에 3층째의 배선(25a 내지 25c)을 형성한다. 3층째의 배선(25a 내지 25c)은 제 6 배리어 메탈막(22)과 제 3 주 도전막(23)과 제 7 배리어 메탈막(24)의 적층 구조를 갖는다. 3층째의 배선(25a 내지 25c)은 1층째의 배선(6a, 6b)과 마찬가지로 적층 구조를 포토리소그래피법에 의해 패터닝함으로써 형성된다.
제 6, 제 7 배리어 메탈막(22, 24)으로서 예를 들면 두께 40nm의 Ti막과 두께 100nm의 TiN막의 2층 구조가 형성되고, 제 3 주 도전막(23)으로서 예를 들면 두께 1㎛의 AlCu막이 형성된다.
이 후에, 특히 도시되어 있지 않으나, 상측의 층간 절연막, 배선 등이 더 형성된다.
이상과 같은 구조의 MIM 용량 소자(Q1)에서, 2층째의 배선(19a, 19c)과 동일한 제 2 주 도전막(16) 등으로 형성되는 용량 상부 전극(19b)의 가장자리부는 그 하방(下方)의 유전체막(13)의 가장자리부와 연속해서 패터닝된다.
이에 의해, 용량 상부 전극(19b)은 유전체막(13)과 동일 평면 형상으로 되지만, 유전체막(13)이 용량 하부 전극(11b) 및 그 주위를 덮는 평면 형상으로 되어 있으므로, 용량 상부 전극(19b)의 가장자리부와 용량 하부 전극(11b)의 가장자리부는 서로 횡방향으로 원하는 거리로 사이를 띄우는 것이 가능해진다. 따라서, MIM 용량 소자(Q1)의 가장자리부에서의 상하의 전극간에서의 누설 전류의 발생이 억제된다.
(제 2 실시예)
도 3a 내지 도 3d는 본 발명의 제 2 실시예를 나타낸 반도체 장치의 형성 공정을 나타낸 단면도, 도 4a, 도 4c는 본 발명의 제 2 실시예를 나타낸 반도체 장치의 형성 공정을 나타낸 평면도이다. 또한, 도 3a 내지 도 3d, 도 4a 내지 도 4c에서 도 1a 내지 도 1m, 도 2a 내지 도 2k와 동일 부호는 동일 요소를 나타내고 있다.
우선, 도 3a, 도 4a에 나타낸 바와 같이, 제 1 실시예와 동일하게 하여, 제 1 층간 절연막(2) 위에 1층째의 배선(6a, 6b)을 형성하고, 1층째의 배선(6a, 6b) 및 제 1 층간 절연막(2) 위에 제 2 층간 절연막(7)을 더 형성한다. 계속해서, 1층째의 배선(6a, 6b) 위에 1층째의 비어 플러그(10a 내지 10d)를 형성한 후에, 제 1 실시예와 동일한 방법에 의해 하측 배선 배리어 메탈막(11a, 11c), 용량 하부 전극(11b)을 제 2 층간 절연막(7) 위에 형성한다. 또한, 용량 하부 전극(11b)과 그 주변을 덮는 형상의 유전체막(13)을 형성한다.
다음에, 도 3b, 도 4b에 나타낸 바와 같이, 유전체막(13), 하측 배선 배리어 메탈막(11a, 11c) 및 제 2 층간 절연막(7) 위의 전체에 제 4 배리어 메탈막(15), 제 2 주 도전막(16) 및 제 5 배리어 메탈막(17)을 스퍼터에 의해 순차적으로 형성한다.
계속해서, 제 5 배리어 메탈막(17) 위에 포토레지스트를 도포하고, 이를 노광, 현상함으로써, 배선용의 레지스트 패턴(28a, 28c)과 상부 전극용의 레지스트 패턴(28b)을 형성한다.
상부 전극용의 레지스트 패턴(28b)은 용량 하부 전극(11b) 및 유전체막(13)에 중첩되는 평면 형상을 갖고 있다. 게다가, 용량 상부 전극용의 레지스트 패턴(28b)의 외주 가장자리의 적어도 일부는 유전체막(13)의 외주 가장자리의 측방으로 0.3㎛ 내지 1.0㎛ 정도로 밀려나와 있다. 즉, 용량 상부 전극용의 레지스트 패턴(28b)은 유전체막(13)보다 넓게 형성되어 있다.
이러한 상태에서, 레지스트 패턴(28a 내지 28c)을 마스크로 사용하여, 제 5 배리어 메탈막(17)으로부터 제 4 배리어 메탈막(15) 및 하측 배선 배리어 메탈막(11a, 11c)까지의 각 막을 RIE법 또는 스퍼터에 의해 이방성 에칭한다. RIE법을 적용하는 경우의 에칭 가스로서 염소계 가스를 이용한다. 또한, 에칭 후에 레지스트 패턴(28a 내지 28c)은 제거된다.
이에 의해, 도 3c, 도 4c에 나타낸 바와 같이, 배선용의 레지스트 패턴(28a, 28c) 아래에 남겨진 하측 배선 배리어 메탈막(11a, 11c), 제 4 배리어 메탈막(15), 제 2 주 도전막(16), 제 5 배리어 메탈막(17)은 2층째의 배선(29a, 29c)으로 된다.
또한, 상부 전극용의 레지스트 패턴(28b) 아래에 남겨진 제 4 배리어 메탈막(15), 주 도전막(16), 제 5 배리어 메탈막(17)은 용량 상부 전극(29b)으로 된다. 그리고, 용량 상부 전극(29b), 유전체막(13) 및 용량 하부 전극(11b)에 의해 MIM 용량 소자(Q2)가 형성된다.
상부 전극용의 레지스트 패턴(28b)은 그 가장자리가 유전체막(13)으로부터 밀려나오는 형상으로 되어 있으므로, 제 4 배리어 메탈막(15), 주 도전막(16), 제 5 배리어 메탈막(17)을 에칭할 때에 유전체막(13)의 크기는 당초의 패턴 형상으로 되어 있다.
그 후에, 도 3d에 나타낸 바와 같이, 제 1 실시예와 동일한 프로세스에 의해, 제 3 층간 절연막(19), 2층째의 비어 플러그(21a 내지 21d), 3층째의 배선(25a 내지 25c)이 형성된다.
이상의 MIM 용량 소자(Q2)에서, 용량 상부 전극(29b)은 그 아래의 유전체막(13)보다 넓게 형성되어 있으므로, 용량 하부 전극(11b)과 용량 상부 전극(29b)의 서로의 외주 가장자리 사이의 거리는, 유전체막(13)이 용량 하부 전극(11b)으로부터 밀려나온 폭과 동일해진다.
따라서, 유전체막(13)의 밀림량을 충분히 크게 함으로써, 용량 하부 전극(11b)과 용량 상부 전극(29b)의 가장자리부 사이에서 누설 전류의 발생이 방지된다.
(제 3 실시예)
도 5a 내지 도 5j는 본 발명의 제 3 실시예에 따른 반도체 장치의 형성 공정을 나타낸 단면도이다. 또한, 도 6은 본 발명의 제 3 실시예에 따른 반도체 장치에서의 MIM 용량 소자와 그 주변의 배선의 배치를 나타낸 평면도이다.
도 5a에서, 실리콘 등의 반도체 기판(31) 위에는 제 1 실리콘 산화막(32)이 플라즈마 CVD법에 의해 예를 들면 수백 nm 내지 1,000nm, 예를 들면 500nm의 두께로 형성되어 있다. 또한, 실리콘 산화막(32)을 성장시키기 위한 그 반응 가스로서, TEOS 또는 실란계 가스를 포함하는 가스가 사용된다.
또한, 제 1 실리콘 산화막(32) 위에는 CVD법에 의해 제 1 실리콘 질화막(33)이 30nm 내지 50nm의 두께로 형성되어 있다. 또한, 실리콘 질화막을 성장시키기 위한 반응 가스로서, 예를 들면, 암모니아 및 실란을 사용한다.
또한, 제 1 실리콘 질화막(33) 위에는 제 2 실리콘 산화막(34)이 형성되어 있다. 그리고, 제 2 실리콘 산화막(34) 및 제 1 실리콘 질화막(33)에는 레지스트(도시되지 않음)를 사용하는 포토리소그래피법에 의해, 배선용 홈(34a 내지 34d)이 형성되어 있다. 일부의 배선용 홈(34a, 34b)은 용량 소자 형성 영역 아래를 지나는 경로에 형성되어 있다.
배선용 홈(34a 내지 34d) 내에는 1층째의 구리 배선(35a 내지 35d)이 형성되어 있다. 1층째의 구리 배선(35a 내지 35d)은 다음과 같이 하여 형성된다.
즉, 배선용 홈(34a 내지 34d)의 내면 및 저면에, 배리어 메탈막, 시드막을 스퍼터에 의해 형성한 후에, 배선용 홈(34a 내지 34d) 안에 구리막을 전해 도금에 의해 충전한다. 계속해서, 제 2 실리콘 산화막(34) 상면 위의 배리어 메탈막, 시드막 및 구리막을 CMP법에 의해 제거한다. 이에 의해, 배선용 홈(34a 내지 34d) 내에 남겨진 구리막을 구리 배선(35a 내지 35d)이라고 한다.
배리어 메탈막으로서 예를 들면 두께 30nm 내지 50nm의 탄탈(Ta)막을 형성한다. 또한, 시드막으로서 예를 들면 구리막을 스퍼터에 의해 약 100nm의 두께로 형성한다.
다음에, 제 2 실리콘 산화막(34)과 1층째의 구리 배선(35a 내지 35d) 위에, 제 2 실리콘 질화막(36)을 CVD법에 의해 예를 들면 30nm 내지 50nm의 두께로 형성한다. 또한, 제 2 실리콘 질화막(35) 위에 제 3 실리콘 산화막(37)을 플라즈마 CVD법에 의해 형성한다.
또한, 제 2 실리콘 질화막(36)은 1층째의 구리 배선(35a 내지 35d)의 구리 확산 방지막으로 된다.
이상과 같은 상태에서, 도 5b에 나타낸 바와 같이, 1층째의 배선(35a 내지 35d)의 일부에 달하는 깊이의 비어 홀(37a 내지 37d)을 제 3 실리콘 산화막(37) 및 제 2 실리콘 질화막(36) 내에 형성한다. 이 경우, 용량 소자 형성 영역 아래에 존재하는 1층째의 구리 배선(35a, 35b) 위에도 비어 홀(37a, 37b)을 형성한다.
계속해서, 비어 홀(37a 내지 37d) 내에 비어 플러그(38a 내지 38d)를 형성한다. 즉, 글루(밀착)막으로서 티탄(Ti)을 비어 홀(37a 내지 37d) 내에 형성한 후에, 6불화 텅스텐(WF6)을 소스 가스로 이용하여 CVD법에 의해 텅스텐(W)막을 비어 홀(37a 내지 37d) 내에 매립한다. 계속해서, 제 3 실리콘 산화막(37)의 상면 위에서부터 글루막과 W막을 CMP법에 의해 제거하고, 이에 의해 비어 홀(37a 내지 37d) 내에 남겨진 W막을 비어 플러그(38a 내지 38d)라고 한다.
다음에, 도 5c에 나타낸 바와 같이, 비어 플러그(38a 내지 38d) 및 제 3 실리콘 산화막(37) 위에 하부 전극막(39)을 형성한다. 하부 전극막(39)으로서, 배리어 메탈로서도 기능하는 예를 들면 TiN막을 스퍼터에 의해 50nm 내지 100nm의 두께로 형성한다.
또한, 하부 전극막(39) 위에 포토레지스트를 도포하고, 이를 노광, 현상하여, 용량 하부 전극의 평면 형상을 갖는 용량 하부 전극용의 레지스트 패턴(40)을 형성한다.
계속해서, 레지스트 패턴(40)을 마스크로 사용하여, 하부 전극막(39)을 에칭한다. 그리고, 도 5d에 나타낸 바와 같이, 레지스트 패턴(40)을 제거한 후에 남겨진 하부 전극막(39)을 용량 하부 전극(39a)이라고 한다.
또한, 용량 소자 형성 영역 이외에서의 비어 플러그(38c, 38d)의 상방에 레지스트 패턴(도시되지 않음)을 형성함으로써, 비어 플러그(38c, 38d) 위에 예를 들면 고립된 형상으로 하부 전극막(39)을 남겨도 된다. 이에 의해, 뒤의 공정에서 텅스텐(W)으로 이루어진 비어 플러그(38c, 38d)의 손상이 방지된다.
다음에, 도 5e에 나타낸 바와 같이, 용량 하부 전극(39a)과 제 3 실리콘 산화막(37) 위에 유전체막(41)과 도전성 보호막(42)을 순차적으로 형성한다. 유전체막(41)으로서, TEOS를 사용하는 플라즈마 CVD법에 의해 실리콘 산화막을 약 40nm의 두께로 형성한다. 또한, 도전성 보호막(42)으로서, 예를 들면 TiN막을 스퍼터에 의해 약 30nm의 두께로 형성한다.
그 후에, 도전성 보호막(42) 위에 포토레지스트를 도포하고, 이를 노광, 현상함으로써, 용량 하부 전극(39a)에 중첩되고 또한 그 외주로부터 밀려나오는 형상을 갖는 용량 유전체용의 레지스트 패턴(43)을 형성한다. 이 레지스트 패턴(43)은 용량 소자 형성 영역에 있는 비어 플러그(38a, 38b) 위를 커버하는 형상으로 되어 있다.
계속해서, 레지스트 패턴(43')을 마스크로 사용하여, 도전성 보호막(42)과 유전체막(41)을 에칭한다. 이 에칭 후에도 유전체막(41)은 용량 하부 전극(39a)의 상면 및 측면 위에 형성된 상태 그대로 되어 있다.
이 후에, 도 5f에 나타낸 바와 같이, 예를 들면 산소 플라즈마를 이용하는 애싱(ashing)에 의해 레지스트 패턴(43)을 제거한다. 이 경우, 도전성 보호막(42)은 플라즈마나 이온이 유전체막(41)에 들어가는 것을 저지한다.
다음에, 도 5g에 나타낸 바와 같이, 도전성 보호막(42), 제 3 실리콘 산화막(37) 및 비어 플러그(38c, 38d) 위에, 하측 배리어 메탈막(43), 주 도전막(44), 상측 배리어 메탈막(45)을 순차적으로 형성한다.
하측 배리어 메탈막(43)으로서, 예를 들면 두께 약 40nm의 TiN막을 스퍼터에 의해 형성한다. 또한, 주 도전막(44)으로서, 예를 들면 두께 1㎛의 AlCu막을 형성한다. 또한, 상측 배리어 메탈막(45)으로서, 예를 들면 두께 5nm의 Ti막과 두께 100nm의 TiN막을 순차적으로 형성한 적층 구조를 형성해도 된다.
여기서, 도 5g의 파선으로 나타낸 바와 같이, 하측 배리어 메탈막(43)의 하막(下膜)에 Ti 밀착막(43a)을 형성해도 된다. Ti 밀착막(43a)은 제 3 실리콘 산화막(37)과 TiN막의 밀착성을 향상시키기 위하여 형성된다. Ti 밀착막(43a)의 형성은 이하의 실시예에서도 동일하게 적용되어도 된다.
또한, Ti막 대신에 Ta막을 형성해도 되고, TiN막 대신에 TaN을 형성해도 되고, 또한, AlCu막 대신에 AlSi막, AlSiCu막 등을 형성해도 된다.
다음에, 도 5h에 나타낸 바와 같이, 상측 배리어 메탈막(45) 위에 포토레지스트를 도포하고, 이를 노광, 현상함으로써, 상부 전극용의 레지스트 패턴(46a)과, 배선용의 레지스트 패턴(46b, 46c)을 형성한다. 상부 전극용의 레지스트 패턴(46a)은 유전체막(41)에 중첩되고 또한 그 외주로 밀려나오는 형상을 갖고 있다.
또한, 배선용의 레지스트 패턴(46b, 46c)은 용량 소자 형성 영역 이외의 비어 플러그(38c, 38d)에 중첩되는 형상을 갖고 있다.
계속해서, 레지스트 패턴(46a, 46b, 46c)을 마스크로 사용하여, 상측 배리어 메탈막(45), 주 도전막(44) 및 하측 배리어 메탈막(43)을 RIE법에 의해 에칭한다. 이 경우의 반응 가스로서 예를 들면 염소계 가스를 사용한다.
또한, 레지스트 패턴(46a 내지 46c)과 상측 배리어 메탈막(45) 사이에 실리콘 산화막을 형성한 후에, 실리콘 산화막을 패터닝하여 이를 하드 마스크로서 사용해도 된다. 하드 마스크에 대해서는 이하의 실시예에서 채용해도 된다.
그 후에 레지스트 패턴(46a, 46b, 46c)을 제거하면, 도 5i에 나타낸 바와 같이, 용량 하부 전극(39a), 유전체막(41) 위에 남겨진 상측 배리어 메탈막(45), 주 도전막(44), 하측 배리어 메탈막(43)과 도전성 보호막(42)은 용량 상부 전극(47)으로 된다. 그리고, 용량 상부 전극(47), 유전체막(41) 및 용량 하부 전극(39a)에 의해 MIM 용량 소자(Q3)가 형성된다.
또한, 용량 상부 전극(47) 이외의 영역에서, 1층째의 비어 플러그(38c, 38d) 위에 남겨진 상측 배리어 메탈막(45), 주 도전막(44), 하측 배리어 메탈막(43)은 2층째의 배선(48a, 48b) 등으로서 사용된다.
MIM 용량 소자(Q3), 배선(48a, 48b) 등은, 예를 들면 도 6에 나타낸 바와 같은 평면 형상으로 된다.
다음에, 도 5j에 나타낸 바와 같이, 커패시터(Q3), 배선(48a, 48b) 및 제 3 실리콘 산화막(37) 위에 제 4 실리콘 산화막(50), 제 3 실리콘 질화막(51), 제 5 실리콘 산화막(52)을 순차적으로 CVD법에 의해 형성한다. 또한, 제 4 실리콘 산화막(50)을 형성한 후에, 그 표면을 CMP법에 의해 평탄화한다.
이 후에, 레지스트 패턴을 사용하는 포토리소그래피법에 의해, 제 5 실리콘 산화막(52), 제 3 실리콘 질화막(51) 및 제 4 실리콘 산화막(50)을 패터닝하여, MIM 커패시터(Q3)의 용량 상부 전극(47) 위와 배선(48a, 48b) 위에 각각 비어 홀(50a 내지 50c)을 형성한다.
계속해서, 포토리소그래피법에 의해 제 5 실리콘 산화막(52)을 패터닝함으로써, 비어 홀(50a 내지 50c)에 일부가 중첩되는 배선 홈(52a 내지 52c)을 형성한다. 이 경우, 제 5 실리콘 산화막(52)의 에칭에는, 예를 들면 CF계 가스를 이용한 플라 즈마 에칭법을 사용하지만, 제 3 실리콘 질화막(51)은 에칭 스토퍼로서 기능하므로, 배선 홈(52a 내지 52c)의 깊이의 제어는 용이하다. 그 후, 배선 홈(52a 내지 52c)으로부터 노출되는 제 3 실리콘 질화막(51)을 가스 종류 또는 플라즈마 조건을 조정함으로써 선택 제거하여, 배선 홈(52a 내지 52c)을 깊게 한다.
이 후에, 배선 홈(52a 내지 52c) 내에 TaN막과 구리 시드막을 각각 스퍼터에 의해 30nm 내지 50nm, 100nm의 두께 순으로 형성하고, 또한, 그들 안을 전해 도금에 의해 구리막으로 매립한다. 또한, 제 5 실리콘 산화막(52) 상면 위에 형성된 TaN막, 구리 시드막, 구리막은 CMP법에 의해 제거된다.
이에 의해, 배선 홈(52a 내지 52c)과 그 아래의 비어 홀(50a 내지 50c)에는 듀얼 다마신 구조의 배선 및 비어막(53 내지 55)이 형성된다.
그 후에, 도시되어 있지 않으나, 실리콘 산화막, 구리 배선 및 비어 등의 다층 배선이 형성된다.
상술한 구조를 갖는 MIM 커패시터(Q3)의 유전체막(41)은, 그 위에 형성된 도전성 보호막(42)과 함께 패터닝되므로, 레지스트 패턴(46a)의 제거나 그 후의 세정 처리시에, 도전성 보호막(42)에 의해 플라즈마, 이온 또는 용액에 직접 접촉하는 것이 방지된다.
이에 대하여, 애싱 때문에 발생하게 되는 산소 플라즈마가 유전체막(41)에 직접적으로 조사되면, 유전체막(41)에 손상이 가해지기 때문에, 유전체막(41)에 막두께가 변동하거나, 내압이 낮아질 우려가 있다.
그러나, 본 실시예에서는, 도 5f에 나타낸 바와 같이, 유전체막(41)은 그 위에서부터 도전성 보호막(42)에 의해 덮여 있으므로, 산소 플라즈마, 이온의 조사에 의한 손상에 의한 막두께 변동이나 내압 열화가 생기기 어려운 구조로 된다.
또한, 그 후의 공정에서도, 에칭 잔사(殘渣) 등을 제거하기 위하여, 제 3 실리콘 산화막(37)의 표면에는 불산이나 불화 암모늄의 용액이 공급된다. 이 경우, 도 7에 나타낸 바와 같이, 도전성 보호막(42)으로 덮여 있지 않은 유전체막(41)의 외주 가장자리는 용액에 의해 에칭되어 조금 축소되지만, 이것이 유전체막(41)에 막두께 변동을 생기게 하지는 않는다.
유전체막(41)의 축소에 대해서는 웨트(wet) 처리를 고려해서 미리 넓게 패터닝하면, 지장은 없다. 다만, 웨트 처리 후에, 유전체막(41)이 용량 하부 전극(39a)의 외주 가장자리를 노출시키지 않고 덮을 필요가 있으므로, 웨트 처리에 의한 유전체막(41)의 가장자리부의 후퇴량을 제어하는 것이 바람직하다.
이상에 의해, 본 실시예에 의해 패터닝된 유전체막(41)이 손상을 받는 것은 방지되고, 유전체막(41)의 막질의 열화가 억제된다.
또한, 하측 배리어 메탈막(43) 아래에 Ti막을 형성하는 경우에, 도전성 보호막(42)은 TiN막으로 형성되어 있으므로, Ti의 유전체막(41)으로의 확산이 방지된다.
Ti막은 그 일부가 제 3 실리콘 산화막(37)으로 확산하여 밀착성이 향상되는 한편, 유전체막(41)으로 확산하면 MIM 용량 소자(Q3)의 내압 저하, 고정 전하 발생의 원인으로 된다. 그러나, 본 실시예에서는 유전체막(41)과 하측 배리어 메탈막(43) 사이에 TiN으로 이루어진 도전성 보호막(42)을 형성하고 있으므로, 유전체막(41)으로의 Ti확산은 방지되어, 용량 특성의 열화가 방지된다.
그런데, 유전체막(41) 위에 도전성 보호막(42)이 형성되어 있는 구조의 MIM 용량 소자(Q3)와, 유전체막(41) 위에 도전성 보호막(42)이 형성되어 있지 않은 구조의 레퍼런스의 MIM 용량 소자의 각각에 대해서 전하 용량과 누설 전류를 조사한 바, 도 8a, 도 8b와 같은 결과가 얻어졌다. 이들에 의해, 유전체막(41)을 도전성 보호막(42)에 의해 보호함으로써 용량 소자 특성 열화가 억제되는 것을 알 수 있다.
레퍼런스의 MIM 용량 소자에 대해서는 형성 조건의 조정에 의해 용량 소자 특성을 더 향상시키는 것은 가능하다.
또한, 도 8a, 도 8b에 사용한 시험용 소자는 용량 하부 전극을 약 90㎛×90㎛의 크기로 하여, 용량 하부 전극의 가장자리와 유전체막의 가장자리의 거리를 0.5㎛로 한 구조를 갖는 MIM 용량 소자를 약 2mm×2mm의 네모난 영역에 다수개 형성한 구조를 갖고 있다.
(제 4 실시예)
도 9a 내지 도 9g는 본 발명의 제 4 실시예에 따른 반도체 장치의 형성 공정을 나타낸 단면도이다. 또한, 도 9a 내지 도 9g에서 도 5a 내지 도 5j와 동일한 부호는 동일 요소를 나타내고 있다.
도 9a에서, 제 3 실시예와 마찬가지로, 반도체 기판(31) 위에는 제 1 실리콘 산화막(32), 제 1 실리콘 질화막(33) 및 제 2 실리콘 산화막(34)이 순차적으로 형 성되어 있다. 그리고, 제 2 실리콘 산화막(34) 및 제 1 실리콘 질화막(33) 내에는 1층째의 구리 배선(35a 내지 35d)이 형성되어 있다.
또한, 제 2 실리콘 산화막(34)과 구리 배선(35a 내지 35d) 위에는 제 2 실리콘 질화막(36), 제 3 실리콘 산화막(37)이 순차적으로 형성되어 있다. 또한, 제 3 실리콘 산화막(37) 및 제 2 실리콘 질화막(36)에는 1층째의 구리 배선(35a 내지 35d)에 접속되는 1층째의 비어 플러그(38a 내지 38d)가 형성되어 있다.
이러한 상태에서 제 3 실리콘 산화막(37) 및 비어 플러그(38a 내지 38d) 위에, 하부 전극막(39)으로서 예를 들면 TiN막을 스퍼터에 의해 50nm 내지 100nm의 두께로 형성한다. 그 후에, 제 3 실시예와 동일한 방법에 의해 하부 전극막(39)을 패터닝하여 용량 하부 전극(39a)을 형성한다.
그런데, 본 실시예에서는 용량 하부 전극(39a) 아래에 있는 비어 플러그(38a, 38b)와 다른 비어(38c, 38d) 위에도 하부 전극막(39)을 개별적으로 남겨서, 그들을 도전성 패드(39b, 39c)라고 한다. 이에 의해, 뒤의 공정에서 W로 이루어진 비어 플러그(38c, 38d)의 손상이 방지된다.
다음에, 도 9b에 나타낸 바와 같이, 용량 하부 전극(39a), 도전성 패드(39b, 39c) 및 제 3 실리콘 산화막(37) 위에 절연막(57)을 예를 들면 100nm 내지 150nm의 두께로 형성한다.
절연막(57)으로서, 예를 들면 실란 또는 TEOS를 포함하는 반응 가스를 사용하여 플라즈마 CVD법에 의해 형성한 실리콘 산화막이어도 되고, 실란과 암모니아를 포함하는 반응 가스를 사용하여 CVD법에 의해 형성한 실리콘 질화막 등을 적용한 다.
그 후에, 도 9c에 나타낸 바와 같이, 스퍼터, RIE법 등에 의해 절연막(57)을 이방성 에칭함으로써, 용량 하부 전극(39a), 도전성 패드(39b, 39c)의 측면에 절연성의 사이드월(sidewall; 57s)로서 남긴다. 이 경우, 사이드월(57s)의 막두께는, 용량 하부 전극(39a), 도전성 패드(39b, 39c)의 측면으로부터 바깥쪽에 걸쳐서 완만하면서 또한 연속적으로 얇아지고, 이에 의해 사이드월(57s)의 노출면은 경사면으로 된다.
다음에, 도 9d에 나타낸 바와 같이, 용량 하부 전극(39a), 도전성 패드(39b, 39c), 절연성 사이드월(57s) 및 제 3 실리콘 산화막(37) 위에, 유전체막(41), 도전성 보호막(42)을 순차적으로 형성한다. 이 경우, 유전체막(41)으로서, TEOS를 사용하는 플라즈마 CVD법에 의해 실리콘 산화막을 약 40nm의 두께로 형성한다. 또한, 도전성 보호막(42)으로서, TiN막을 스퍼터에 의해 약 30nm의 두께로 형성한다.
용량 하부 전극(39a)의 측부에서는 완만한 노출 경사면을 갖는 사이드월(57s) 위에 형성되는 유전체막(41), 도전성 보호막(42)의 막두께는 각각 거의 균일해진다.
그 후에, 도전성 보호막(42) 위에 포토레지스트를 도포하고, 이를 노광, 현상하여 용량 하부 전극(39a)과 그 외주로부터 밀려나오는 영역에 용량 유전체용의 레지스트 패턴(58)을 형성한다. 계속해서, 레지스트 패턴(58)을 마스크로 사용하여, 도전성 보호막(42)과 유전체막(41)을 에칭한다.
이에 의해, 용량 하부 전극(39a)의 상면과 측면을 덮는 형상으로 유전체 막(41)이 패터닝되고, 또한, 도전성 보호막(42)은 유전체막(41) 상면을 덮는 형상으로 패터닝된다. 도전성 보호막(42)의 에칭에는 예를 들면 염소계 가스가 사용되고, 유전체막(41)의 에칭에는 예를 들면 불소계 가스가 사용된다.
이 경우, 전극 패드(39b, 39c) 측부의 사이드월(57s) 위에서 적어도 도전성 보호막(42)이 남지 않도록 에칭 조건이 설정된다.
계속해서, 도 9e에 나타낸 바와 같이, 유전체막(41)과 도전성 보호막(42)의 에칭 후에 레지스트 패턴(58)을 제거한다. 그 제거 방법으로서, 예를 들면, 산소 플라즈마의 사용에 의한 애싱이 이용된다. 이 경우, 플라즈마에 의한 유전체막(41)으로의 영향은 도전성 보호막(42)에 의해 방지된다. 또한, 애싱 후에 불산 등에 의해 제 3 실리콘 산화막(37)의 표면을 클리닝할 때에, 유전체막(41)에는 사이드 에칭이 조금 들어가지만, 도전성 보호막(42)에 의한 보호에 의해 유전체막(41)의 막두께가 감소하지는 않는다.
다음에, 도 9f에 나타낸 바와 같이, 도전성 보호막(42), 제 3 실리콘 산화막(37) 및 도전성 패드(39b, 38c) 위에, 하측 배리어 메탈막(43), 주 도전막(44), 상측 배리어 메탈막(45)을 제 3 실시예와 동일한 방법에 의해 형성한다.
계속해서, 제 3 실시예와 마찬가지로, 상측 배리어 메탈막(45) 위에 레지스트 패턴(도시되지 않음)을 형성한 후에, 레지스트 패턴을 마스크로 사용하여, 상측 배리어 메탈막(45), 주 도전막(44) 및 하측 배리어 메탈막(43)을 에칭한다.
그 후에, 레지스트 패턴을 제거하면, 도 9g에 나타낸 바와 같이, 용량 하부 전극(39a), 유전체막(41)의 상방 및 그 주변에 남겨진 상측 배리어 메탈막(45), 주 도전막(44), 하측 배리어 메탈막(43)은 용량 상부 전극(47)으로 된다. 또한, 유전체막(41) 위의 도전성 보호막(42)은 용량 상부 전극(47)의 일부로 된다.
그리고, 용량 상부 전극(47), 유전체막(41) 및 용량 하부 전극(39a)에 의해 MIM 용량 소자(Q4)가 형성된다.
또한, 용량 상부 전극(39a) 이외의 영역에서, 도전성 패드(39b, 39c) 위에 남겨진 상측 배리어 메탈막(45), 주 도전막(44), 하측 배리어 메탈막(43)은 2층째의 배선(48a, 48b) 등으로서 사용된다.
MIM 용량 소자(Q4), 배선(48a, 48b) 등의 평면은 예를 들면 도 6에 나타낸 형상과 거의 동일해진다.
그 후에, 특히 도시되어 있지 않으나, 제 3 실시예와 마찬가지로, 제 4 실리콘 산화막, 제 3 실리콘 질화막 등이 형성된다. 제 3 실리콘 질화막(51), 제 5 실리콘 산화막(52)을 순차적으로 CVD법에 의해 형성한다.
이상 MIM 용량 소자(Q4)에서, 용량 하부 전극(39a)과 도전성 패드(39b, 39c) 각각의 측면에, 외측에 막두께가 완만하게 변화하는 절연성 사이드월(57s)을 형성하였으므로, 용량 하부 전극(39a) 및 도전성 패드(39b, 39c)의 각 측면에서의 급준(急峻)한 단차(段差)가 해소된다.
이에 의해, 기판면에 대하여 수직 성분의 퇴적량이 많은 조건에서 유전체막(41) 및 도전성 보호막(42)을 형성하여도, 용량 하부 전극(39a)과 도전성 패드(39b, 39c)의 측면에서의 유전체막(41) 및 도전성 보호막(42)의 막두께가 균일해 진다.
또한, 용량 하부 전극(39a)과 도전성 패드(39b, 39c)의 측방에서는 사이드월(57s) 위에 유전체막(41) 및 도전성 보호막(42)이 형성되어 그 막두께가 균일해져서, MIM 용량 소자(Q4)의 특성 열화의 발생을 미연에 방지할 수 있다. 게다가, 절연성의 사이드월(57s)은 용량 하부 전극(39a)의 측부와 용량 상부 전극(47)의 측부의 거리를 사이를 띄우는 기능도 가지므로, 그들 전극(39a, 47)의 가장자리부에서의 누설 전류의 흐름을 억제하는 것이 가능해진다.
이에 대하여, 용량 하부 전극(39a) 측부의 단차가 급준한 경우에, 기판면에 대하여 수직 성분의 퇴적량이 많은 조건에서 막을 형성하면, 측벽에서의 커버리지가 나빠져서 단차의 코너에서 유전체막(41) 및 도전성 보호막(42)이 국소적으로 얇아지고, 그 부분에서 유전체막(41)으로 누설 전류가 흐르기 쉬워져, MIM 용량 소자(Q4)에 요구되는 용량 소자 특성이 얻어지지 않게 된다.
또한, MIM 커패시터(Q4)의 유전체막(41)은 제 3 실시예와 마찬가지로, 그 위에 형성된 도전성 보호막(42)과 함께 연속해서 패터닝되므로, 패터닝시에 마스크로 되는 레지스트 패턴(46a)의 제거나 그 후의 세정 처리시에, 유전체막(41)이 플라즈마, 이온 또는 용액에 직접 접촉하는 것이 방지되어, 용량 소자 특성 향상에 기여한다.
그런데, 하부 전극막(39)을 패터닝하여 용량 하부 전극(39a)과 도전성 패드(39b, 39c)를 형성할 때에, 오버 에칭을 행하면, 도 10a에 나타낸 바와 같이, 제 3 실리콘 산화막(37)에 용량 하부 전극(39a)과 도전성 패드(39b, 39c) 이외의 영역에 오목부(37u)가 형성된다.
오목부(37u)는 용량 하부 전극(39a)과 도전성 패드(39b, 39c)의 측부에서의 단차를 크게 하는 것으로 되어, 스텝 커버리지의 개선은 더 필요해진다.
그래서, 도 10b에 나타낸 바와 같이, 용량 하부 전극(39a), 도전성 패드(39b, 39c) 및 오목부(37u) 위에 절연막(57)을 두껍게 형성하고, 이를 수직 방향으로 이방성 에칭을 행하여, 사이드월(57s)을 형성한다.
이에 의하면, 도 10c에 나타낸 바와 같이, 용량 하부 전극(39a)과 도전성 패드(39b, 39c)의 두께 이외의 요인에 기인하여 그 주위의 단차가 커져도, 사이드월(57s)에 의해 유전체막(41) 및 도전성 보호막(42)의 막두께를 거의 균일하게 할 수 있다.
(제 5 실시예)
도 11a 내지 도 11h는 본 발명의 제 5 실시예에 따른 반도체 장치의 형성 공정을 나타낸 단면도이다. 또한, 도 11a 내지 도 11h에서 도 5a 내지 도 5j와 동일한 부호는 동일 요소를 나타내고 있다.
도 11a에서, 제 3 실시예와 마찬가지로, 반도체 기판(31) 위에는 제 1 실리콘 산화막(32), 제 1 실리콘 질화막(33) 및 제 2 실리콘 산화막(34)이 순차적으로 형성되어 있다. 그리고, 제 2 실리콘 산화막(34) 및 제 1 실리콘 질화막(33) 내에는 1층째의 구리 배선(35a 내지 35d)이 형성되어 있다.
또한, 제 2 실리콘 산화막(34)과 구리 배선(35a 내지 35d) 위에는 제 2 실리콘 질화막(36), 제 3 실리콘 산화막(37)이 순차적으로 형성되어 있다. 또한, 제 3 실리콘 산화막(37) 및 제 2 실리콘 질화막(36)에는 1층째의 구리 배선(35a 내지 35d)에 접속되는 1층째의 비어 플러그(38a 내지 38d)가 형성되어 있다.
이러한 상태에서 제 3 실리콘 산화막(37) 및 비어 플러그(38a 내지 38d) 위에, 하부 전극막으로서, 예를 들면, 두께 30nm 내지 50nm의 제 1 TiN막(59a)과 두께 150nm 내지 200nm의 제 1 W막(59b)을 스퍼터에 의해 순차적으로 형성한다.
또한, 제 1 W막(59b) 위에 포토레지스트를 도포하고, 이를 노광, 현상하여, 용량 하부 전극의 평면 형상을 갖는 용량 하부 전극용의 레지스트 패턴(60')을 형성한다.
계속해서, 레지스트 패턴(60')을 마스크로 사용하여, 예를 들면 염소계 가스를 사용하는 RIE법에 의해 제 1 TiN막(59a)과 제 1 W막(59b)을 에칭한다. 그리고, 도 11b에 나타낸 바와 같이, 레지스트 패턴(60')을 제거한 후에 남겨진 제 1 TiN막(59a)과 제 1 W막(59b)을 용량 하부 전극(59)이라고 한다.
다음에, 도 11c에 나타낸 바와 같이, 용량 하부 전극(59)과 제 3 실리콘 산화막(37) 위에, 도전막으로서, 예를 들면, 두께 30nm 내지 50nm의 제 2 TiN막(60a)과 두께 150nm 내지 200nm의 제 2 W막(60b)을 스퍼터에 의해 순차적으로 형성한다.
계속해서, 도 11d에 나타낸 바와 같이, 제 2 TiN막(60a)과 제 2 W막(60b)을 스퍼터, RIE법 등에 의해 이방성 에칭하여 도전성의 사이드월(60)로서 남기고, 용량 하부 전극(59)의 일부를 형성한다. 이 경우, 사이드월(60)의 막두께 분포는 용량 하부 전극(59) 측면으로부터 바깥쪽에 걸쳐서 완만하게 변화되므로, 그 노출면은 경사면으로 된다. 또한, 도전성 사이드월(60)은 용량 하부 전극(59)의 일부를 형성한다.
또한, 용량 하부 전극(59)과 사이드월(60)의 재료는 TiN, W로 한정되는 것이 아니라, 그 밖의 금속이나 금속 화합물을 사용해도 된다. 또한, 용량 하부 전극(59)과 사이드월(60)은 2층 구조로 한정되는 것이 아니라, 단층 구조 또는 3막 이상의 다층 구조이어도 된다.
다음에, 도 11e에 나타낸 바와 같이, 용량 하부 전극(59), 도전성 사이드월(60) 및 제 3 실리콘 산화막(37) 위에, 유전체막(41), 도전성 보호막(42)을 순차적으로 형성한다. 이 경우, 유전체막(41)으로서, TEOS를 사용하는 플라즈마 CVD법에 의해 실리콘 산화막을 약 40nm의 두께로 형성한다. 또한, 도전성 보호막(42)으로서, TiN막을 스퍼터에 의해 약 30nm의 두께로 형성한다.
용량 하부 전극(59)의 측부에서의 유전체막(41)과 도전성 보호막(42)은 완만한 경사면을 갖는 사이드월(60) 위에 형성되므로, 그들 막두께는 기판 전체에서 거의 균일해진다.
그 후에, 제 3 실시예와 마찬가지로, 도전성 보호막(42) 위에 포토레지스트를 도포하고, 이를 노광, 현상하여 용량 하부 전극(59)과 그 외주로부터 밀려나오는 영역에 용량 유전체용의 레지스트 패턴(61)을 형성한다. 계속해서, 레지스트 패턴(61)을 마스크로 사용하여, 도전성 보호막(42)과 유전체막(41)을 에칭한다.
이에 의해, 용량 하부 전극(59)의 상면과 측면을 덮는 형상으로 유전체막(41)이 패터닝되고, 또한, 도전성 보호막(42)은 유전체막(41) 상면을 덮는 형상으로 패터닝된다. 도전성 보호막(42)의 에칭에는 예를 들면 염소계 가스가 사용되 고, 유전체막(41)의 에칭에는 예를 들면 불소계 가스가 사용된다.
계속해서, 도 11f에 나타낸 바와 같이, 레지스트 패턴(61)은 유전체막(41)과 도전성 보호막(42)의 에칭 후에 제거된다. 그 제거 방법으로서, 예를 들면, 산소 플라즈마의 사용에 의한 애싱이 이용된다. 이 경우, 플라즈마에 의한 유전체막(41)으로의 영향은 도전성 보호막(42)에 의해 방지된다. 또한, 애싱 후에 불산 등에 의해 제 3 실리콘 산화막(37)의 표면을 클리닝할 때에, 유전체막(41)에는 사이드 에칭이 조금 들어가지만, 도전성 보호막(42)에 의한 보호에 의해 유전체막(41)의 막두께가 감소하지는 않는다.
다음에, 도 11g에 나타낸 바와 같이, 도전성 보호막(42), 제 3 실리콘 산화막(37) 및 비어 플러그(38c, 38d) 위에, 하측 배리어 메탈막(43), 주 도전막(44), 상측 배리어 메탈막(45)을 제 3 실시예와 동일한 방법에 의해 형성한다.
계속해서, 제 3 실시예와 마찬가지로, 상측 배리어 메탈막(45) 위에 레지스트 패턴(도시되지 않음)을 형성한 후에, 레지스트 패턴을 마스크로 사용하여, 상측 배리어 메탈막(45), 주 도전막(44) 및 하측 배리어 메탈막(43)을 에칭한다.
그 후에, 레지스트 패턴을 제거하면, 도 11h에 나타낸 바와 같이, 용량 하부 전극(59) 및 유전체막(41)의 상방에 남겨진 상측 배리어 메탈막(45), 주 도전막(44), 하측 배리어 메탈막(43)은 용량 상부 전극(47)으로 된다. 또한, 유전체막(41) 위의 도전성 보호막(42)은 용량 상부 전극(47)의 일부로 된다.
그리고, 용량 상부 전극(47), 유전체막(41) 및 용량 하부 전극(59)에 의해 MIM 용량 소자(Q5)가 형성된다.
또한, 용량 상부 전극(47) 이외의 영역에서, 비어(38c, 38d) 위를 지나는 경로에 남겨진 상측 배리어 메탈막(45), 주 도전막(44), 하측 배리어 메탈막(43)은 2층째의 배선(48a, 48b) 등으로서 사용된다.
MIM 용량 소자(Q5), 배선(48a, 48b) 등의 평면은 예를 들면 도 6에 나타낸 MIM 용량 소자(Q3)의 형상과 거의 동일해진다.
그 후에, 특히 도시되어 있지 않으나, 제 3 실시예와 마찬가지로, 제 4 실리콘 산화막, 제 3 실리콘 질화막 등이 형성된다. 제 3 실리콘 질화막(51), 제 5 실리콘 산화막(52)을 순차적으로 플라즈마 CVD법에 의해 형성한다.
이상의 MIM 용량 소자(Q5)에서 용량 하부 전극(59)의 측부에는 도전성의 사이드월(60)이 형성되어 있으므로, 유전체막(41)이 형성되는 용량 하부 전극(59)의 각 측면에서의 급준한 단차가 해소된다.
이에 의해, 기판면에 대하여 수직 성분의 퇴적량이 많은 조건에서 유전체막(41) 및 도전성 보호막(42)을 형성하여도, 용량 하부 전극(59)의 측벽에서의 유전체막(41) 및 도전성 보호막(42)의 막두께가 균일해진다.
이에 의해, 용량 하부 전극(59)의 측면에서 유전체막(41) 및 도전성 보호막(42)의 막두께가 균일해져서, MIM 용량 소자(Q5)의 특성 열화의 발생을 미연에 방지할 수 있다.
또한, MIM 커패시터(Q5) 유전체막(41)은, 제 3 실시예와 마찬가지로, 그 위에 형성된 도전성 보호막(42)과 함께 연속해서 패터닝되므로, 패터닝시에 마스크로 되는 레지스트 패턴(61)의 제거나 그 후의 세정 처리시에, 플라즈마, 이온 또는 용액에 의한 유전체막(41)의 열화가 방지된다.
(제 6 실시예)
도 12는 본 발명의 제 6 실시예에 따른 반도체 장치를 나타낸 평면도이다. 또한, 도 13a 내지 도 13j는 본 발명의 제 6 실시예에 따른 반도체 장치의 도 12의 I-I선에서 본 형성 공정을 나타낸 단면도, 도 14a 내지 도 14i는 본 발명의 제 6 실시예에 따른 반도체 장치의 형성 공정의 도 12의 Ⅱ-Ⅱ선에서 본 단면도이다. 또한, 도 12, 도 13a 내지 도 13j, 도 14a 내지 도 14i에서 도 5a 내지 도 5j와 동일한 부호는 동일 요소를 나타내고 있다.
도 12에서 반도체 장치는 용량 소자 영역(A), 배선 영역(B), 퓨즈(fuse) 영역(C), 내습(耐濕) 링 영역(D) 및 그 외 영역을 갖고, 그들 영역(A 내지 D)에는 이하에 설명하는 공정을 따라 MIM 용량 소자(Q6), 배선(71), 용단(溶斷) 퓨즈(67), 내습 링(80)이 형성된다. 또한, 내습 링(80)은 칩 형상의 반도체 장치의 외주 가장자리를 따라 반도체 회로를 둘러싸는 고리 형상으로 되어 있다.
이하에 반도체 장치의 구조를 형성 공정과 함께 설명한다.
우선, 도 13a에서, 제 3 실시예와 마찬가지로, 반도체 기판(31) 위에는 제 1 실리콘 산화막(32), 제 1 실리콘 질화막(33) 및 제 2 실리콘 산화막(34)이 순차적 으로 형성되어 있다. 그리고, 제 2 실리콘 산화막(34) 및 제 1 실리콘 질화막(33) 내에서 용량 소자 영역(A), 배선 영역(B)에는 각각 구리 배선(35a, 35c)이 형성되어 있다.
내습 링 영역(D)에서 제 1 실리콘 산화막(32)에는 반도체 기판(31) 내부에 도달하는 깊이의 제 1 링용 홈(32g)이 형성되고, 또한, 제 2 실리콘 산화막(34) 및 제 1 실리콘 질화막(33) 내에는 제 1 링용 홈(32g)에 중첩되어 그보다 넓게 형성된 제 2 링용 홈(34g)이 형성되어 있다. 제 1, 제 2 링용 홈(32g, 34g)은 반도체회로를 둘러싸도록 고리 형상으로 형성된다.
제 1, 제 2 링용 홈(32g, 34g) 내에는 구리 배선(35a, 35c)과 동시에 형성된 듀얼 다마신 구조의 제 1 링(63)이 형성되어 있다. 제 1 링(63)은 TaN 배리어막과 구리막의 적층 구조를 갖고 있다.
또한, 퓨즈 영역(C)에서는, 도 14a에 나타낸 바와 같이, 반도체 기판(31)의 내부에 도달하는 깊이를 갖는 2개의 제 1 크랙 스토퍼용 홈(32e)이, 4㎛ 정도의 간격을 두고 제 1 실리콘 산화막(32) 내에 형성되어 있다. 또한, 제 2 실리콘 산화막(34) 및 제 1 실리콘 질화막(33) 내에는 제 1 크랙 스토퍼용 홈(32e)에 중첩되어 그보다 넓게 형성된 제 2 크랙 스토퍼용 홈(34e)이 형성되어 있다.
제 1, 제 2 크랙 스토퍼용 홈(32e, 34e) 내에는 구리 배선(35a, 35c)과 동시에 형성된 듀얼 다마신 구조의 제 1 크랙 스토퍼(64)가 형성되어 있다. 제 1 크랙 스토퍼(64)는 TaN 배리어막과 구리막의 적층 구조를 갖고 있다.
또한, 제 1 링(63), 제 1 크랙 스토퍼(64), 구리 배선(35a, 35c) 및 제 2 실 리콘 산화막(34) 위에는 제 2 실리콘 질화막(36)과 제 3 실리콘 산화막(37)이 CVD법에 의해 순차적으로 형성되어 있다.
이상과 같은 상태에서, 도 13b에 나타낸 바와 같이, 제 3 실리콘 산화막(37)과 제 2 실리콘 질화막(36)을 포토리소그래피법에 의해 패터닝하여, 용량 소자 영역(A) 및 배선 영역(B)에 있는 구리 배선(35a, 35c)의 일부 위에 비어 홀(37a, 37c)을 형성하고, 또한, 내습 링 영역(D)에 있는 제 1 링(63) 위에 제 3 링용 홈(37g)을 형성한다.
이와 동시에, 도 14b에 나타낸 바와 같이, 퓨즈 영역(C)에서는 제 1 크랙 스토퍼(64) 위에 이보다 넓은 제 3 크랙 스토퍼용 홈(37e)을 형성하고, 또한, 2개의 제 3 크랙 스토퍼용 홈(37e) 사이의 영역에 퓨즈용 홈(37f)을 형성한다. 퓨즈용 홈(37f)은 1.5㎛ 내지 50㎛의 길이와 약 0.5㎛의 폭을 갖고 있다.
그 후에, 비어 홀(37a, 37c), 제 3 크랙 스토퍼용 홈(37e), 제 3 링용 홈(37g) 및 퓨즈용 홈(37f) 안에, TiN 배리어막과 W막을 각각 스퍼터 및 플라즈마 CVD법에 의해 형성한다.
계속해서, CMP법에 의해 제 3 실리콘 산화막(37) 위의 배리어막, W막을 제거한다. 이에 의해 비어 홀(37a, 37c), 제 3 링용 홈(37g), 제 3 크랙 스토퍼용 홈(37e) 및 퓨즈용 홈(37f) 안에 남겨진 배리어막, W막은, 각각 비어 플러그(38a, 38c), 제 2 링(65), 제 2 크랙 스토퍼(66) 및 퓨즈(67)로서 사용된다. 또한, 퓨즈(67)의 중앙에는 CMP에 의한 오목부가 생겨져 있다. 이 형태는 사용되는 퓨즈의 폭에 의존한다. 폭이 있는(큰) 경우에는, 더욱 오목부가 생기는 경향이 있다.
다음에, 도 13c, 도 14c에 나타낸 바와 같이, 비어 플러그(38a, 38c), 제 2 링(65), 제 2 크랙 스토퍼(66) 및 퓨즈(67)를 덮는 하부 전극막(39)을 제 3 실리콘 산화막(37) 위에 스퍼터에 의해 형성한다.
또한, 하부 전극막(39) 위에 포토레지스트를 도포하고, 이를 노광, 현상함으로써, 용량 소자 영역(A)에서 비어 플러그(38a)를 포함하는 영역을 덮는 하부 전극용의 레지스트 패턴(69a)과, 배선 영역(B)에서 비어 플러그(38c)를 덮는 패드용의 레지스트 패턴(68c)과, 퓨즈 영역(C)에서 퓨즈(67)와 제 2 크랙 스토퍼(66)를 각각 덮는 퓨즈용의 레지스트 패턴(68f)과 크랙 스토퍼용의 레지스트 패턴(68e)과, 링 영역(D)에서 제 2 링(65)을 덮는 링용의 레지스트 패턴(68g)을 형성한다.
다음에, 레지스트 패턴(68a, 68c, 68e, 68f, 68g)을 마스크로 하여, 하부 전극막(39)을 스퍼터, RIE 등에 의해 에칭한다. 그 후에, 레지스트 패턴(68a, 68c, 68e, 68f, 68g)을 제거한다.
이에 의해 패터닝된 하부 전극막(39)은, 도 13d, 도 14d에 나타낸 바와 같이, 용량 소자 영역(A)에서는 비어 플러그(38a)에 접속되는 용량 하부 전극(39a)으로 되고, 배선 영역(B)에서는 비어 플러그(38c)를 덮는 도전성 패드(39c)로 되고, 퓨즈 영역(C)에서는 퓨즈(67) 및 제 2 크랙 스토퍼(66)를 덮는 보호막(39f), 제 3 크랙 스토퍼(39e)로 되고, 또한, 내습 링 영역(D)에서는 제 2 링(65)을 덮는 도전성 패드(39g)로 된다.
하부 전극막(39)을 패터닝할 때의 에칭은 과잉으로 행해지고, 레지스트 패턴(68a, 68c, 68e, 68f, 68g)으로부터 노출된 제 3 실리콘 산화막(37)의 표면에는 오목부(37u)가 형성된다. 과잉된 에칭은, 하부 전극막(39)의 도전재의 불필요 부분을 제 3 실리콘 산화막(37)의 표면으로부터 제거함으로써 누설 전류를 방지하기 위하여 행해진다.
다음에, 도 13e, 도 14e에 나타낸 바와 같이, 용량 하부 전극(39a), 도전성 패드(39f) 등 위에 유전체막(41), 도전성 보호막(42)을 순차적으로 형성한다. 또한, 유전체막(41), 도전성 보호막(42)은, 예를 들면 제 3 실시예와 마찬가지로, 각각 실리콘 산화막, TiN막에 의해 형성된다.
그 후에, 도전성 보호막(42) 위에 포토레지스트를 도포하고, 이를 노광, 현상하여 용량 하부 전극(39a)과 그 외주로부터 밀려나오는 영역에 용량 유전체용의 레지스트 패턴(43)을 형성한다.
계속해서, 레지스트 패턴(43)을 마스크로 사용하여, 도전성 보호막(42)과 유전체막(41)을 예를 들면 스퍼터, RIE 등에 의해 에칭한다. 도전성 보호막(42)과 유전체막(41)의 에칭을 오버로 행하여, 제 3 실리콘 산화막(37) 표면에 도전성 보호막(42)의 재료가 잔존하는 것을 방지한다. 이 오버 에칭에 의해 제 3 실리콘 산화막(37)에 형성된 오목부(37u)가 깊어진다.
이 후, 도 13f, 도 14f에 나타낸 바와 같이, 예를 들면 산소 플라즈마를 사용하는 애싱에 의해 레지스트 패턴(43)을 제거한다. 이 경우, 유전체막(41)은 도전성 보호막(42)에 의해 플라즈마나 이온, 또는 용액으로부터 보호된다.
다음에, 도 13g, 도 14g에 나타낸 바와 같이, 도전성 보호막(42), 제 3 실리콘 산화막(37) 및 요소(39b, 39e, 39f, 39g) 위에, 하측 배리어 메탈막(43), 주 도전막(44), 상측 배리어 메탈막(45)을 순차적으로 형성한다. 또한, 하측 배리어 메탈막(43)의 하지(下地)로서 Ti 밀착막을 형성해도 된다.
또한, 상측 배리어 메탈막(45) 위에 포토레지스트를 도포하고, 이를 노광, 현상하여 상부 전극용의 레지스트 패턴(70a)과, 배선용의 레지스트 패턴(70c)과, 퓨즈 전극용의 레지스트 패턴(70f)과, 크랙 스토퍼용의 레지스트 패턴(70e)과, 가드 링(guard ring)용의 레지스트 패턴(70g)을 형성한다.
상부 전극용의 레지스트 패턴(70a)은 용량 소자 영역(A)에서 유전체막(41) 및 도전성 보호막(42)에 중첩되고 또한 그 외주로 밀려나오는 영역에 이르는 크기를 갖고 있다. 또한, 배선 영역(B)에서 배선용의 레지스트 패턴(70c)은 비어 플러그(38c)에 중첩되는 형상을 갖고 있다. 퓨즈 영역(C)에서 퓨즈 전극용의 레지스트 패턴(70f)은 퓨즈(67)의 양단에 중첩되는 위치에 형성되고, 또한, 크랙 스토퍼용의 레지스트 패턴(70e)은 제 2 크랙 스토퍼(66)를 덮는 범위에 형성되어 있다. 또한, 내습 링 영역(D)에서 가드 링용의 레지스트 패턴(70g)은 제 3 링(39g)에 중첩되도록 프레임 형상으로 형성되어 있다.
다음에, 그들 레지스트 패턴(70a, 70c, 70f, 70e, 70g)을 마스크로 사용하여, 하측 배리어 메탈막(43), 주 도전막(44) 및 상측 배리어 메탈막(45)을 스퍼터, RIE 등으로 이방성 에칭한다. 그 후에, 레지스트 패턴(70a, 70c, 70f, 70e, 70g)을 제거한다.
이러한 하측 배리어 메탈막(43), 주 도전막(44) 및 상측 배리어 메탈막(45)의 패터닝에 의해, 도 13h, 도 14h에 나타낸 바와 같이, 용량 소자 영역(A)에서는 용량 상부 전극(47)이 형성되고, 배선 영역(B)에서 도전성 패드(39c)를 통하여 비어 플러그(38c)에 접속되는 배선(71)이 형성된다. 또한, 퓨즈 영역(C)에서는 용단 퓨즈(67)의 양단에 접속되는 전극(72, 73)이 형성되고, 그 양측에는 제 3 크랙 스토퍼(75)가 형성된다. 또한, 내습 링 영역(D)에서는 제 4 링(74)이 형성된다.
이에 의해, 용량 소자 영역(A)에서 용량 상부 전극(47), 유전체막(41) 및 용량 하부 전극(39a)에 의해 MIM 용량 소자(Q6)가 형성된다. 또한, MIM 용량 소자(Q6)에서 제 3 실시예와 마찬가지로, 유전체막(41) 위의 도전성 보호막(42)은 용량 상부 전극(47)의 일부를 형성하고, 또한, 용량 상부 전극(47) 아래에 Ti 밀착막이 형성되는 경우에, Ti 확산 방지막으로서 기능한다.
또한, 제 1 내지 제 4 링(63, 65, 39g, 74)에 의해 내습 링(80)이 형성된다. 내습 링(80)은 기판 외주에 따른 프레임 형상으로 되어 있어서, 각 막의 계면을 통하여 외부로부터 수분 등이 침입하는 것을 방지하는 기능을 갖고 있다. 또한, 제 1 내지 제 4 크랙 스토퍼(64, 66, 39e, 75)는 막두께 방향으로 연속해서 금속 또는 금속 화합물을 적막(積膜)하여 형성되므로, 용단 퓨즈(67)를 레이저 조사에 의해 용단할 때에, 그 충격에 의해 그 주위에 발생하는 크랙이 바깥쪽으로 확장되는 것을 방지하는 기능을 갖고 있다.
그런데, 하측 배리어 메탈막(43), 주 도전막(44), 상측 배리어 메탈막(45)을 패터닝할 때에는, 과잉된 에칭을 행하여 제 3 실리콘 산화막(37) 표면에 금속 재료가 남는 것을 방지한다. 이에 의해, 제 3 실리콘 산화막(37) 표면의 오목부(37u)의 일부는 더 깊어진다.
또한, 그 과잉된 에칭에 의하면, 퓨즈 영역(C)에서 전극(72, 73)으로부터 노출된 보호막(39f)이 (에천트(atchant)에 의해) 얇아진다. 이에 의해, 레이저 조사하여 용단 퓨즈(67)를 용단할 때에, 보호막(39f)이 그 용단을 가로막는 일이 없어진다. 또한, 전극(72, 73)으로부터 노출된 보호막(39f)을 에칭에 의해 도 13i에 나타낸 바와 같이 제거해도 되고, 이에 의해 퓨즈(65)의 용단이 더 용이해진다.
또한, 주 도전막(44) 등을 패터닝할 때에 사용되는 마스크는 포토레지스트를 사용하는 것에 한정되지 않는다. 예를 들면, 포토레지스트와 상측 배리어 메탈막(45) 위에 실리콘 산화막(도시되지 않음)을 형성한 후에, 레지스트 패턴(70a, 70c, 70f, 70e, 70g)을 마스크로 하여 실리콘 산화막을 패터닝하여 그들을 하드 마스크로서 사용해도 된다.
이 후에, 도 13j, 도 14i에 나타낸 바와 같이, 제 4 실리콘 산화막(77), 제 3 실리콘 질화막(78)이 형성된다.
상기한 실시예에서, 하부 전극막(39)을 패터닝하여 용량 하부 전극(39a)을 형성할 때에, 동시에, 배선 영역(B), 퓨즈 영역(C) 및 내습 링 영역(D)에 형성된 비어 플러그(38c), 용단 퓨즈(67), 제 2 크랙 스토퍼(66) 및 제 2 링(65)을 개별적으로 덮는 형상으로 하부 전극막(39)을 패터닝하고 있다. 여기서, 비어 플러그(38c), 용단 퓨즈(67), 제 2 크랙 스토퍼(66) 및 제 2 링(65)은 TiN 배리어막과 W막으로 형성되어 있다.
W막은 제 3 실리콘 산화막(37)의 표면으로부터 에칭 잔사를 제거하기 위하여 사용되는 약액(藥液), 처리 조건에 따라서는 에칭되기 쉬운 경우가 있다. 그러나, 비어 플러그(38c), 용단 퓨즈(67), 제 2 크랙 스토퍼(66) 및 제 2 링(65)은 하부 전극막(39)의 패턴에 의해 덮인 상태로 되어 있기 때문에, 처리되는 약액에 의해 손상을 받지는 않는다.
그래서 용단 퓨즈(67)의 W막을 보호막(39f)에 의해 덮지 않은 상태에서, 제 3 실리콘 산화막(37)의 표면을 약액으로 웨트 처리하면, 도 15에 나타낸 바와 같이, 용단 퓨즈(67)가 용액에 의해 에칭되어 그 오목부(67u)가 깊어지기 쉬운 경우가 있다. 이 결과, 용단 퓨즈(67)의 상방에서, 제 4 실리콘 산화막(77), 제 3 실리콘 질화막(78) 내에 공동(空洞)(79)이 형성되기 쉬워지는 경우가 상정된다. 상부 절연막의 두께 및 형상이 변화됨으로써, 레이저에 의한 용단 퓨즈(67)의 용단이 안정해지지 않게 된다.
따라서, 본 실시예와 같이, 용량 하부 전극(39a)을 형성하는 금속막에 의해 용단 퓨즈(67)를 덮는 것은 용단 퓨즈(67)의 막 감소 방지에 유효하다.
이상 설명한 실시예는 전형예로서 든 것에 지나지 않고, 그 각 실시예의 구성요소를 조합시키는 것, 그 변형 및 변경은 당업자에게 있어 명백하고, 당업자라면 본 발명의 원리 및 청구범위에 기재한 발명의 범위를 일탈하지 않고 상술한 실시예의 다양한 변형을 행할 수 있는 것은 명백하다.

Claims (20)

  1. 반도체 기판과,
    반도체 기판의 상방(上方)에 형성되는 절연막과,
    상기 절연막 내에 형성되는 제 1 도전성 플러그와,
    상기 절연막 내에 형성되는 제 2 도전성 플러그와,
    상기 제 1 도전성 플러그의 한쪽 단(端)에 접속되고 또한 상기 절연막 위에 형성되는 제 1 배리어 금속막으로 이루어진 용량 하부 전극과, 상기 용량 하부 전극의 상면 및 측면 위에 형성되는 유전체막과, 상기 유전체막의 상면 위에 형성된 도전성 보호막과, 상기 도전성 보호막의 상면 및 측면의 위에 형성되고 또한 상기 용량 하부 전극보다 넓게 형성된 제 2 배리어 금속막과 주(主) 도체막으로 이루어진 용량 상부 전극을 갖는 용량 소자와,
    상기 제 2 도전성 플러그의 한쪽 단에 접속되고, 상기 절연막 위에 형성되는 배선을 포함하고,
    상기 배선은, 상기 제 1 배리어 금속막으로 이루어진 제 1 층과, 상기 제 1 층 위에 적층되는 상기 제 2 배리어 금속막과 주 도체막으로 이루어진 제 2 층을 포함하는 것인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 용량 상부 전극의 외주(外周) 가장자리는, 상기 유전체막의 외주 가장자리의 외측으로 확장되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 배리어 금속막은 상기 절연막의 표면 위에 형성되는 밀착막을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 용량 소자의 측방(側方)에서 상기 절연막 내에 형성된 퓨즈(fuse)와,
    상기 용량 하부 전극을 형성하는 재료와 동일한 도전막으로 형성되고 또한 상기 퓨즈의 일부 또는 전체를 덮는 보호 패턴을 갖는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판 위의 절연막 내에 제 1 도전성 플러그와 제 2 도전성 플러그를 형성하는 공정과,
    상기 절연막 위에 제 1 배리어 금속막으로 이루어진 제 1 금속막을 형성하는 공정과,
    상기 제 1 금속막을 패터닝하여, 상기 절연막 내에 형성된 제 1 도전성 플러그의 한쪽 단에 접속되는 용량 하부 전극을 형성하는 동시에, 상기 제 2 도전성 플러그의 한쪽 단에 접속되는 배선의 제 1 층을 형성하는 공정과,
    상기 용량 하부 전극의 상면 및 측면과 상기 절연막 위에 유전체막을 형성하고, 상기 유전체막의 위에 도전성 보호막을 형성하는 공정과,
    상기 유전체막 및 상기 도전성 보호막을 패터닝하여 상기 용량 하부 전극의 상기 상면 및 측면을 덮는 형상의 용량 유전체막을 형성하는 공정과,
    상기 용량 유전체막과 상기 절연막 위에, 상기 용량 유전체막의 위에 적층되는 제 2 배리어 금속막과 주 도체막을 갖는 제 2 금속막을 형성하는 공정과,
    상기 제 2 금속막을 패터닝하여 상기 용량 유전체막의 상면을 덮는 용량 상부 전극을 형성하는 공정과,
    상기 제 2 금속막을 패터닝하여, 상기 제 1 층 위에 상기 배선의 제 2 층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    패터닝된 상기 도전성 보호막으로부터 노출된 상기 절연막의 표면을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 절연막 내에 플러그를 형성하는 공정과, 상기 제 1 금속막과 상기 제 2 금속막 중 적어도 한쪽을 패터닝하여 상기 플러그 위를 덮는 금속 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 절연막 내에 제 1 금속의 제 1 내습(耐濕) 링을 형성하는 공정과, 상기 제 1 금속막을 패터닝하여 상기 제 1 내습 링에 접속되는 제 2 내습 링을 형성하는 공정과, 상기 제 2 금속막을 패터닝하여 상기 제 2 내습 링에 중첩되는 제 3 내습 링을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
US7956466B2 (en) 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
CN103367104A (zh) * 2012-03-26 2013-10-23 上海宏力半导体制造有限公司 一种对金属电容上电极的刻蚀方法
JP6075114B2 (ja) * 2013-02-27 2017-02-08 ローム株式会社 半導体装置および半導体装置の製造方法
JP6336826B2 (ja) * 2014-06-04 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置
JP6582669B2 (ja) * 2015-07-22 2019-10-02 Tdk株式会社 薄膜キャパシタ及び半導体装置
US11894297B2 (en) * 2021-07-29 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal capacitor having electrodes with increasing thickness
TWI782805B (zh) * 2021-12-01 2022-11-01 力晶積成電子製造股份有限公司 電容器結構及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217373A (ja) 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置の製造方法及びその製造方法を用いて製造された半導体装置
KR100585115B1 (ko) 2003-12-10 2006-05-30 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
KR100732132B1 (ko) 2003-12-11 2007-06-27 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1256156B (it) 1992-10-06 1995-11-29 Montecatini Tecnologie Srl Catalizzatore in granuli particolarmente per la deidrogenazione ossidativa di metanolo a formaldeide
JPH08316430A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
JP2000183312A (ja) * 1998-12-17 2000-06-30 Nec Corp 半導体装置
EP1132973A1 (de) 2000-03-06 2001-09-12 Infineon Technologies AG Metall-Isolator-Metall-Kondensator und Verfahren zu seiner Herstellung
JP2002043517A (ja) 2000-07-21 2002-02-08 Sony Corp 半導体装置およびその製造方法
US6717193B2 (en) * 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
JP2003318269A (ja) 2002-04-24 2003-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100480641B1 (ko) * 2002-10-17 2005-03-31 삼성전자주식회사 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2004303908A (ja) 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4442189B2 (ja) * 2003-10-24 2010-03-31 ソニー株式会社 半導体装置、平面表示装置およびそれらの製造方法
JP3962402B2 (ja) * 2003-11-10 2007-08-22 松下電器産業株式会社 半導体装置
US7453128B2 (en) * 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4282450B2 (ja) * 2003-12-01 2009-06-24 エルピーダメモリ株式会社 半導体装置の製造方法
US7199001B2 (en) * 2004-03-29 2007-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming MIM capacitor electrodes
JP2006253268A (ja) * 2005-03-09 2006-09-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4928748B2 (ja) * 2005-06-27 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100688686B1 (ko) 2005-12-29 2007-03-02 동부일렉트로닉스 주식회사 Ｍｉｍ 구조 커패시터 제조방법
JP2006210952A (ja) 2006-04-26 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217373A (ja) 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置の製造方法及びその製造方法を用いて製造された半導体装置
KR100585115B1 (ko) 2003-12-10 2006-05-30 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
KR100732132B1 (ko) 2003-12-11 2007-06-27 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

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