JPWO2008114418A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JPWO2008114418A1
JPWO2008114418A1 JP2009505017A JP2009505017A JPWO2008114418A1 JP WO2008114418 A1 JPWO2008114418 A1 JP WO2008114418A1 JP 2009505017 A JP2009505017 A JP 2009505017A JP 2009505017 A JP2009505017 A JP 2009505017A JP WO2008114418 A1 JPWO2008114418 A1 JP WO2008114418A1
Authority
JP
Japan
Prior art keywords
film
capacitor
lower electrode
semiconductor device
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009505017A
Other languages
English (en)
Other versions
JP5212361B2 (ja
Inventor
鉄夫 吉村
鉄夫 吉村
渡邉　健一
健一 渡邉
大塚　敏志
敏志 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPWO2008114418A1 publication Critical patent/JPWO2008114418A1/ja
Application granted granted Critical
Publication of JP5212361B2 publication Critical patent/JP5212361B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

半導体基板１の上方に形成される絶縁膜と、絶縁膜７上に形成される容量下部電極１１ｂと、容量下部電極１１ｂの上面及び側面の上に形成される誘電体膜１３と、誘電体膜１３の上に形成され且つ容量下部電極１１ｂよりも広く形成された金属膜の第１金属パターンから構成される容量上部電極１９ｂとを有する容量素子と、絶縁膜７上で前記金属膜の第２金属パターンから構成される配線１９ａ，１９ｂと、を有するキャパシタを有している。【選択図】図１Ｊ

Description

本発明は、半導体装置及びその製造方法に関し、特に、下部金属膜と上部金属膜の間に絶縁膜が形成される構造のＭＩＭ容量素子を有する半導体装置とその製造方法に関する。
高速動作が要求される高周波アナログ集積回路の容量素子として、ＭＩＭ（Metal-Insulator-Metal）容量素子が使用されている。ＭＩＭ容量素子は、ＭＯＳ（Metal-Insulator-Semiconductor) 容量素子に比べて寄生抵抗や寄生容量の低減が可能である。
ＭＩＭ容量素子として、例えば、特開２００３−３１８２６９号公報（特許文献１）には、層間絶縁膜上に形成されたアルミニウム銅（ＡｌＣｕ）からなる下膜電極膜と、下膜電極膜上に形成された誘電体膜と、誘電体膜上に形成された上膜電極膜を有する構造が記載されている。
また、特開２００４−３０３９０８号公報（特許文献２）には、基板を覆う層間絶縁膜上に形成されたＡｌＣｕ膜をパターニングすることにより、層間絶縁膜上に配線を形成すると同時にＭＩＭ容量素子の上部電極を形成することが記載されている。
特開２００６−２１０９５２号公報（特許文献３）には、特許文献２と同じ構造のＭＩＭ容量素子において容量下部電極の厚みを容量上部電極の厚みよりも薄くすることと、容量下部電極に接続されるコンタクトをその下の層間絶縁膜内に形成することが記載されている。
特許文献２、特許文献３に記載のＭＩＭ容量素子では、容量下部電極と容量絶縁膜と容量上部電極が同じ平面形状を有している。
また、特表２００３−５２６９２７号公報（特許文献４）には、同じ平面形状の容量下部電極及び誘電体膜と、誘電体膜上より狭い形状で誘電体膜上に形成された容量上部電極を有するＭＩＭコンデンサが記載されている。
特開２００３−３１８２６９号公報 特開２００４−３０３９０８号公報 特開２００６−２１０９５２号公報 特表２００３−５２６９２７号公報
ところで、特許文献１に記載のＭＩＭ容量素子は、例えば図１６に示すように、層間絶縁膜１０１上に第１バリアメタル膜１０２、ＡｌＣｕ膜１０３、第２バリアメタル膜１０４、誘電体膜１０５及び上膜電極膜１０６を順に形成し、その後に、上部電極膜１０６と誘電体膜１０５を別々にパターニングするといったプロセスを経て形成される。
ＭＩＭ容量素子１００の下膜電極膜を構成するＡｌＣｕ膜１０３は、一般に、スパッタで成膜されて多結晶構造となり、結晶の大きさは不均一であって結晶粒界により生じる窪みの深さはまちまちであるため、ＡｌＣｕ膜１０３の表面には凹凸が生じてしまう。その凹凸は、ＡｌＣｕ膜１０３が厚くなるほど顕著に表れる。
一方、ＭＩＭ容量素子１００の側方では、同じ第１バリアメタル膜１０２、ＡｌＣｕ膜１０３及び第２バリアメタル膜１０４をパターニングして配線１０７ａ，１０７ｂが形成さる。この場合、配線１０７ａ，１０７ｂの抵抗を下げるためにＡｌＣｕ膜１０３は厚く形成されるので、ＡｌＣｕ膜１０３表面の凹凸差が大きくなる。
ＡｌＣｕ膜１０３の凹凸の差が大きくなると、その上に形成される誘電体膜１０５の膜厚が不均一となり、電界集中箇所が生じてリーク電流が流れたり、その凸部で誘電体膜１０５に絶縁破壊が生じたりするおそれがある。
これに対して、特許文献２、３に記載のＭＩＭ容量素子は、図１７Ａに示すように、ＡｌＣｕ膜１０３とその下の第１バリアメタル膜１０２の間に誘電体膜１０５が形成されているので、誘電体膜１０５はＡｌＣｕ膜１０３の上面に生じる凹凸の影響を受けなくなる。このような構造では、第１バリアメタル膜１０２が下部電極となり、ＡｌＣｕ膜１０３が上部電極となる。
しかし、ＡｌＣｕ膜１０３が厚くなるとＡｌＣｕ膜１０３のエッチングの終点の制御が難しくなる。そして、ＡｌＣｕ膜１０３にエッチング不足が生じる場合には、横方向へのリーク電流が増加する原因となる。
一方、エッチングが過剰になる場合には、図１７Ｂに示すように、ＡｌＣｕ膜１０３に続いて誘電体膜１０５もエッチングされて、ＡｌＣｕ膜１０３と誘電体膜１０５の形状が同じになる。この結果、誘電体膜１０５の縁部で第１バリアメタル膜（下部電極）１０２とＡｌＣｕ膜（上部電極）１０３が接近し、それらの間にリーク電流が流れやすくなる。
特に、ＭＩＭ容量１００の電荷容量を増加させるために誘電体膜１０５を薄くすると、誘電体膜１０５のエッチング制御も難しくなるので、パターニングによりＡｌＣｕ膜１０３と第１バリアメタル膜１０２は同じ平面形状になり易い。
本発明の目的は、容量素子の特性を向上することができる半導体装置及びその製造方法を提供することにある。
本発明の観点によれば、絶縁膜上に形成される容量下部電極と、容量下部電極の上面及び側面の上に形成される容量誘電体膜と、容量誘電体膜の上に形成され且つ容量下部電極よりも広く形成された金属膜の第１金属パターンから構成される容量上部電極とを有する容量素子と、絶縁膜上で金属膜の第２金属パターンから構成される配線とを有している。
配線を構成する金属膜のパターンによって容量上部電極を構成するとともに、容量上部電極を容量下部電極より広い形状となし、さらに容量誘電体膜を容量下部電極の上面及び側面を覆う形状としている。
これにより、配線を構成する金属膜により容量上部電極を構成する場合であっても、容量上部電極と容量下部電極の縁部での距離を容量誘電体膜と同じかそれ以上に離すことが可能になり、容量素子の縁部でのリーク電流を抑制することができる。
図１Ａ〜図１Ｍは、本発明の第１実施形態に係る半導体装置及びその形成工程を示す断面図である。 . . . . 図２Ａ〜図２Ｋは、本発明の第１実施形態に係る半導体装置及びその形成工程を示す平面図である。 . . . 図３Ａ〜図３Ｄは、本発明の第２実施形態に係る半導体装置及びその形成工程を示す断面図である。 . 図４Ａ〜図４Ｃは、本発明の第２実施形態に係る半導体装置及びその形成工程を示す平面図である。 . 図５Ａ〜図５Ｊは、本発明の第３実施形態に係る半導体装置及びその形成工程を示す断面図である。 . . . . 図６は、本発明の実施形態に係る第３〜第５半導体装置を示す平面図である。 図７は、本発明の第３実施形態に係る半導体装置内の容量素子を構成する誘電体膜のパターニング後にウェット処理を行った状態を示す断面平面図である。 図８Ａは、本発明の第３実施形態に係る半導体装置を構成する容量素子とリファレンスの容量素子の電荷容量を示し、図８Ｂは、発明の第３実施形態に係る半導体装置を構成する容量素子とリファレンスの容量素子のリーク電流特性を示している。 図９Ａ〜図９Ｇは、本発明の第４実施形態に係る半導体装置及びその形成工程を示す断面図である。 . . 図１０Ａ〜図１０Ｃは、本発明の第４実施形態に係る半導体装置及びその形成工程の別の例を示す断面図である。 図１１Ａ〜図１１Ｈは、本発明の第５実施形態に係る半導体装置及びその形成工程を示す断面図である。 . . 図１２は、本発明の第６実施形態に係る半導体装置を示す平面図である。 図１３Ａ〜図１３Ｊは、本発明の第６実施形態に係る半導体装置及びその形成工程において図１２のＩ−Ｉ線から見た断面図である。 . . . . 図１４Ａ〜図１４Ｈは、本発明の第６実施形態に係る半導体装置及びその形成工程において図１２のＩＩ−ＩＩ線から見た断面図である。 . . . . 図１５は、リファレンスに係る半導体装置を示す断面図である。 図１６は、第１の従来技術に係る半導体装置を示す断面図である。 図１７Ａ、図１７Ｂは、それぞれ第２、第３の従来技術に係る半導体装置を示す断面図である。
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１Ａ〜図１Ｍは、本発明の第１実施形態を示す半導体装置の形成工程を示す断面図、図２Ａ〜図２Ｋは、本発明の第１実施形態を示す半導体装置の形成工程を示す平面図である。なお、図１Ａは、図２ＡのＶ−Ｖ線断面図である。
まず、図１Ａ、図２Ａに示すように、シリコン等の半導体基板１上に形成されたシリコン酸化膜よりなる第１層間絶縁膜２上に、第１バリアメタル膜３、第１主導電膜４及び第２バリアメタル膜５をスパッタにより順に形成する。
第１、第２のバリアメタル膜３、５として例えば４０ｎｍのチタン（Ｔｉ）膜と厚さ１００ｎｍの窒化チタン（ＴｉＮ）膜の二層構造が形成され、第１主導電膜４として例えば厚さ１μｍのＡｌＣｕ（アルミニウム銅）膜が形成される。
その後に、第２バリアメタル膜５上にフォトレジストを塗布し、これを露光、現像して配線形状のレジストパターン（不図示）を形成する。その後に、レジストパターンをマスクに使用して塩素系ガスを用いる反応性イオンエッチング（ＲＩＥ）法により、第２バリアメタル膜５から第１バリアメタル膜３までの各膜をエッチングする。この場合、第１バリアメタル膜３が残らないようにオーバーエッチングを行う。
これにより、レジストパターン（不図示）の下に残された第１バリアメタル膜３、第１主導電膜４及び第２バリアメタル膜５を一層目の配線６ａ，６ｂとする。その後、一層目の配線６ａ、６ｂ上のレジストパターンを除去する。
次に、図１Ｂ、図２Ｂに示すように、一層目の配線６ａ、６ｂを覆う第２層間絶縁膜７をＣＶＤ法により第１層間絶縁膜２上に形成する。第２層間絶縁膜７として、例えば、ＴＥＯＳ（テトラエトキシシラン）又はシラン系ガスを含むガスを使用してシリコン酸化膜を成長する。
続いて、第２層間絶縁膜７の上面を化学機械研磨（ＣＭＰ）法により平坦化する。その後、第２層間絶縁膜７上にレジスト８を塗布し、これを露光、現像して、例えば配線６ａ、６ｂの上に開口部８ａ〜８ｄを形成する。
さらに、図１Ｃ、図２Ｃに示すように、レジスト８をマスクにして、例えばフッ素系反応ガスを使用するＲＩＥ法により第２層間絶縁膜７を異方性エッチングし、これにより配線６ａ、６ｂの上に一層目のビアホール７ａ〜７ｄを形成する。
レジスト８を除去した後に、図１Ｄ、図２Ｄに示すように、一層目のビアホール７ａ〜７ｄ内に一層目のビアプラグ１０ａ〜１０ｄを形成する。一層目のビアプラグ１０ａ〜１０ｄは次のような工程により形成される。
即ち、ビアホール７ａ〜７ｄの底面及び内壁面と第２層間絶縁膜７上にビア用バリアメタル膜９ａ、例えばＴｉＮ膜をスパッタにより形成し、続いて、一層目のビアホール７ａ〜７ｄ内にタングステン（Ｗ）膜９ｂを埋め込む。Ｗ膜９ｂは、例えば六フッ化タングステンを含むガスを使用してＣＶＤ法により成長される。
その後に、Ｗ膜９ｂ、ビア用バリアメタル膜９ａをＣＭＰ法により研磨して第２層間絶縁膜７の上面上から除去する。これにより一層目のビアホール７ａ〜７ｄ内に残されたＷ膜９ｂ、ビア用バリアメタル膜９ａは、一層目のビアプラグ１０ａ〜１０ｄとして使用される。
なお、タングステンの代わりに、タンタル（Ｔａ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、Ｔｉ等の金属を使用してもよい。
次に、図１Ｅ、図２Ｅに示すように、一層目のビアプラグ１０ａ〜１０ｄ及び第２層間絶縁膜７の上に、第３バリアメタル膜１１を形成する。第３バリアメタル膜１１として、例えば、厚さ４０ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜をスパッタにより順に形成する。なお、Ｔｉ膜の代わりにＴａ膜を形成してもよく、また、ＴｉＮ膜の代わりにＴａＮを形成してもよい。
続いて、第３バリアメタル膜１１上にレジストを塗布し、これを露光、現像することにより、配線用のレジストパターン１２ａ，１２ｃと容量下部電極用のレジストパターン１２ｂを形成する。
配線用のレジストパターン１２ａ，１２ｃは、その一部が所定の一層目のビアプラグ１０ａ、１０ｄに重なる位置に配置される。また、容量下部電極用のレジストパターン１２ｂは、例えば四角形の平面形状を有し、別の一層目のビアプラグ１０ｂ、１０ｃに重なる位置に形成される。
次に、図１Ｆ、図２Ｆに示すように、塩素系ガスを使用してＲＩＥ法により第３バリアメタル膜１１を異方性エッチングし、これにより、配線用のレジストパターン１２ａ，１２ｃの下の残された第３バリアメタル膜１１を下側配線バリアメタル膜１１ａ，１１ｃとし、また、容量下部電極用のレジストパターン１２ｂの下に残された第３バリアメタル膜１１を容量下部電極１１ｂとする。
レジストパターン１２ａ〜１２ｃを除去した後に、図１Ｇ、図２Ｇに示すように、下側配線バリアメタル膜１１ａ，１１ｃ、容量下部電極１１ｂ及び第２層間絶縁膜７の上に誘電体膜１３を形成する。誘電体膜１３として、厚さ４０ｎｍのシリコン酸化膜をＣＶＤ法により形成する。シリコン酸化膜形成に使用される反応ガスは、例えば、シラン系ガス又はＴＥＯＳを含むガスである。なお、シリコン酸化膜の代わりにシリコン窒化膜、酸化タンタル膜等を形成してもよい。
次に、図１Ｈ、図２Ｈに示すように、誘電体膜１３上にフォトレジストを塗布し、これを露光、現像してレジストパターン１４を形成する。レジストパターン１４は、容量下部電極１１ｂに重なり且つ容量下部電極１１ｂの周囲にはみ出る平面形状となっている。
続いて、レジストパターン１４をマスクにして、ＲＩＥ法により誘電体膜１３を異方性エッチングする。誘電体膜１３がシリコン酸化膜の場合にはエッチングガスとして例えばフッ素系ガスを使用する。
次に、図１Ｉ、図２Ｉに示すように、誘電体膜１３、下側配線バリアメタル膜１１ａ，１１ｃ及び第２層間絶縁膜７の上の全体に、例えば、厚さ４０ｎｍのＴｉＮ膜からなる第４バリアメタル膜１５と、厚さ１μｍのＡｌＣｕ膜からなる第２主導電膜１６と、厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜の積層構造からなる第５バリアメタル膜１７をスパッタにより順に形成する。
なお、第２主導電膜１６としてＡｌＣｕ膜の代わりにＡｌＳｉ膜、ＡｌＳｉＣｕ膜を用いてもよい。また、第４、第５バリアメタル膜１５、１７を構成するＴｉＮ膜の代わりにＴａＮ膜を使用してもよいし、第５バリアメタル膜１７を構成するＴｉ膜の代わりにＴａ膜を使用してもよい。
続いて、第５バリアメタル膜１７上にフォトレジストを塗布し、これを露光、現像することにより、図１Ｊ、図２Ｊに示すように、配線用のレジストパターン１８ａ，１８ｃと上部電極用のレジストパターン１８ｂを形成する。
上部電極用のレジストパターン１８ｂは、容量下部電極１１ｂ及び誘電体膜１３に重なる形状を有している。しかも、上部電極用のレジストパターン１８ｂの外周縁の少なくとも一部は、誘電体膜１３の外周縁と容量下部電極１１ｂの外周縁の間に位置する形状となっている。また、上部電極用のレジストパターン１８ｂの縁部は容量下部電極１１ｂの縁部から横方向に例えば、０．３μｍ〜１．０μｍ程度広がる形状となっている。
このような状態で、レジストパターン１８ａ〜１８ｃをマスクに使用して、第５バリアメタル膜１７から第４バリアメタル膜１５および下側配線バリアメタル膜１１ａ,１１ｃまでの各膜をＲＩＥ法により異方性エッチングする。エッチングガスとして塩素系ガスを用いる。なお、エッチング後にレジストパターン１８ａ〜１８ｃは除去される。
なお、レジストパターン１８ａ〜１８ｃと第５バリアメタル膜１７の間にシリコン酸化膜を形成した後に、シリコン酸化膜をパターニングしてこれをハードマスクとして使用してもよい。
これにより、図１Ｋ、図２Ｋに示すように、上部電極用のレジストパターン１８ｂの下に残された第４バリアメタル膜１５、主導電膜１６、第５バリアメタル膜１７は容量上部電極１９ｂとなる。そして、容量上部電極１９ｂ、誘電体膜１３及び容量下部電極１１ｂによってＭＩＭ容量素子Ｑ１が構成される。
また、配線用のレジストパターン１８ａ，１８ｃの下に残された下側配線バリアメタル膜１１ａ,１１ｃ、第４バリアメタル膜１５、第２主導電膜１６、および第５バリアメタル膜１７を二層目の配線１９ａ，１９ｃとする。
ところで、容量上部電極１９ｂを構成する第２主導電膜１６の膜厚は厚く、しかも第２主導電膜１６のエッチングはそのレートを高くする条件に設定されるので、その下の誘電体膜１３も連続してエッチングされる。
これにより、容量上部電極１９ｂと誘電体膜１３のそれぞれの外周縁がほぼ一致するが、容量下部電極１１ｂの側面は誘電体膜１３に覆われ、しかも、容量上部電極１９ｂの縁部は、誘電体膜１３を介して容量下部電極１１ｂの縁部の斜め上に位置するので、それらの縁部の距離を誘電体膜１３の膜厚以上に離すことが可能になる。
容量下部電極１１ｂの縁部と容量上部電極１９ｂの互いの縁部の間隔の調整は、容量上部電極１９ｂの形状を変えることにより行え、ＭＩＭ容量素子を形成容量素子Ｑ１の縁部でのリーク電流の抑制が容易になる。
次に、図１Ｌに示すように、ＭＩＭ容量素子Ｑ１及び二層目の配線１９ａ，１９ｃを覆う第３層間絶縁膜２０をＣＶＤ法により及び第２層間絶縁膜７上に形成する。第３層間絶縁膜２０は例えばシリコン酸化膜から構成され、ＴＥＯＳ、シラン等のガスを使用して成長される。
さらに、二層目の配線１９ａ，１９ｃと容量上部電極１９ｂのそれぞれの上に、二層目のビアホール２０ａ〜２０ｄを第３層間絶縁膜２０内に形成し、その中に二層目のビアプラグ２１ａ〜２１ｄを形成する。
なお、二層目のビアホール２０ａ〜２０ｄ、二層目のビアプラグ２１ａ〜２１ｄの形成は、一層目のビアホール７ａ〜７ｄ、ビアプラグ１０ａ〜１０ｄの形成と同様に、金属の成膜とフォトリソグラフィー法とＣＭＰ処理により形成される。
この後に、図１Ｍに示すように、第３層間絶縁膜１９上に三層目の配線２５ａ〜２５ｃを形成する。三層目の配線２５ａ〜２５ｃは、第６バリアメタル膜２２と第３の主導電膜２３と第７バリアメタル膜２４の積層構造から構成される。三層目の配線２５ａ〜２５ｃは、一層目の配線６ａ，６ｂと同様に積層構造をフォトリソグラフィー法によりパターニングすることにより形成される。
第６、第７バリアメタル膜２２、２４として例えば厚さ４０ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮの二層構造が形成され、第３の主導電膜２３として例えば厚さ１μｍのＡｌＣｕ膜が形成される。
この後に、特に図示しないが、さらに上側の層間絶縁膜、配線等が形成される。
以上のような構造のＭＩＭ容量素子Ｑ１において、二層目の配線１９ａ、１９ｃと同じ第２主導電膜１６等から構成される容量上部電極１９ｂの縁部はその下方の誘電体膜１３の縁部と連続してパターニングされる。
これにより、容量上部電極１９ｂは誘電体膜１３と同一平面形状となるが、誘電体膜１３が容量下部電極１１ｂ及びその周囲を覆うような平面形状となっているので、容量上部電極１９ｂの縁部と容量下部電極１１ｂの縁部は互いに横方向に所望の距離で離すことが可能になる。従って、ＭＩＭ容量素子Ｑ１の縁部における上下の電極間でのリーク電流の発生が抑制される。
（第２の実施の形態）
図３Ａ〜図３Ｄは、本発明の第２実施形態を示す半導体装置の形成工程を示す断面図、図４Ａ、図４Ｃは、本発明の第２実施形態を示す半導体装置の形成工程を示す平面図である。なお、図３Ａ〜図３Ｄ、図４Ａ〜図４Ｃにおいて、図１Ａ〜図１Ｍ、図２Ａ〜図２Ｋと同一符号は同一要素を示している。
まず、図３Ａ、図３Ａに示すように、第１実施形態と同様にして、第１層間絶縁膜２上に一層目の配線６ａ，６ｂを形成し、さらに一層目の配線６ａ，６ｂ及び第１層間絶縁膜２の上に第２層間絶縁膜７を形成する。続いて、一層目の配線６ａ，６ｂ上に一層目のビアプラグ１０ａ〜１０ｄを形成した後に、第１実施形態と同じ方法により下側配線バリアメタル膜１１ａ，１１ｃ、容量下部電極１１ｂを第２層間絶縁膜７上に形成する。さらに、容量下部電極１１ｂとその周辺を覆う形状の誘電体膜１３を形成する。
次に、図３Ｂ、図４Ｂに示すように、誘電体膜１３、下側配線バリアメタル膜１１ａ，１１ｃ及び第２層間絶縁膜７の上の全体に第４バリアメタル膜１５、第２主導電膜１６及び第５バリアメタル膜１７をスパッタにより順に形成する。
続いて、第５バリアメタル膜１７上にフォトレジストを塗布し、これを露光、現像することにより、配線用のレジストパターン２８ａ，２８ｃと上部電極用のレジストパターン２８ｂを形成する。
上部電極用のレジストパターン２８ｂは、容量下部電極１１ｂ及び誘電体膜１３に重なる平面形状を有している。しかも、容量上部電極用のレジストパターン２８ｂの外周縁の少なくとも一部は、誘電体膜１３の外周縁の側方に０．３〜１．０μｍ程度にはみ出している。即ち、容量上部電極用のレジストパターン２８ｂは、誘電体膜１３よりも広く形成されている。
このような状態で、レジストパターン２８ａ〜２８ｃをマスクに使用して、第５バリアメタル膜１７から第４バリアメタル膜１５および下側配線バリアメタル膜１１ａ,１１ｃまでの各膜をＲＩＥ法又はスパッタにより異方性エッチングする。ＲＩＥ法を適用する場合のエッチングガスとして塩素系ガスを用いる。なお、エッチング後にレジストパターン２８ａ〜２８ｃは除去される。
これにより、図３Ｃ、図４Ｃに示すように、配線用のレジストパターン２８ａ，２８ｃの下に残された下側配線バリアメタル膜１１ａ,１１ｃ、第４バリアメタル膜１５、第２主導電膜１６、第５バリアメタル膜１７は、二層目の配線２９ａ，２９ｃとなる。
また、上部電極用のレジストパターン２８ｂの下に残された第４バリアメタル膜１５、主導電膜１６、第５バリアメタル膜１７は容量上部電極２９ｂとなる。そして、容量上部電極２９ｂ、誘電体膜１３及び容量下部電極１１ｂによってＭＩＭ容量素子Ｑ２が構成される。
上部電極用のレジストパターン２８ｂは、その周縁が誘電体膜１３からはみ出す形状となっているので、４バリアメタル膜１５、主導電膜１６、第５バリアメタル膜１７をエッチングする際に誘電体膜１３の大きさは当初のパターン形状となっている。
その後に、図３Ｄに示すように、第１実施形態と同じプロセスにより、第３層間絶縁膜１９、二層目のビアプラグ２１ａ〜２１ｄ、三層目の配線２５ａ〜２５ｃが形成される。
以上のＭＩＭ容量素子Ｑ２において、容量上部電極２９ｂは、その下の誘電体膜１３よりも広く形成されているので、容量下部電極１１ｂと容量上部電極２９ｂの互いの外周縁間の距離は、誘電体膜１３が容量下部電極１１ｂからはみ出た幅と等しくなる。
従って、誘電体膜１３のはみ出し量を十分に大きくすることにより、容量下部電極１１ｂと容量上部電極２９ｂの縁部間でリーク電流の発生が防止される。
（第３の実施の形態）
図５Ａ〜図５Ｊは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図である。また、図６は、本発明の第３実施形態に係る半導体装置におけるＭＩＭ容量素子とその周辺の配線の配置を示す平面図である。
図５Ａにおいて、シリコン等の半導体基板３１上には、第１のシリコン酸化膜３２がプラズマＣＶＤ法により例えば数百ｎｍ〜１０００ｎｍ、例えば５００ｎｍの厚さに形成されている。なお、シリコン酸化膜３２を成長するためのその反応ガスとして、ＴＥＯＳ又はシラン系ガスを含むガスが使用される。
また、第１のシリコン酸化膜３２上には、ＣＶＤ法により第１のシリコン窒化膜３３が３０ｎｍ〜５０ｎｍの厚さに形成されている。なお、シリコン窒化膜を成長するための反応ガスとして、例えば、アンモニア及びシランを使用する。
さらに、第１のシリコン窒化膜３３上には第２のシリコン酸化膜３４が形成されている。そして、第２のシリコン酸化膜３４及び第１のシリコン窒化膜３３には、レジスト（不図示）を使用するフォトリソグラフィー法により、配線用溝３４ａ〜３４ｄが形成されている。一部の配線用溝３４ａ、３４ｂは、容量素子形成領域の下を通る経路に形成されている。
配線用溝３４ａ〜３４ｄ内には一層目の銅配線３５ａ〜３５ｄが形成されている。一層目の銅配線３５ａ〜３５ｄは次のようにして形成される。
即ち、配線用溝３４ａ〜３４ｄの内面及び底面に、バリアメタル膜、シード膜をスパッタにより形成した後に、配線用溝３４ａ〜３４ｄの中に銅膜を電解メッキにより充填する。続いて、第２のシリコン酸化膜３４上面上のバリアメタル膜、シード膜及び銅膜をＣＭＰ法により除去する。これにより、配線用溝３４ａ〜３４ｄ内に残された銅膜を銅配線３５ａ〜３５ｄとする。
バリアメタル膜として例えば厚さ３０ｎｍ〜５０ｎｍのタンタル（Ｔａ）膜を形成する。また、シード膜として例えば銅膜をスパッタにより約１００ｎｍの厚さに形成する。
次に、第２のシリコン酸化膜３４と一層目の銅配線３５ａ〜３５ｄの上に、第２のシリコン窒化膜３６をＣＶＤ法により例えば３０ｎｍ〜５０ｎｍの厚さに形成する。さらに、第２のシリコン窒化膜３５上に第３のシリコン酸化膜３７をプラズマＣＶＤ法により形成する。
なお、第２のシリコン窒化膜３６は、一層目の銅配線３５ａ〜３５ｄの銅拡散防止膜となる。
以上のような状態で、図５Ｂに示すように、一層目の配線３５ａ〜３５ｄの一部に達する深さのビアホール３７ａ〜３７ｄを第３のシリコン酸化膜３７及び第２のシリコン窒化膜３６内に形成する。この場合、容量素子形成領域の下に存在する一層目の銅配線３５ａ、３５ｂ上にもビアホール３７ａ、３７ｂを形成する。
続いて、ビアホール３７ａ〜３７ｄ内にビアプラグ３８ａ〜３８ｄを形成する。即ち、グルー（密着）膜としてチタン（Ｔｉ）をビアホール３７ａ〜３７ｄ内に形成した後に、六フッ化タングステン（ＷＦ６）をソースガスに用いてＣＶＤ法によってタングステン（Ｗ）膜をビアホール３７ａ〜３７ｄ内に埋め込む。続いて、第３のシリコン酸化膜３７の上面上からグルー膜とＷ膜をＣＭＰ法により除去し、これによりビアホール３７ａ〜３７ｄ内に残されたＷ膜をビアプラグ３８ａ〜３８ｄとする。
次に、図５Ｃに示すように、ビアプラグ３８ａ〜３８ｄおよび第３のシリコン酸化膜３７の上に下部電極膜３９を形成する。下部電極膜３９として、バリアメタルとしても機能する例えばＴｉＮ膜をスパッタにより５０ｎｍ〜１００ｎｍの厚さに形成する。
さらに、下部電極膜３９の上にフォトレジストを塗布し、これを露光、現像して、容量下部電極の平面形状を有する容量下部電極用のレジストパターン４０を形成する。
続いて、レジストパターン４０をマスクに使用して、下部電極膜３９をエッチングする。そして、図５Ｄに示すように、レジストパターン４０を除去した後に残された下部電極膜３９を容量下部電極３９ａとする。
なお、容量素子形成領域以外におけるビアプラグ３８ｃ，３８ｄの上方にレジストパターン（不図示）を形成することにより、ビアプラグ３８ｃ，３８ｄの上に例えば孤立した形状に下部電極膜３９を残してもよい。これにより、後の工程でタングステン（W）からなるビアプラグ３８ｃ、３８ｄの損傷が防止される。
次に、図５Ｅに示すように、容量下部電極３９ａと第３のシリコン酸化膜３７の上に、誘電体膜４１と導電性保護膜４２を順に形成する。誘電体膜４１として、ＴＥＯＳを使用するプラズマＣＶＤ法によってシリコン酸化膜を約４０ｎｍの厚さに形成する。また、導電性保護膜４２として、例えばＴｉＮ膜をスパッタにより約３０ｎｍの厚さに形成する。
その後に、導電性保護膜４２上にフォトレジストを塗布し、これを露光、現像することにより、容量下部電極３９ａに重なりかつその外周からはみ出す形状を有する容量誘電体用のレジストパターン４３を形成する。このレジストパターン４３は、容量素子形成領域にあるビアプラグ３８ａ、３８ｂの上を含む形状となっている。
続いて、レジストパターン４３をマスクに使用して、導電性保護膜４２と誘電体膜４１をエッチングする。このエッチング後にも誘電体膜４１は、容量下部電極３９ａの上面及び側面上に形成された状態のままとなっている。
この後に、図５Ｆに示すように、例えば酸素プラズマを用いるアッシングによりレジストパターン４３を除去する。この場合、導電性保護膜４２は、プラズマやイオンが誘電体膜４１に入るのを阻止する。
次に、図５Ｇに示すように、導電性保護膜４２、第３のシリコン酸化膜３７及びビアプラグ３８ｃ、３８ｄの上に、下側バリアメタル膜４３、主導電膜４４、上側バリアメタル膜４５を順に形成する。
下側バリアメタル膜４３として、例えば厚さ約４０ｎｍのＴｉＮ膜をスパッタにより形成する。また、主導電膜４４として、例えば厚さ１μｍのＡｌＣｕ膜を形成する。さらに、上側バリアメタル膜４５として、例えば厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜を順に形成した積層構造を形成してもよい。
ここで、図５Ｇの破線で示すように、下側バリアメタル膜４３の下膜にＴｉ密着膜４３ａを形成してもよい。Ｔｉ密着膜４３ａは、第３のシリコン酸化膜３７とＴｉＮ膜の密着性を向上するために形成される。Ｔｉ密着膜４３ａの形成は、以下の実施形態でも同様に適用されてもよい。
なお、Ｔｉ膜の代わりにＴａ膜を形成してもよいし、ＴｉＮ膜の代わりにＴａＮを形成してもよいし、さらに、ＡｌＣｕ膜の代わりにＡｌＳｉ膜、ＡｌＳｉＣｕ膜等を形成してもよい。
次に、図５Ｈに示すように、上側バリアメタル膜４５の上にフォトレジストを塗布し、これを露光、現像することにより、上部電極用のレジストパターン４６ａと、配線用のレジストパターン４６ｂ、４６ｃを形成する。上部電極用のレジストパターン４６ａは、誘電体膜４１に重なり且つその外周にはみ出す形状を有している。
また、配線用のレジストパターン４６ｂ、４６ｃは、容量素子形成領域以外のビアプラグ３８ｃ、３８ｄに重なる形状を有している。
続いて、レジストパターン４６ａ、４６ｂ、４６ｃをマスクに使用して、上側バリアメタル膜４５、主導電膜４４及び下側バリアメタル膜４３をＲＩＥ法によりエッチングする。この場合の反応ガスとして例えば塩素系ガスを使用する。
なお、レジストパターン４６ａ〜４６ｃと上側バリアメタル膜４５の間にシリコン酸化膜を形成した後に、シリコン酸化膜をパターニングしてこれをハードマスクとして使用してもよい。ハードマスクについては、以下の実施形態で採用してもよい。
その後にレジストパターン４６ａ、４６ｂ、４６ｃを除去すると、図５Ｉに示すように、容量下部電極３９ａ、誘電体膜４１の上に残された上側バリアメタル膜４５、主導電膜４４、下側バリアメタル膜４３と導電性保護膜４２は、容量上部電極４７となる。そして、容量上部電極４７、誘電体膜４１及び容量下部電極３９ａによってＭＩＭ容量素子Ｑ３が構成される。
また、容量上部電極３９ａ以外の領域において、一層目のビアプラグ３８ｃ，３８ｄ上に残された上側バリアメタル膜４５、主導電膜４４、下側バリアメタル膜４３は、二層目の配線４８ａ、４８ｂ等として使用される。
ＭＩＭ容量素子Ｑ３、配線４８ａ、４８ｂ等は、例えば図６に示すような平面形状となる。
次に、図５Ｊに示すように、キャパシタＱ３、配線４８ａ、４８ｂ及び第３のシリコン酸化膜３７の上に第４のシリコン酸化膜５０、第３のシリコン窒化膜５１、第５のシリコン酸化膜５２を順にＣＶＤ法により形成する。なお、第４のシリコン酸化膜５０を形成した後に、その表面をＣＭＰ法により平坦化する。
この後に、レジストパターンを使用するフォトリソグラフィー法により、第５のシリコン酸化膜５２、第３のシリコン窒化膜５１及び第４のシリコン酸化膜５０をパターニングして、ＭＩＭキャパシタＱ３の容量上部電極４７の上と配線４８ａ、４８ｂの上にそれぞれビアホール５０ａ〜５０ｃを形成する。
続いて、フォトリソグラフィー法により第５のシリコン酸化膜５２をパターニングすることにより、ビアホール５０ａ〜５０ｃに一部が重なる配線溝５２ａ〜５２ｃを形成する。この場合、第５のシリコン酸化膜５２のエッチングには、例えばＣＦ系ガスを用いたプラズマエッチング法を使用するが、第３のシリコン窒化膜５１はエッチングストッパとして機能するので、配線溝５２ａ〜５２ｃの深さの制御は容易である。その後、配線溝５２ａ〜５２ｃから露出する第３のシリコン窒化膜５１をガス種、或いは、プラズマ条件を調整することによって選択除去して、配線溝５２ａ〜５２ｃを深くする。
この後に、配線溝５２ａ〜５２ｃ内にＴａＮ膜と銅シード膜をそれぞれスパッタにより３０ｎｍ〜５０ｎｍ、１００ｎｍの厚さ順に形成し、さらに、それらの中を電解メッキにより銅膜で埋め込む。なお、第５のシリコン酸化膜５２上面上に形成されたＴａＮ膜、銅シード膜、銅膜はＣＭＰ法により除去される。
これにより、配線溝５２ａ〜５２ｃとその下のビアホール５０ａ〜５０ｃには、デュアルダマシン構造の配線及びビア膜５３〜５５が形成される。
その後、図示しないが、シリコン酸化膜、銅配線及びビアなどの多層配線が形成される。
以上のような構成を有するＭＩＭキャパシタＱ３の誘電体膜４１は、その上に形成された導電性保護膜４２とともにパターニングされるので、レジストパターン４６ａの除去やその後の洗浄処理の際に、導電性保護膜４２によってプラズマ、イオン又は溶液に直接触れることが防止される。
これに対して、アッシングのために発生させる酸素プラズマが、誘電体膜４１に直接に照射されると、誘電体膜４１にダメージが入るため、誘電体膜４１に膜厚が変動したり、耐圧が低くなったりするおそれがある。
しかし、本実施形態では、図５Ｆに示したように、誘電体膜４１はその上から導電性保護膜４２により覆われているので、酸素プラズマ、イオンの照射によるダメージによる膜厚変動や耐圧劣化が生じにくい構造となる。
また、その後の工程でも、エッチング残渣等を除去するために、第３のシリコン酸化膜３７の表面にはフッ酸やフッ化アンモニウムの溶液が供給される。この場合、図７に示すように、導電性保護膜４２に覆われていない誘電体膜４１の外周縁は溶液によりエッチングされてわずかに縮小されるが、これが誘電体膜４１に膜厚変動を生じさせることはない。
誘電体膜４１の縮小については、ウェット処理を考慮して予め広くパターニングすれば、支障はない。ただし、ウェット処理後に、誘電体膜４１が容量下部電極３９ａの外周縁を露出せずに覆う必要があるので、ウェット処理による誘電体膜４１の縁部の後退量を制御することが好ましい。
以上により、本実施形態によってパターニングされた誘電体膜４１がダメージを受けることは防止され、誘電体膜４１の膜質の劣化が抑制される。
また、下側バリアメタル膜４３の下にＴｉ膜を形成する場合に、導電性保護膜４２をＴｉＮ膜から構成することによりＴｉの誘電体膜４１への拡散が防止される。
Ｔｉ膜は、その一部が第３のシリコン酸化膜３７に拡散して密着性が向上する一方、誘電体膜４１に拡散するとＭＩＭ容量素子Ｑ３の耐圧低下、固定電荷発生の原因となる。しかし、本実施形態では、誘電体膜４１と下側バリアメタル膜４３の間にＴｉＮよりなる導電性保護膜４２を形成しているので、誘電体膜３１へのＴｉ拡散は防止され、容量特性の劣化が防止される。
ところで、誘電体膜４１の上に導電性保護膜４２を形成して構成されるＭＩＭ容量素子Ｑ３と、誘電体膜４１の上に導電性保護膜４２を形成せずに構成されるリファレンスのＭＩＭ容量素子のそれぞれについて電荷容量とリーク電流を調べたところ、図８Ａ、図８Ｂのような結果が得られた。これらにより、誘電体膜４１を導電性保護膜４２により保護することによって容量素子特性劣化が抑制されることがわかる。
リファレンスのＭＩＭ容量素子については、形成条件の調整により容量素子特性をさらに向上させることは可能である。
なお、図８Ａ、図８Ｂに使用した試験用素子は、容量下部電極を約９０μｍ×９０μｍの大きさとして、さらに容量下部電極の縁と誘電体膜の縁の距離を０．５μｍとした構造をするＭＩＭ容量素子を約２ｍｍ×２ｍｍの四角い領域に多数個形成した構成を有している。
（第４の実施の形態）
図９Ａ〜図９Ｇは、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図である。なお、図９Ａ〜図９Ｇにおいて、図５Ａ〜図５Ｊと同一の符号は同一要素を示している。
図９Ａにおいて、第３実施形態と同様に、半導体基板３１上には、第１のシリコン酸化膜３２、第１のシリコン窒化膜３３及び第２のシリコン酸化膜３４が順に形成されている。そして、第２のシリコン酸化膜３４及び第１のシリコン窒化膜３３内には一層目の銅配線３５ａ〜３５ｄが形成されている。
また、第２のシリコン酸化膜３４と銅配線３５ａ〜３５ｄの上には、第２のシリコン窒化膜３６、第３のシリコン酸化膜３７が順に形成されている。さらに、第３のシリコン酸化膜３７及び第２のシリコン窒化膜３６には、一層目の銅配線３５ａ〜３５ｄに接続される一層目のビア３８ａ〜３８ｄが形成されている。
このような状態で第３のシリコン酸化膜３７及びビア３８ａ〜３８ｄの上に、下部電極膜３９として例えばＴｉＮ膜をスパッタにより５０ｎｍ〜１００ｎｍの厚さに形成する。その後に、第３実施形態と同様な方法により下部電極膜３９をパターニングして容量下部電極３９ａを形成する。
ところで、本実施形態においては、容量下部電極３９ａの下にあるビア３８ａ、３８ｂの他のビア３８ｃ，３８ｄの上にも下部電極膜３９を個別に残し、それらを導電性パッド３９ｂ、３９ｃとする。これにより、後の工程でWからなるビア３８ｃ、３８ｄの損傷が防止される。
次に、図９Ｂに示すように、容量下部電極３９ａ、導電性パッド３９ｂ，２９ｃ及び第３のシリコン酸化膜３７の上に絶縁膜５７を例えば１００ｎｍ〜１５０ｎｍの厚さに形成する。
絶縁膜５７として、例えばシラン又はＴＥＯＳを含む反応ガスを使用してプラズマＣＶＤ法により形成したシリコン酸化膜であってもよいし、シランとアンモニアを含む反応ガスを使用してＣＶＤ法により形成したシリコン窒化膜などを適用する。
その後に、図９Ｃに示すように、スパッタ、ＲＩＥ法等により、絶縁膜５７を異方性エッチングすることにより、容量下部電極３９ａ、導電性パッド３９ｂ，２９ｃの側面に絶縁性のサイドウォール５７ｓとして残す。この場合、サイドウォール５７ｓの膜厚は、容量下部電極３９ａ、導電性パッド３９ｂ，２９ｃの側面から外方にかけてなだらか且つ連続的に薄くなり、これによりサイドウォール５７ｓの露出面は斜面となる。
次に、図９Ｄに示すように、容量下部電極３９ａ、導電性パッド３９ｂ，２９ｃ、絶縁性サイドウォール５７ｓ及び第３のシリコン酸化膜３７の上に、誘電体膜４１、導電性保護４２を順に形成する。この場合、誘電体膜４１として、ＴＥＯＳを使用するプラズマＣＶＤ法によってシリコン酸化膜を約４０ｎｍの厚さに形成する。また、導電性保護膜４２として、ＴｉＮ膜をスパッタにより約３０ｎｍの厚さに形成する。
容量下部電極３９ａの側部では、誘電体膜４１と導電性保護膜４２はなだらかな露出斜面を有するサイドウォール５７ｓ上に形成される誘電体膜４１、導電性保護４２の膜厚はそれぞれほぼ均一になる。
その後に、導電性保護膜４２上にフォトレジストを塗布し、これを露光、現像して容量下部電極３９ａとその外周からはみ出す領域に容量誘電体用のレジストパターン５８を形成する。続いて、レジストパターン５８をマスクに使用して、導電性保護膜４２と誘電体膜４１をエッチングする。
これにより、容量下部電極３９ａの上面と側面を覆う形状に誘電体膜４１がパターニングされ、さらに、導電性保護膜４２は誘電体膜４１上面を覆う形状にパターニングされる。導電性保護膜４２のエッチングには例えば塩素系ガスが使用され、誘電体膜４１のエッチングには例えばフッ素系ガスが使用される。
この場合、電極パッド３９ｂ、３９ｃ側部のサイドウォール５７ｓ上で、少なくとも導電性保護膜４２が残らないようにエッチング条件が設定される。
続いて、図９Ｅに示すように、誘電体膜４１と導電性保護膜４２のエッチング後にレジストパターン５８を除去する。その除去方法として、例えば、酸素プラズマを使用によるアッシングが用いられる。この場合、プラズマによる誘電体膜４１への影響は導電性保護膜４２により防止される。また、アッシング後にフッ酸等により第３のシリコン酸化膜３７の表面をクリーニングする際に、誘電体膜４１にはサイドエッチングがわずかに入るが、導電性保護膜４２による保護により誘電体膜４１の膜厚が減少することはない。
次に、図９Ｆに示すように、導電性保護膜４２、第３のシリコン酸化膜３７及び導電性パッド３９ｃ、３８９の上に、下側バリアメタル膜４３、主導電膜４４、上側バリアメタル膜４５を第３実施形態と同様な方法により形成する。
続いて、第３実施形態と同様に、上側バリアメタル膜４５上にレジストパターン（不図示）を形成した後に、レジストパターンをマスクに使用して、上側バリアメタル膜４５、主導電膜４４及び下側バリアメタル膜４３をエッチングする。
その後に、レジストパターンを除去すると、図９Ｇに示すように、容量下部電極３９ａ、誘電体膜４１の上方及びその周辺に残された上側バリアメタル膜４５、主導電膜４４、下側バリアメタル膜４３は、容量上部電極４７となる。なお、誘電体膜４１上の導電性保護膜４２は容量上部電極４７の一部となる。
そして、容量上部電極４７、誘電体膜４１及び容量下部電極３９ａによってＭＩＭ容量素子Ｑ４が構成される。
また、容量上部電極３９ａ以外の領域において、導電性パッド３９ｃ，３９ｄ上に残された上側バリアメタル膜４５、主導電膜４４、下側バリアメタル膜４３は、二層目の配線４８ａ、４８ｂ等として使用される。
ＭＩＭ容量素子Ｑ４、配線４８ａ、４８ｂ等の平面は、例えば図６に示した形状とほぼ同様になる。
その後に、特に図示しないが、第３実施形態と同様に、第４のシリコン酸化膜、第３のシリコン窒化膜等が形成される。５１、第５のシリコン酸化膜５２を順にＣＶＤ法により形成する。
以上ＭＩＭ容量素子Ｑ４において、容量下部電極３９ａと導電性パッド３９ｂ，３９ｃのそれぞれの側面に、外側に膜厚が緩やかに変化する絶縁性サイドウォール５７ｓを形成したので、容量下部電極３９ａ及び導電性パッド３９ｂ，３９の各側面での急峻な段差が解消される。
これにより、基板面に対して垂直成分の堆積量が多い条件で誘電体膜４１及び導電性保護膜４２を形成しても、容量下部電極３９ａと導電性パッド３９ｂ，３９ｃの側面における誘電体膜４１及び導電性保護膜４２の膜厚が均一になる。
また、容量下部電極３９ａと導電性パッド３９ｂ，３９の側方ではサイドウォール５７ｓ上に誘電体膜４１及び導電性保護膜４２が形成されてその膜厚が均一となり、ＭＩＭ容量素子Ｑ４の特性劣化の発生を未然に防止できる。しかも、絶縁性のサイドウォール５７ｓは、容量下部電極３９ａの側部と容量上部電極４７の側部の距離を離す機能も有するので、それらの電極３９ａ、４７の縁部でのリーク電流の流れを抑制することが可能になる。
これに対し、容量下部電極３９ａ側部の段差が急峻な場合に、基板面に対して垂直成分の堆積量が多い条件で膜を形成すると、側壁でのカバレッジが悪くなって段差のコーナーで誘電体膜４１及び導電性保護膜４２が局所的に薄くなり、その部分で誘電体膜４１にリーク電流が流れ易くなり、ＭＩＭ容量素子Ｑ４に要求される容量素子特性が得られなくなる。
さらに、ＭＩＭキャパシタＱ４の誘電体膜４１は、第３実施形態と同様に、その上に形成された導電性保護膜４２とともに連続してパターニングされるので、パターニング時にマスクとなるレジストパターン４６ａの除去やその後の洗浄処理の際に、誘電体膜４１がプラズマ、イオン又は溶液に直接触れることが防止され、容量素子特性向上に寄与する。
ところで、下部電極膜３９をパターニングして容量下部電極３９ａと導電性パッド３９ｂ、３９ｃを形成する際に、オーバーエッチングを行うと、図１０Ａに示すように、第３のシリコン酸化膜３７に容量下部電極３９ａと導電性パッド３９ｂ、３９ｃ以外の領域に凹部３７ｕが形成される。
凹部３７ｕは、容量下部電極３９ａと導電性パッド３９ｂ、３９ｃの側部での段差を大きくすることになり、ステップカバレッジの改善はさらに必要になる。
そこで、図１０Ｂに示すように、容量下部電極３９ａ、導電性パッド３９ｂ、３９ｃ及び凹部３７ｕの上に絶縁膜５７を厚く形成し、これを垂直方向に異方性エッチングを行って、サイドウォール５７ｓを形成する。
これによれば、図１０Ｃに示すように、容量下部電極３９ａと導電性パッド３９ｂ、３９ｃの厚さ以外の要因に起因してその周囲の段差が大きくなっても、サイドウォール５７ｓにより誘電体膜４１及び導電性保護膜４２の膜厚をほぼ均一にすることができる。
（第５の実施の形態）
図１１Ａ〜図１１Ｈは、本発明の第５実施形態に係る半導体装置の形成工程を示す断面図である。なお、図１１Ａ〜図１１Ｈにおいて、図５Ａ〜図５Ｊと同一の符号は同一要素を示している。
図１１Ａにおいて、第３実施形態と同様に、半導体基板３１上には、第１のシリコン酸化膜３２、第１のシリコン窒化膜３３及び第２のシリコン酸化膜３４が順に形成されている。そして、第２のシリコン酸化膜３４及び第１のシリコン窒化膜３３内には一層目の銅配線３５ａ〜３５ｄが形成されている。
また、第２のシリコン酸化膜３４と銅配線３５ａ〜３５ｄの上には、第２のシリコン窒化膜３６、第３のシリコン酸化膜３７が順に形成されている。さらに、第３のシリコン酸化膜３７及び第２のシリコン窒化膜３６には、一層目の銅配線３５ａ〜３５ｄに接続される一層目のビア３８ａ〜３８ｄが形成されている。
このような状態で第３のシリコン酸化膜３７及びビア３８ａ〜３８ｄの上に、下部電極膜として、例えば、厚さ３０ｎｍ〜５０ｎｍの第１のＴｉＮ膜５９ａと厚さ１５０ｎｍ〜２００ｎｍのＷ膜５９ｂをスパッタにより順に形成する。
さらに、Ｗ膜５９ｂの上にフォトレジストを塗布し、これを露光、現像して、容量下部電極の平面形状を有する容量下部電極用のレジストパターン６０を形成する。
続いて、レジストパターン６０をマスクに使用し、例えば塩素系ガスを使用するＲＩＥ法により第１のＴｉＮ膜５９ａと第１のＷ膜５９ｂをエッチングする。そして、図１１Ｂに示すように、レジストパターン６０を除去した後に残された第１のＴｉＮ膜５９ａと第２のＷ膜５９ｂを容量下部電極５９とする。
次に、図１１Ｃに示すように、容量下部電極５９と第３のシリコン酸化膜３７の上に、導電膜として、例えば、厚さ３０ｎｍ〜５０ｎｍの第２のＴｉＮ膜６０ａと厚さ１５０ｎｍ〜２００ｎｍの第２のＷ膜６０ｂをスパッタにより順に形成する。
続いて、図１１Ｄに示すように、第２のＴｉＮ膜６０ａと第２のＷ膜６０ｂをスパッタ、ＲＩＥ法等により異方性エッチングして導電性のサイドウォール６０として残し、容量下部電極５９の一部を構成する。この場合、サイドウォール６０の膜厚分布は、容量下部電極５９側面から外方にかけてなだらかに変化するので、その露出面は斜面となる。なお、導電性サイドウォール６０は容量下部電極５９の一部を構成する。
なお、容量下部電極５９とサイドウォール６０の構成材料は、ＴｉＮ、Ｗに限られるものではなく、その他の金属や金属化合物を使用してもよい。また、容量下部電極５９とサイドウォール６０は、二層構造に限られるものではなく、単層構造又は３膜以上の多層構造であってもよい。
次に、図１１Ｅに示すように、容量下部電極５９、導電性サイドウォール６０及び第３のシリコン酸化膜３７の上に、誘電体膜４１、導電性保護膜４２を順に形成する。この場合、誘電体膜４１として、ＴＥＯＳを使用するプラズマＣＶＤ法によってシリコン酸化膜を約４０ｎｍの厚さに形成する。また、導電性保護膜４２として、ＴｉＮ膜をスパッタにより約３０ｎｍの厚さに形成する。
容量下部電極５９の側部における誘電体膜４１と導電性保護膜４２は、なだらかな斜面を有するサイドウォール６０上に形成されるので、それらの膜厚は基板全体でほぼ均一になる。
その後に、第３実施形態と同様に、導電性保護膜４２上にフォトレジストを塗布し、これを露光、現像して容量下部電極５９とその外周からはみ出す領域に容量誘電体用のレジストパターン６１を形成する。続いて、レジストパターン５１をマスクに使用して、導電性保護膜４２と誘電体膜４１をエッチングする。
これにより、容量下部電極５９の上面と側面を覆う形状に誘電体膜４１がパターニングされ、さらに、導電性保護膜４２は誘電体膜４１上面を覆う形状にパターニングされる。導電性保護膜４２のエッチングには例えば塩素系ガスが使用され、誘電体膜４１のエッチングには例えばフッ素系ガスが使用される。
続いて、図１１Ｆに示すように、レジストパターン６１は、誘電体膜４１と導電性保護膜４２のエッチング後に除去される。その除去方法として、例えば、酸素プラズマを使用によるアッシングが用いられる。この場合、プラズマによる誘電体膜４１への影響は導電性保護膜４２により防止される。また、アッシング後にフッ酸等により第３のシリコン酸化膜３７の表面をクリーニングする際に、誘電体膜４１にはサイドエッチングがわずかに入るが、導電性保護膜４２による保護により誘電体膜４１の膜厚が減少することはない。
次に、図１１Ｇに示すように、導電性保護膜４２、第３のシリコン酸化膜３７及び導電性パッド３９ｂ、３９ｃの上に、下側バリアメタル膜４３、主導電膜４４、上側バリアメタル膜４５を第３実施形態と同様な方法により形成する。
続いて、第３実施形態と同様に、上側バリアメタル膜４５上にレジストパターン（不図示）を形成した後に、レジストパターンをマスクに使用して、上側バリアメタル膜４５、主導電膜４４及び下側バリアメタル膜４３をエッチングする。
その後に、レジストパターンを除去すると、図１１Ｈに示すように、容量下部電極５９及び誘電体膜４１の上方に残された上側バリアメタル膜４５、主導電膜４４、下側バリアメタル膜４３は、容量上部電極４７となる。なお、誘電体膜４１上の導電性保護膜４２は容量上部電極４７の一部となる。
そして、容量上部電極４７、誘電体膜４１及び容量下部電極５９によってＭＩＭ容量素子Ｑ５が構成される。
また、容量上部電極３９ａ以外の領域において、ビア３８ｃ、３８ｄ上を通る経路に残された上側バリアメタル膜４５、主導電膜４４、下側バリアメタル膜４３は、二層目の配線４８ａ、４８ｂ等として使用される。
ＭＩＭ容量素子Ｑ５、配線４８ａ、４８ｂ等の平面は、例えば図６に示したＭＩＭ容量素子Ｑ３の形状とほぼ同様になる。
その後に、特に図示しないが、第３実施形態と同様に、第４のシリコン酸化膜、第３のシリコン窒化膜等が形成される。５１、第５のシリコン酸化膜５２を順にプラズマＣＶＤ法により形成する。
以上のＭＩＭ容量素子Ｑ５において、容量下部電極５９の側部は導電性のサイドウォール６０から構成されているので、誘電体膜４１が形成される容量下部電極３９ａ及び導電性パッド３９ｂ，３９の各側面での急峻な段差が解消される。
これにより、基板面に対して垂直成分の堆積量が多い条件で誘電体膜４１及び導電性保護膜４２を形成しても、容量下部電極５９の側壁における誘電体膜４１及び導電性保護膜４２の膜厚が均一になる。
これにより、容量下部電極５９の側面で誘電体膜４１及び導電性保護膜４２の膜厚が均一となって、ＭＩＭ容量素子Ｑ５の特性劣化の発生を未然に防止できる。
また、ＭＩＭキャパシタＱ５誘電体膜４１は、第３実施形態と同様に、その上に形成された導電性保護膜４２とともに連続してパターニングされるので、パターニング時にマスクとなるレジストパターン６１の除去やその後の洗浄処理の際に、プラズマ、イオン又は溶液による誘電体膜４１の劣化が防止される。
（第６の実施の形態）
図１２は、本発明の第６実施形態に係る半導体装置を示す平面図である。また、図１３Ａ〜図１３Ｊは、本発明の第６実施形態に係る半導体装置の図１２のＩ−Ｉ線から見た形成工程を示す断面図、図１４Ａ〜図１４Ｈは、本発明の第６実施形態に係る半導体装置の形成工程の図１２のＩＩ−ＩＩ線から見た断面図である。なお、図１２、図１３Ａ〜Ｕ１３Ｊ、図１４Ａ〜図１４Ｈにおいて、図５Ａ〜図５Ｊと同一の符号は同一要素を示している。
図１２において、半導体装置は容量素子領域Ａ、配線領域Ｂ、フューズ領域Ｃ、耐湿リング領域Ｄ及びその他の領域を有し、それらの領域Ａ〜Ｄには以下に説明する工程に従ってＭＩＭ容量素子Ｑ６、配線７１、溶断フューズ６７、耐湿リング８０が形成される。なお、耐湿リング８０は、チップ状の半導体装置の外周縁に沿って半導体回路を囲む環状となっている
以下に半導体装置の構造を形成工程とともに説明する。
まず、図１３Ａにおいて、第３実施形態と同様に、半導体基板３１上には、第１のシリコン酸化膜３２、第１のシリコン窒化膜３３及び第２のシリコン酸化膜３４が順に形成されている。そして、第２のシリコン酸化膜３４及び第１のシリコン窒化膜３３内において、容量素子領域Ａ、配線領域Ｂにはそれぞれ銅配線３５ａ、３５ｃが形成されている。
耐湿リング領域Ｄにおいて、第１のシリコン酸化膜３２には、半導体基板３１の内部に到達する深さの第１リング用溝３２ｇが形成され、さらに、第２のシリコン酸化膜３４及び第１のシリコン窒化膜３３内には、第１リング用溝３２ｇに重なってそれより広く形成された第２リング用溝３４ｇが形成されている。第１、第２リング用溝３２ｇ、３４ｇは半導体回路を囲むように環状に形成される。
第１、第２リング用溝３２ｇ、３４ｇ内には、銅配線３５ａ、３５ｃと同時に形成されたデュアルダマシン構造の第１のリング６３が形成されている。第１のリング６３は、ＴａＮバリア膜と銅膜の積層構造を有している。
また、フューズ領域Ｃにおいては、図１４Ａに示すように、半導体基板３１の内部に到達する深さを有する２つの第１クラックストッパ用溝３２ｅが、４μｍ程度の間隔をおいて第１のシリコン酸化膜３２内に形成されている。さらに、第２のシリコン酸化膜３４及び第１のシリコン窒化膜３３内には第１クラックストッパ用溝３２ｅに重なってそれより広く形成された第２クラックストッパ用溝３４ｅが形成されている。
第１、第２クラックストッパ用溝３２ｅ、３４ｅ内には、銅配線３５ａ、３５ｃと同時に形成されたデュアルダマシン構造の第１のクラックストッパ６４が形成されている。第１のクラックストッパ６４は、ＴａＮバリア膜と銅膜の積層構造を有している。
さらに、第１のリング６３、第１のクラックストッパ６４、銅配線３５ａ、３５ｃ及び第２のシリコン酸化膜３４の上には、第２のシリコン窒化膜３６と第３のシリコン酸化膜３７がＣＶＤ法により順に形成されている。
以上のような状態で、図１３Ｂに示すように、第３のシリコン酸化膜３７と第２のシリコン窒化膜３６をフォトリソグラフィー法によりパターニングして、容量素子領域Ａ及び配線領域Ｂにある銅配線３５ａ、３５ｃの一部の上にビアホール３７ａ，３７ｃを形成し、さらに、耐湿リング領域Ｄにある第１のリング６３の上に第３リング用溝３７ｇを形成する。
これと同時に、図１４Ｂに示すように、フューズ領域Ｃでは、第１のクラックストッパ６４の上にこれより広い第３クラックストッパ用溝３７ｅを形成し、さらに、２つの第３クラックストッパ溝３７ｅの間の領域にフューズ用溝３７ｆを形成する。フューズ用溝３７ｆは、１．５μｍ〜５０μｍの長さと約０．５μｍの幅を有している。
その後に、ビアホール３７ａ、３７ｃ、第３クラックストパ用溝３７ｅ、第３リング用溝３７ｇ及びフューズ用溝３７ｆの中に、ＴｉＮバリア膜とＷ膜をそれぞれスパッタ、及びプラズマＣＶＤ法により形成する。
続いて、ＣＭＰ法により第３のシリコン酸化膜３７上のバリア膜、Ｗ膜を除去する。これによりビアホール３７ａ、３７ｃ、第３リング用溝３７ｇ、第３クラックストパ用溝３７ｅ及びフューズ用溝３７ｆの中に残されたバリア膜、Ｗ膜は、それぞれビアプラグ３８ａ、３８ｃ、第２のリング６５、第２のクラックストッパ６６及びフューズ６７として使用される。なお、フューズ６７の中央にはＣＭＰによる窪みが生じている。この形態は使用されるフューズの幅に依存する。幅が合う場合には、より窪みが生じる傾向がある。
次に、図１３Ｃ、図１４Ｃに示すように、ビアプラグ３８ａ、３８ｃ、第２のリング６５、第２のクラックストッパ６６及びフューズ６７を覆う下部電極膜３９を第３のシリコン酸化膜３７上にスパッタにより形成する。
さらに、下部電極膜３９の上にフォトレジストを塗布し、これを露光、現像することにより、容量素子領域Ａでビアプラグ３８ａを含む領域を覆う下部電極用のレジストパターン６９ａと、配線領域Ｂでビアプラグ３８ｃを覆うパッド用のレジストパターン６８ｃと、フューズ領域Ｃでフューズ６７と第２のクラックストッパ６６をそれぞれ覆うフューズ用のレジストパターン６８ｆとクラックストッパ用のレジストパターン６８ｅと、リング領域Ｄで第２のリング６５を覆うリング用のレジストパターン６８ｇを形成する。
次に、レジストパターン６８ａ、６８ｃ、６８ｅ、６８ｆ、６８ｇをマスクにして、下部電極膜３９をスパッタ、ＲＩＥ等によりエッチングする。その後に、レジストパターン６８ａ、６８ｃ、６８ｅ、６８ｆ、６８ｇを除去する。
これによりパターニングされた下部電極膜６７は、図１３Ｄ、図１４Ｄに示すように、容量素子領域Ａではビアプラグ３８ａに接続される容量下部電極３９ａとなり、配線領域Ｂではビアプラグ３８ｃを個別に覆う導電性パッド３９ｃとなり、フューズ領域Ｃではフューズ６７及び第２のクラックストッパ６６を覆う保護膜３９ｆ，３９ｅとなり、さらに、耐湿リング領域Ｄでは第２のリング６５を覆う導電性パッド３９ｇとなる。
下部電極膜３９をパターニングする際のエッチングは過剰に行われ、レジストパターン６８ａ、６８ｃ、６８ｅ、６８ｆ、６８ｇから露出した第３のシリコン酸化膜３７の表面には凹部３７ｕが形成される。過剰なエッチングは、下部電極膜３９を構成する導電材を第３のシリコン酸化膜３７表面から除去することによりリーク電流を防止するために行われる。
次に、図１３Ｅ、図１４Ｅに示すように、容量下部電極３９ａ、導電性パッド３９ｆ等の上に誘電体膜４１、導電性保護膜４２を順に形成する。なお、誘電体膜４１、導電性保護膜４２は、例えば第３実施形態と同様に、それぞれシリコン酸化膜、ＴｉＮ膜により構成される。
その後に、導電性保護膜４２上にフォトレジストを塗布し、これを露光、現像して容量下部電極３９ａとその外周からはみ出す領域に容量誘電体用のレジストパターン４３を形成する。
続いて、レジストパターン４３をマスクに使用して、導電性保護膜４２と誘電体膜４１を例えばスパッタ、ＲＩＥ等によりエッチングする。導電性保護膜４２と誘電体膜４１のエッチングをオーバーに行って、第３のシリコン酸化膜３７表面に導電性保護膜４２の構成材料が残存することを防止する。このオーバーエッチングによって第３のシリコン酸化膜３７に形成された凹部３７ｕが深くなる。
この後、図１３Ｆ、図１４Ｆに示すように、例えば酸素プラズマを用いるアッシングによりレジストパターン４３を除去する。この場合、誘電体膜４１は、導電性保護膜４２によってプラズマやイオン、或いは溶液から保護される。
次に、図１３Ｇ、図１４Ｇに示すように、導電性保護膜４２、第３のシリコン酸化膜３７及びビアプラグ３８ｃ、３８ｄの上に、下側バリアメタル膜４３、主導電膜４４、上側バリアメタル膜４５を順に形成する。なお、下側バリアメタル膜４３の下地としてＴｉ密着膜を形成してもよい。
さらに、上側バリアメタル膜４５の上にフォトレジストを塗布し、これを露光、現像して上部電極用のレジストパターン７０ａと、配線用のレジストパターン７０ｃと、フューズ電極用のレジストパターン７０ｆと、クラックスストッパ用のレジストパターン７０ｅと、ガードリング用のレジストパターン７０ｇを形成する。
上部電極用のレジストパターン７０ａは、容量素子領域Ａにおいて誘電体膜４１及び導電性保護膜４２に重なり且つその外周にはみ出す領域に至る大きさを有している。また、配線領域Ｂにおいて、配線用のレジストパターン７０ｃは、ビアプラグ３８ｃに重なる形状を有している。フューズ領域Ｃにおいて、フューズ電極用のレジストパターン７０ｆは、フューズ６５の両端に重なる位置に形成され、また、クラックスストッパ用のレジストパターン７０ｅは、第２のクラックストッパ６６を覆う範囲に形成されている。さらに、耐湿リング領域Ｄにおいて、ガードリング用のレジストパターン７０ｇは、第３のリング３９ｇに重なるように枠状に形成されている。
次に、それらのレジストパターン７０ａ、７０ｃ、７０ｆ、７０ｅ、７０ｇをマスクに使用して、下側バリアメタル膜４３、主導電膜４４及び上側バリアメタル膜４５をスパッタ、ＲＩＥ等で異方性エッチングする。その後に、レジストパターン７０ａ、７０ｃ、７０ｆ、７０ｅ、７０ｇを除去する。
このような下側バリアメタル膜４３、主導電膜４４及び上側バリアメタル膜４５のパターニングにより、図１３Ｈ、図１４Ｈに示すように、容量素子領域Ａでは容量上部電極４７が形成され、配線領域Ｂで導電性パッド３９ｃを介してビアプラグ３８ｃに接続される配線７１が形成される。また、フューズ領域Ｃでは、溶断フューズ６７の両端に接続される電極７２，７３が形成され、その両側には第３のクラックストッパ７５が形成される。さらに、耐湿リング領域Ｄでは第４のリング７４が形成される。
これにより、容量素子領域Ａにおいて、容量上部電極７１、誘電体膜４１及び容量下部電極３９ａによりＭＩＭ容量素子Ｑ６が構成される。なお、ＭＩＭ容量素子Ｑ６において、第３実施形態と同様に、誘電体膜４１上の導電性保護膜４２は、容量上部電極４１の一部を構成し、さらに、容量上部電極４１の下にＴｉ密着膜が形成される場合に、Ｔｉ拡散防止膜として機能する。
また、第１乃至第４のリング６３、６５、３９ｇ、７４により耐湿リング８０が構成される。耐湿リング８０は、基板外周に沿った枠状となっていて、各膜の界面を通して外部から水分等が侵入することを防止する機能を有している。さらに、第１乃至第４のクラックストッパ６４、６６、３９ｅ、７５は、膜厚方向に連続して金属又は金属化合物を積膜して構成されるために、溶断フューズ６７をレーザ照射により溶断する際に、その衝撃によりその周囲に発生するクラックが外方に広がることを防止する機能を有している。
ところで、下側バリアメタル膜４３、主導電膜４４、上側バリアメタル膜４５をパターニングする際には、過剰なエッチングを行って第３のシリコン酸化膜３７表面に金属材料が残ることを防止する。これにより。第３のシリコン酸化膜３７表面の凹部３７ｕの一部は、さらに深くなる。
また、その過剰なエッチングによれば、フューズ領域Ｃにおいて電極７２，７３から露出した保護膜３９ｆが薄くなる。これにより、レーザ照射して溶断フューズ６７を溶断する際に、保護膜３９ｆがその溶断を遮ることがなくなる。なお、電極７２，７３から露出した保護膜３９ｆをエッチングにより図１３Ｉに示すように除去してもよく、これによりフューズ６５の溶断がさらに容易になる。
なお、主導電膜４４等をパターニングする際に使用されるマスクはフォトレジストを使用するものに限られない。例えば、フォトレジストと上側バリアメタル膜４５上にシリコン酸化膜（不図示）を形成した後に、レジストパターン７０ａ、７０ｃ、７０ｆ、７０ｅ、７０ｇをマスクにしてシリコン酸化膜をパターニングしてそれらをハードマスクとして使用してもよい。
この後に、図１３Ｊ、図１４Ｈに示すように、第４のシリコン酸化膜７７、第３のシリコン窒化膜７８が形成される。
上記した実施形態において、下部電極膜３９をパターニングして容量下部電極３９ａを形成する際に、同時に、下部電極膜３９を配線領域Ｂ、フューズ領域Ｃ及び耐湿リング領域Ｄに形成されたビアプラグ３８ｃ、溶断フューズ６７、第２のクラックストッパ及び第２のリング６６を個別に覆う形状に下部電極膜３９をパターニングしている。ここで、ビアプラグ３８ｃ、溶断フューズ６７、第２のクラックストッパ及び第２のリング６６は、ＴｉＮバリア膜とＷ膜から構成されている。
Ｗ膜は、第３のシリコン酸化膜３７の表面からエッチング残渣を除去するために使用される薬液、処理条件によってはエッチングされ易い場合がある。しかし、ビアプラグ３８ｃ、溶断フューズ６７、第２のクラックストッパ及び第２のリング６６は、下部電極膜３９のパターンにより覆われた状態となっているため、処理される薬液によって損傷を受けることはない。
ところで溶断フューズ６７を構成するＷ膜を保護膜３９ｆにより覆わない状態で、第３のシリコン酸化膜３７の表面を薬液にてウェット処理すると、図１５に示すように、溶断フューズ６７が溶液によりエッチングされてその凹部６７ｕが深くなり易い場合がある。この結果、溶断フューズ６７の上方で、第４のシリコン酸化膜７７、第３のシリコン窒化膜７８内に空洞７９が形成され易くなる場合が想定される。上部絶縁膜の厚み、及び、形状が変化する事によって、レーザによる溶断フューズ６７の溶断が安定しなくなる。
従って、本実施形態のように、容量下部電極３９ａを構成する金属膜により溶断フューズ６７を覆うことは溶断フューズ６７の膜減り防止に有効である。
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
高速動作が要求される高周波アナログ集積回路の容量素子として、ＭＩＭ（Metal-Insulator-Metａl）容量素子が使用されている。ＭＩＭ容量素子は、ＭＯＳ（Metal-Oxide-Semiconductor) 容量素子に比べて寄生抵抗や寄生容量の低減が可能である。
本発明の観点によれば、半導体装置は、半導体基板と、半導体基板の上方に形成される絶縁膜と、その絶縁膜内に形成される第１の導電性プラグと、その絶縁膜内に形成される第２の導電性プラグと、その第１の導電性プラグの一方の端に接続され且つその絶縁膜上に形成され第１のバリア金属膜からなる容量下部電極と、その容量下部電極の上面及び側面の上に形成される誘電体膜と、その誘電体膜の上に形成され且つその容量下部電極よりも広く形成された第２のバリア金属膜からなる容量上部電極とを有する容量素子と、その第１の導電性プラグの一方の端に接続され、その絶縁膜上に形成される配線とを含んでいる。その配線は、その第１のバリア金属膜からなる第１の層と、その第１の層上に積層されるその第２のバリア金属膜からなる第２の層とを含んでいる。
【００２１】
【図面の簡単な説明】
【図１Ａ】 図１Ａ〜図１Ｍは、本発明の第１実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図１Ｄ】（図１Ａで説明）
【図１Ｇ】（図１Ａで説明）
【図１Ｊ】（図１Ａで説明）
【図１Ｌ】（図１Ａで説明）
【図２Ａ】 図２Ａ〜図２Ｋは、本発明の第１実施形態に係る半導体装置及びその形成工程を示す平面図である。
【図２Ｄ】（図２Ａで説明）
【図２Ｇ】（図２Ａで説明）
【図２Ｊ】（図２Ａで説明）
【図３Ａ】 図３Ａ〜図３Ｄは、本発明の第２実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図３Ｃ】（図３Ａで説明）
【図４Ａ】 図４Ａ〜図４Ｃは、本発明の第２実施形態に係る半導体装置及びその形成工程を示す平面図である。
【図４Ｃ】（図４Ａで説明）
【図５Ａ】 図５Ａ〜図５Ｊは、本発明の第３実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図５Ｄ】（図５Ａで説明）
【図５Ｆ】（図５Ａで説明）
【図５Ｈ】（図５Ａで説明）
【図５Ｊ】（図５Ａで説明）
【図６】 図６は、本発明の実施形態に係る第３〜第５半導体装置を示す平面図である。
【図7】 図7は、本発明の第３実施形態に係る半導体装置内の容量素子を構成する誘電体膜のパターニング後にウェット処理を行った状態を示す断面平面図である。
【図８Ａ】 図８Ａは、本発明の第３実施形態に係る半導体装置を構成する容量素子とリファレンスの容量素子の電荷容量を示し、図８Bは、発明の第３実施形態に係る半導体装置を構成する容量素子とリファレンスの容量素子のリーク電流特性を示している。
【図９Ａ】 図９Ａ〜図９Ｇは、本発明の第４実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図９Ｄ】（図９Ａで説明）
【図９Ｆ】（図９Ａで説明）
【図１０Ａ】 図１０Ａ〜図１０Ｃは、本発明の第４実施形態に係る半導体装置及びその形成工程の別の例を示す断面図である。
【図１１Ａ】 図１１Ａ〜図１１Ｈは、本発明の第５実施形態に係る半導体装置及びその形成工程を示す断面図である。
【図１１Ｄ】（図１１Ａで説明）
【図１１Ｇ】（図１１Ａで説明）
【図１２】 図１２は、本発明の第６実施形態に係る半導体装置を示す平面図である。
【図１３Ａ】 図１３Ａ〜図１３Ｊは、本発明の第６実施形態に係る半導体装置及びその形成工程において図１２のＩ−Ｉ線から見た断面図である。
【図１３Ｃ】（図１３Ａで説明）
【図１３Ｅ】（図１３Ａで説明）
【図１３Ｇ】（図１３Ａで説明）
【図１４Ａ】 図１４Ａ〜図１４Ｉは、本発明の第６実施形態に係る半導体装置及びその形成工程において図１２のＩＩ−ＩＩ線から見た断面図である。
【図１４Ｃ】（図１４Ａで説明）
【図１４Ｅ】（図１４Ａで説明）
【図１４Ｆ】（図１４Ａで説明）
【図１４Ｈ】（図１４Ａで説明）
【図１５】 図１５は、リファレンスに係る半導体装置を示す断面図である。
【図１６】 図１６は、第１の従来技術に係る半導体装置を示す断面図である。
【図１７】 図１７Ａ、図１７Ｂは、それぞれ第２、第３の従来技術に係る半導体装置を示す断面図である。
次に、図１Ｅ、図２Ｅに示すように、一層目のビアプラグ１０ａ〜１０ｄ及び第２層間絶縁膜７の上に、第３バリアメタル膜１１を形成する。第３バリアメタル膜１１として、例えば、厚さ４０ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜をスパッタにより順に形成する。なお、Ｔｉ膜の代わりにＴａ膜を形成してもよく、また、ＴｉＮ膜の代わりにＴａＮ膜を形成してもよい。
続いて、第３バリアメタル膜１１上にレジスト１２を塗布し、これを露光、現像することにより、配線用のレジストパターン１２ａ，１２ｃと容量下部電極用のレジストパターン１２ｂを形成する。
容量下部電極１１ｂの縁部と容量上部電極１９ｂの互いの縁部の間隔の調整は、容量上部電極１９ｂの形状を変えることにより行え、ＭＩＭ容量素子Ｑ１の縁部でのリーク電流の抑制が容易になる。
次に、図１Ｌに示すように、ＭＩＭ容量素子Ｑ１及び二層目の配線１９ａ，１９ｃを覆う第３層間絶縁膜２０をＣＶＤ法により第２層間絶縁膜７上に形成する。第３層間絶縁膜２０は例えばシリコン酸化膜から構成され、ＴＥＯＳ、シラン等のガスを使用して成長される。
この後に、図１Ｍに示すように、第３層間絶縁膜２０上に三層目の配線２５ａ〜２５ｃを形成する。三層目の配線２５ａ〜２５ｃは、第６バリアメタル膜２２と第３の主導電膜２３と第７バリアメタル膜２４の積層構造から構成される。三層目の配線２５ａ〜２５ｃは、一層目の配線６ａ，６ｂと同様に積層構造をフォトリソグラフィー法によりパターニングすることにより形成される。
第６、第７バリアメタル膜２２、２４として例えば厚さ４０ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜の二層構造が形成され、第３の主導電膜２３として例えば厚さ１μｍのＡｌＣｕ膜が形成される。
まず、図３Ａ、図４Ａに示すように、第１実施形態と同様にして、第１層間絶縁膜２上に一層目の配線６ａ，６ｂを形成し、さらに一層目の配線６ａ，６ｂ及び第１層間絶縁膜２の上に第２層間絶縁膜７を形成する。続いて、一層目の配線６ａ，６ｂ上に一層目のビアプラグ１０ａ〜１０ｄを形成した後に、第１実施形態と同じ方法により下側配線バリアメタル膜１１ａ，１１ｃ、容量下部電極１１ｂを第２層間絶縁膜７上に形成する。さらに、容量下部電極１１ｂとその周辺を覆う形状の誘電体膜１３を形成する。
上部電極用のレジストパターン２８ｂは、その周縁が誘電体膜１３からはみ出す形状となっているので、第４バリアメタル膜１５、主導電膜１６、第５バリアメタル膜１７をエッチングする際に誘電体膜１３の大きさは当初のパターン形状となっている。
その後に、導電性保護膜４２上にフォトレジストを塗布し、これを露光、現像することにより、容量下部電極３９ａに重なりかつその外周からはみ出す形状を有する容量誘電体用のレジストパターン４３を形成する。このレジストパターン４３は、容量素子形成領域にあるビアプラグ３８ａ、３８ｂの上を含めて覆う形状となっている。
続いて、レジストパターン４３’をマスクに使用して、導電性保護膜４２と誘電体膜４１をエッチングする。このエッチング後にも誘電体膜４１は、容量下部電極３９ａの上面及び側面上に形成された状態のままとなっている。
なお、図８Ａ、図８Ｂに使用した試験用素子は、容量下部電極を約９０μｍ×９０μｍの大きさとして、さらに容量下部電極の縁と誘電体膜の縁の距離を０．５μｍとした構造を有するＭＩＭ容量素子を約２ｍｍ×２ｍｍの四角い領域に多数個形成した構成を有している。
また、第２のシリコン酸化膜３４と銅配線３５ａ〜３５ｄの上には、第２のシリコン窒化膜３６、第３のシリコン酸化膜３７が順に形成されている。さらに、第３のシリコン酸化膜３７及び第２のシリコン窒化膜３６には、一層目の銅配線３５ａ〜３５ｄに接続される一層目のビアプラグ３８ａ〜３８ｄが形成されている。
このような状態で第３のシリコン酸化膜３７及びビアプラグ３８ａ〜３８ｄの上に、下部電極膜３９として例えばＴｉＮ膜をスパッタにより５０ｎｍ〜１００ｎｍの厚さに形成する。その後に、第３実施形態と同様な方法により下部電極膜３９をパターニングして容量下部電極３９ａを形成する。
ところで、本実施形態においては、容量下部電極３９ａの下にあるビアプラグ３８ａ、３８ｂの他のビア３８ｃ，３８ｄの上にも下部電極膜３９を個別に残し、それらを導電性パッド３９ｂ、３９ｃとする。これにより、後の工程でＷからなるビアプラグ３８ｃ、３８ｄの損傷が防止される。
次に、図９Ｂに示すように、容量下部電極３９ａ、導電性パッド３９ｂ，３９ｃ及び第３のシリコン酸化膜３７の上に絶縁膜５７を例えば１００ｎｍ〜１５０ｎｍの厚さに形成する。
その後に、図９Ｃに示すように、スパッタ、ＲＩＥ法等により、絶縁膜５７を異方性エッチングすることにより、容量下部電極３９ａ、導電性パッド３９ｂ，３９ｃの側面に絶縁性のサイドウォール５７ｓとして残す。この場合、サイドウォール５７ｓの膜厚は、容量下部電極３９ａ、導電性パッド３９ｂ，３９ｃの側面から外方にかけてなだらか且つ連続的に薄くなり、これによりサイドウォール５７ｓの露出面は斜面となる。
次に、図９Ｄに示すように、容量下部電極３９ａ、導電性パッド３９ｂ，３９ｃ、絶縁性サイドウォール５７ｓ及び第３のシリコン酸化膜３７の上に、誘電体膜４１、導電性保護４２を順に形成する。この場合、誘電体膜４１として、ＴＥＯＳを使用するプラズマＣＶＤ法によってシリコン酸化膜を約４０ｎｍの厚さに形成する。また、導電性保護膜４２として、ＴｉＮ膜をスパッタにより約３０ｎｍの厚さに形成する。
容量下部電極３９ａの側部では、なだらかな露出斜面を有するサイドウォール５７ｓ上に形成される誘電体膜４１、導電性保護４２の膜厚はそれぞれほぼ均一になる。
次に、図９Ｆに示すように、導電性保護膜４２、第３のシリコン酸化膜３７及び導電性パッド３９ｂ、３８ｃの上に、下側バリアメタル膜４３、主導電膜４４、上側バリアメタル膜４５を第３実施形態と同様な方法により形成する。
その後に、特に図示しないが、第３実施形態と同様に、第４のシリコン酸化膜、第３のシリコン窒化膜等が形成される。第３のシリコン窒化膜５１、第５のシリコン酸化膜５２を順にＣＶＤ法により形成する。
また、第２のシリコン酸化膜３４と銅配線３５ａ〜３５ｄの上には、第２のシリコン窒化膜３６、第３のシリコン酸化膜３７が順に形成されている。さらに、第３のシリコン酸化膜３７及び第２のシリコン窒化膜３６には、一層目の銅配線３５ａ〜３５ｄに接続される一層目のビアプラグ３８ａ〜３８ｄが形成されている。
このような状態で第３のシリコン酸化膜３７及びビアプラグ３８ａ〜３８ｄの上に、下部電極膜として、例えば、厚さ３０ｎｍ〜５０ｎｍの第１のＴｉＮ膜５９ａと厚さ１５０ｎｍ〜２００ｎｍの第１のＷ膜５９ｂをスパッタにより順に形成する。
さらに、第１のＷ膜５９ｂの上にフォトレジストを塗布し、これを露光、現像して、容量下部電極の平面形状を有する容量下部電極用のレジストパターン６０’を形成する。
続いて、レジストパターン６０’をマスクに使用し、例えば塩素系ガスを使用するＲＩＥ法により第１のＴｉＮ膜５９ａと第１のＷ膜５９ｂをエッチングする。そして、図１１Ｂに示すように、レジストパターン６０’を除去した後に残された第１のＴｉＮ膜５９ａと第１のＷ膜５９ｂを容量下部電極５９とする。
その後に、第３実施形態と同様に、導電性保護膜４２上にフォトレジストを塗布し、これを露光、現像して容量下部電極５９とその外周からはみ出す領域に容量誘電体用のレジストパターン６１を形成する。続いて、レジストパターン６１をマスクに使用して、導電性保護膜４２と誘電体膜４１をエッチングする。
次に、図１１Ｇに示すように、導電性保護膜４２、第３のシリコン酸化膜３７及びビアプラグ３８ｃ、３８ｄの上に、下側バリアメタル膜４３、主導電膜４４、上側バリアメタル膜４５を第３実施形態と同様な方法により形成する。
また、容量上部電極４７以外の領域において、ビア３８ｃ、３８ｄ上を通る経路に残された上側バリアメタル膜４５、主導電膜４４、下側バリアメタル膜４３は、二層目の配線４８ａ、４８ｂ等として使用される。
その後に、特に図示しないが、第３実施形態と同様に、第４のシリコン酸化膜、第３のシリコン窒化膜等が形成される。第３のシリコン窒化膜５１、第５のシリコン酸化膜５２を順にプラズマＣＶＤ法により形成する。
以上のＭＩＭ容量素子Ｑ５において、容量下部電極５９の側部は導電性のサイドウォール６０から構成されているので、誘電体膜４１が形成される容量下部電極５９の各側面での急峻な段差が解消される。
（第６の実施の形態）
図１２は、本発明の第６実施形態に係る半導体装置を示す平面図である。また、図１３Ａ〜図１３Ｊは、本発明の第６実施形態に係る半導体装置の図１２のＩ−Ｉ線から見た形成工程を示す断面図、図１４Ａ〜図１４Ｉは、本発明の第６実施形態に係る半導体装置の形成工程の図１２のＩＩ−ＩＩ線から見た断面図である。なお、図１２、図１３Ａ〜Ｕ１３Ｊ、図１４Ａ〜図１４Ｉにおいて、図５Ａ〜図５Ｊと同一の符号は同一要素を示している。
続いて、ＣＭＰ法により第３のシリコン酸化膜３７上のバリア膜、Ｗ膜を除去する。これによりビアホール３７ａ、３７ｃ、第３リング用溝３７ｇ、第３クラックストパ用溝３７ｅ及びフューズ用溝３７ｆの中に残されたバリア膜、Ｗ膜は、それぞれビアプラグ３８ａ、３８ｃ、第２のリング６５、第２のクラックストッパ６６及びフューズ６７として使用される。なお、フューズ６７の中央にはＣＭＰによる窪みが生じている。この形態は使用されるフューズの幅に依存する。幅がある（大きい）場合には、より窪みが生じる傾向がある。
これによりパターニングされた下部電極膜３９は、図１３Ｄ、図１４Ｄに示すように、容量素子領域Ａではビアプラグ３８ａに接続される容量下部電極３９ａとなり、配線領域Ｂではビアプラグ３８ｃを覆う導電性パッド３９ｃとなり、フューズ領域Ｃではフューズ６７及び第２のクラックストッパ６６を覆う保護膜３９ｆ，第３のクラックストッパ３９ｅとなり、さらに、耐湿リング領域Ｄでは第２のリング６５を覆う導電性パッド３９ｇとなる。
下部電極膜３９をパターニングする際のエッチングは過剰に行われ、レジストパターン６８ａ、６８ｃ、６８ｅ、６８ｆ、６８ｇから露出した第３のシリコン酸化膜３７の表面には凹部３７ｕが形成される。過剰なエッチングは、下部電極膜３９の導電材の不要部分を第３のシリコン酸化膜３７の表面から除去することによりリーク電流を防止するために行われる。
次に、図１３Ｇ、図１４Ｇに示すように、導電性保護膜４２、第３のシリコン酸化膜３７及び要素３９ｂ、３９ｅ、３９ｆ、３９ｇの上に、下側バリアメタル膜４３、主導電膜４４、上側バリアメタル膜４５を順に形成する。なお、下側バリアメタル膜４３の下地としてＴｉ密着膜を形成してもよい。
上部電極用のレジストパターン７０ａは、容量素子領域Ａにおいて誘電体膜４１及び導電性保護膜４２に重なり且つその外周にはみ出す領域に至る大きさを有している。また、配線領域Ｂにおいて、配線用のレジストパターン７０ｃは、ビアプラグ３８ｃに重なる形状を有している。フューズ領域Ｃにおいて、フューズ電極用のレジストパターン７０ｆは、フューズ６７の両端に重なる位置に形成され、また、クラックスストッパ用のレジストパターン７０ｅは、第２のクラックストッパ６６を覆う範囲に形成されている。さらに、耐湿リング領域Ｄにおいて、ガードリング用のレジストパターン７０ｇは、第３のリング３９ｇに重なるように枠状に形成されている。
これにより、容量素子領域Ａにおいて、容量上部電極４７、誘電体膜４１及び容量下部電極３９ａにより、ＭＩＭ容量素子Ｑ６が構成される。なお、ＭＩＭ容量素子Ｑ６において、第３実施形態と同様に、誘電体膜４１上の導電性保護膜４２は、容量上部電極４７の一部を構成し、さらに、容量上部電極４１の下にＴｉ密着膜が形成される場合に、Ｔｉ拡散防止膜として機能する。
この後に、図１３Ｊ、図１４Ｉに示すように、第４のシリコン酸化膜７７、第３のシリコン窒化膜７８が形成される。
上記した実施形態において、下部電極膜３９をパターニングして容量下部電極３９ａを形成する際に、同時に、配線領域Ｂ、フューズ領域Ｃ及び耐湿リング領域Ｄに形成されたビアプラグ３８ｃ、溶断フューズ６７、第２のクラックストッパ６６及び第２のリング６５を個別に覆う形状に下部電極膜３９をパターニングしている。ここで、ビアプラグ３８ｃ、溶断フューズ６７、第２のクラックストッパ６６及び第２のリング６５は、ＴｉＮバリア膜とＷ膜から構成されている。
Ｗ膜は、第３のシリコン酸化膜３７の表面からエッチング残渣を除去するために使用される薬液、処理条件によってはエッチングされ易い場合がある。しかし、ビアプラグ３８ｃ、溶断フューズ６７、第２のクラックストッパ６６及び第２のリング６５は、下部電極膜３９のパターンにより覆われた状態となっているため、処理される薬液によって損傷を受けることはない。

Claims (20)

  1. 半導体基板と、
    半導体基板の上方に形成される絶縁膜と、
    前記絶縁膜上に形成される容量下部電極と、前記容量下部電極の上面及び側面の上に形成される誘電体膜と、前記誘電体膜の上に形成され且つ前記容量下部電極よりも広く形成された金属膜の第１金属パターンから構成される容量上部電極とを有する容量素子と、
    前記絶縁膜上で前記金属膜の第２金属パターンから構成される配線と
    を有することを特徴とする半導体装置。
  2. 前記容量上部電極の外周縁は、前記誘電体膜の外周縁の外側に広がっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記誘電体膜の上面上に形成され、且つ上面及び側面が前記容量上部電極の下面に接合される導電性保護膜を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記容量下部電極の側面に形成され、且つ外方にかけて連続的に低くなる斜面を有するサイドウォールを有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記絶縁膜内に形成されて前記容量下部電極の下面に接続される導電性プラグを有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
  6. 前記金属膜は前記絶縁膜の表面上に形成される密着膜を有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
  7. 前記容量素子の側方において前記絶縁膜内に形成された第２の導電性プラグと、前記容量下部電極を構成する材料と同じ導電膜から構成され且つ前記第２の導電性プラグの上面を覆う導電パターンとを有することを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
  8. 前記容量素子の側方において前記絶縁膜内に形成された第３の導電性プラグと、前記容量上部電極を構成する前記金属膜から構成され且つ前記第３の導電性プラグを上から覆う第３金属パターンとを有することを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
  9. 前記容量素子の側方において前記絶縁膜内に形成されたフューズと、前記容量下部電極を構成する材料と同じ導電膜から構成され且つ前記フューズの少なくとも一部を覆う保護パターンとを有することを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
  10. それぞれ前記絶縁膜内とその上下に連続的に形成される多層金属パターンを有し、前記多層金属パターンの一部は前記容量下部電極を構成する導電膜のパターンと前記容量上部電極を構成する前記金属膜の第４金属パターンの少なくとも一方を含んでいることを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体装置。
  11. 半導体基板上の絶縁膜上に第１金属膜を形成する工程と、
    前記第１金属膜をパターニングして容量下部電極を形成する工程と、
    前記容量下部電極の上面及び側面と前記絶縁膜の上に誘電体膜を形成する工程と、
    前記誘電体膜をパターニングして前記容量下部電極の前記上面及び側面を覆う形状の容量誘電体膜を形成する工程と、
    前記容量誘電体膜と前記絶縁膜の上に第２金属膜を形成する工程と、
    前記第２金属膜をパターニングして前記容量誘電体膜の少なくとも上面を覆う容量上部電極を形成する工程と、
    前記第２金属膜をパターニングして前記絶縁膜上に配線を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  12. 前記容量誘電体膜及び前記容量上部電極は、同層のマスクを使用してパターニングされることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記容量上部電極は、前記容量誘電体膜に重なり且つ前記容量誘電体膜よりも広いマスクを使用してパターニングされることを特徴とする請求項１１に記載の半導体装置の製造方法。
  14. 前記容量誘電体膜のパターニング前に、前記誘電体膜の上に導電性保護膜を形成する工程と、前記第２金属膜を形成する前に前記導電性保護膜をパターニングして前記容量誘電体膜の上面を覆う形状にパターニングする工程を有することを特徴とする請求項１１乃至請求項１３のいずれか１項に記載の半導体装置の製造方法。
  15. パターニングされた前記導電性保護膜から露出した前記絶縁膜の表面をエッチングする工程を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記容量下部電極及び前記絶縁膜の全面に膜を形成する工程と、前記膜をエッチングして前記容量下部電極の側面にサイドウォールとして残す工程とを有することを特徴とする請求項１１乃至請求項１５いずれか１項に記載の半導体装置の製造方法。
  17. 前記絶縁膜内にプラグを形成する工程と、前記第１金属膜と前記第２金属膜の少なくとも一方をパターニングして前記プラグの上を覆う金属パターンを形成する工程を有することを特徴とする請求項１１乃至請求項１６のいずれか１項に記載の半導体装置の製造方法。
  18. 前記絶縁膜内にフューズを形成する工程と、前記第１金属膜をパターニングして前記フューズの上を覆う保護膜を形成する工程とを有することを特徴とする請求項１１乃至請求項１７のいずれか１項に記載の半導体装置の製造方法。
  19. 前記第２金属膜をパターニングするエッチャントにより前記フューズ上の前記保護膜をエッチングする工程を有することを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記絶縁膜内に第１の金属の第１の耐湿リングを形成する工程と、前記第１金属膜をパターニングして前記第１の耐湿リングに接続される第２の耐湿リングを形成する工程と、
    前記第２金属膜をパターニングして前記第２の耐湿リングに重なる第３の耐湿リングを形成する工程とを有することを特徴とする請求項１１乃至請求項１９のいずれか１項に記載の半導体装置の製造方法。
JP2009505017A 2007-03-20 2007-03-20 半導体装置及びその製造方法 Expired - Fee Related JP5212361B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/055673 WO2008114418A1 (ja) 2007-03-20 2007-03-20 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2008114418A1 true JPWO2008114418A1 (ja) 2010-07-01
JP5212361B2 JP5212361B2 (ja) 2013-06-19

Family

ID=39765539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009505017A Expired - Fee Related JP5212361B2 (ja) 2007-03-20 2007-03-20 半導体装置及びその製造方法

Country Status (5)

Country Link
US (2) US8169051B2 (ja)
JP (1) JP5212361B2 (ja)
KR (1) KR101187659B1 (ja)
CN (1) CN101636834B (ja)
WO (1) WO2008114418A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
US7956466B2 (en) 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
CN103367104A (zh) * 2012-03-26 2013-10-23 上海宏力半导体制造有限公司 一种对金属电容上电极的刻蚀方法
JP6075114B2 (ja) * 2013-02-27 2017-02-08 ローム株式会社 半導体装置および半導体装置の製造方法
JP6336826B2 (ja) * 2014-06-04 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置
JP6582669B2 (ja) * 2015-07-22 2019-10-02 Tdk株式会社 薄膜キャパシタ及び半導体装置
US11894297B2 (en) * 2021-07-29 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal capacitor having electrodes with increasing thickness
TWI782805B (zh) * 2021-12-01 2022-11-01 力晶積成電子製造股份有限公司 電容器結構及其製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1256156B (it) 1992-10-06 1995-11-29 Montecatini Tecnologie Srl Catalizzatore in granuli particolarmente per la deidrogenazione ossidativa di metanolo a formaldeide
JPH08316430A (ja) 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
JP2000183312A (ja) * 1998-12-17 2000-06-30 Nec Corp 半導体装置
EP1132973A1 (de) 2000-03-06 2001-09-12 Infineon Technologies AG Metall-Isolator-Metall-Kondensator und Verfahren zu seiner Herstellung
JP2002043517A (ja) 2000-07-21 2002-02-08 Sony Corp 半導体装置およびその製造方法
JP2002217373A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置の製造方法及びその製造方法を用いて製造された半導体装置
US6717193B2 (en) 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
JP2003318269A (ja) 2002-04-24 2003-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100480641B1 (ko) 2002-10-17 2005-03-31 삼성전자주식회사 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법
JP4502173B2 (ja) 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2004303908A (ja) 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4442189B2 (ja) * 2003-10-24 2010-03-31 ソニー株式会社 半導体装置、平面表示装置およびそれらの製造方法
JP3962402B2 (ja) * 2003-11-10 2007-08-22 松下電器産業株式会社 半導体装置
CN1617312A (zh) 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
JP4282450B2 (ja) 2003-12-01 2009-06-24 エルピーダメモリ株式会社 半導体装置の製造方法
KR100585115B1 (ko) * 2003-12-10 2006-05-30 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
JP4659355B2 (ja) 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7199001B2 (en) 2004-03-29 2007-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming MIM capacitor electrodes
JP2006253268A (ja) * 2005-03-09 2006-09-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4928748B2 (ja) * 2005-06-27 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100688686B1 (ko) 2005-12-29 2007-03-02 동부일렉트로닉스 주식회사 Ｍｉｍ 구조 커패시터 제조방법
JP2006210952A (ja) 2006-04-26 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP5212361B2 (ja) 2013-06-19
US20090294902A1 (en) 2009-12-03
CN101636834A (zh) 2010-01-27
US20120190154A1 (en) 2012-07-26
US8169051B2 (en) 2012-05-01
US8642400B2 (en) 2014-02-04
CN101636834B (zh) 2012-02-08
KR20100004986A (ko) 2010-01-13
KR101187659B1 (ko) 2012-10-05
WO2008114418A1 (ja) 2008-09-25

Similar Documents

Publication Publication Date Title
JP5212361B2 (ja) 半導体装置及びその製造方法
US8759192B2 (en) Semiconductor device having wiring and capacitor made by damascene method and its manufacture
US8338911B2 (en) Semiconductor device and method of manufacturing the same
US20070040188A1 (en) Contact or via hole structure with enlarged bottom critical dimension
US7307000B2 (en) Method of fabricating a capacitor for a semiconductor device
US20050263848A1 (en) Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same
US20140065813A1 (en) Size-filtered multimetal structures
JP4949656B2 (ja) 半導体装置およびその製造方法
KR102669885B1 (ko) 반도체 소자
KR100793475B1 (ko) 반도체 장치
US20220246680A1 (en) Semiconductor device and method of forming the same
JP4425707B2 (ja) 半導体装置およびその製造方法
US20160204064A1 (en) Size-filtered multimetal structures
TWI717173B (zh) 記憶體裝置及其製造方法
US7018903B2 (en) Method of forming semiconductor device with capacitor
US20130234288A1 (en) Trench Structure for an MIM Capacitor and Method for Manufacturing the Same
JP2006019379A (ja) 半導体装置及びその製造方法
US12100650B2 (en) Semiconductor device having a carbon containing insulation layer formed under the source/drain
US20220384585A1 (en) Integrated electronic circuit including a field plate for the local reduction of the electric field and related manufacturing process
US20220238636A1 (en) High capacitance mim device with self aligned spacer
US20150194382A1 (en) Interconnect and method of fabricating the same
US20050086780A1 (en) Method of fabricating circular or angular spiral MIM capacitors
KR20070071449A (ko) 금속-절연체-금속 커패시터의 제조방법
TW202249256A (zh) 半導體元件及其形成方法
KR100997779B1 (ko) 엠아이엠 캐패시터 형성방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130211

R150 Certificate of patent or registration of utility model

Ref document number: 5212361

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160308

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees