CN101636834B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法，半导体器件具有电容器，该电容器具有：绝缘膜，其形成在半导体基板1的上方；电容元件，其具有形成在绝缘膜7上的电容下部电极11b、形成在电容下部电极11b的上表面以及侧面上的介电膜13、形成在介电膜13上且比电容下部电极11b宽阔的电容上部电极19b，其中，该电容上部电极19b由金属膜的第一金属图案构成；布线19a、19b，其形成在绝缘膜7上，由所述金属膜的第二金属图案构成。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及具有在下部金属膜和上部金属膜之间形成绝缘膜的结构的MIM电容元件的半导体器件及其制造方法。 
背景技术
将MIM(Metal-Insulator-Metal：金属-绝缘层-金属)电容元件用作为要求高速作业的高频模拟集成电路的电容元件。MIM电容元件相对于MOS(Metal-Oxide-Semiconductor：金属氧化物半导体)电容元件可减小寄生电阻和寄生电容。 
作为MIM电容元件，例如，在JP特开2003-318269号公报(专利文献1)中记载有这样的结构，即，具有：形成在层间绝缘膜上的、由铝青铜(AlCu)构成的下膜电极膜，形成在下膜电极膜上的介电膜，形成在介电膜上的上膜电极膜。 
另外，在JP特开2004-303908号公报(专利文献2)中记载有：对形成于层间绝缘膜上的AlCu膜刻画图案，由此在层间绝缘膜上形成布线的同时形成MIM电容元件的上部电极，其中，上述层间绝缘膜覆盖基板。 
在JP特开2006-210952号公报(专利文献3)中记载有：在与专利文献2相同结构的MIM电容元件中，使电容下部电极的厚度比电容上部电极的厚度薄，将与电容下部电极连接的接触部形成在其下方的层间绝缘膜内。 
在专利文献2、专利文献3所记载的MIM电容元件中，电容下部电极、电容绝缘膜和电容上部电极具有相同的平面形状。 
另外，在JP特表2003-526927号公报(专利文献4)中记载有这样的MIM电容器，即，具有相同平面形状的电容下部电极以及介电膜、以比介电膜窄的形状形成在介电膜上的电容上部电极。 
专利文献1：JP特开2003-318269号公报 
专利文献2：JP特开2004-303908号公报 
专利文献3：JP特开2006-210952号公报 
专利文献4：JP特表2003-526927号公报 
发明内容
然而，例如，如图16所示，在层间绝缘膜101上依次形成第一阻挡金属膜102、AlCu膜103、第二阻挡金属膜104、介电膜105以及上膜电极膜106，然后，对上部电极膜106和介电膜105分别刻画图案，经过这样的工序而形成专利文献1所记载的MIM电容元件。 
一般，通过溅射处理来形成作为MIM电容元件100的下膜电极膜使用的AlCu膜103，从而使AlCu膜103构成多晶体结构，晶体大小不均匀，由于晶体晶界而产生的凹处的深度各不相同，因此导致在AlCu膜103的表面上产生凹凸。AlCu膜103越厚，该凹凸越显著。 
另一方面，在MIM电容元件100的侧方，对同一第一阻挡金属膜102、AlCu膜103以及第二阻挡金属膜104刻画图案，从而形成布线107a、107b。在这样的情况下，为了使布线107a、107b的电阻变小，将AlCu膜103形成得较厚，因此使AlCu膜103表面的凹凸差变大。 
若AlCu膜103的凹凸差变大，则使形成在其上的介电膜105的膜厚不均匀，会产生电场集中的处所，从而有可能导致漏电流流过，在其凸部上的介电膜105上产生绝缘损坏。 
与此相对，如图17A所示，在专利文献2、3所记载的MIM电容元件中，在AlCu膜103和其下方的第一阻挡金属膜102之间形成有介电膜105，因此，介电膜105不会受到在AlCu膜103的上表面上产生的凹凸的影响。在这样的结构中，第一阻挡金属膜102成为下部电极，AlCu膜103成为上部电极。 
但是，若AlCu膜103变厚，则难以控制AlCu膜103的蚀刻的终点。从而，当在AlCu膜103中发生蚀刻不足时，会导致横方向的漏电流增加。 
另一方面，在过剩地进行蚀刻的情况下，如图17B所示，继AlCu膜103之后对介电膜105也被蚀刻，从而使AlCu膜103和介电膜105的形状相同。其结果，使第一阻挡金属膜(下部电极)102和AlCu膜(上部电极)103在介电膜105的周缘部接近，使漏电流容易流过它们之间。 
特别地，若为了增加MIM电容100的电荷容量而使介电膜105变薄，则介电膜105的蚀刻控制也变得困难，因此容易通过刻画图案来使AlCu膜103和第一阻挡金属膜102的平面形状相同。 
本发明的目的是提供一种能够提高电容元件的特性的半导体器件及其制造方法。 
解决课题的方法 
根据本发明的技术方案，具有：电容元件，其具有形成在绝缘膜上的电容下部电极、形成在电容下部电极的上表面以及侧面上的电容介电膜、形成在电容介电膜上且比电容下部电极宽阔的电容上部电极，其中，该电容上部电极包括金属膜的第一金属图案；布线，其形成在绝缘膜上，包括金属膜的第二金属图案。 
根据本发明的技术方案，具有：半导体基板；绝缘膜，其形成在半导体基板上方；第一导电性插件，其形成在上述绝缘膜内；第二导电性插件，其形成在上述绝缘膜内；电容元件，其具有电容下部电极、介电膜、电容上部电极，所述电容下部电极与所述第一导电性插件的一侧的端部相连接，并且所述电容下部电极由形成在所述绝缘膜上的第一阻挡金属膜构成，所述介电膜形成在所述电容下部电极的上表面以及侧面上，所述电容上部电极由第二阻挡金属膜、主导电膜及第三阻挡金属膜构成，所述第二阻挡金属膜形成在所述介电膜之上且比所述电容下部电极及所述介电膜宽阔；布线，其形成在所述绝缘膜上，并且与所述第二导电性插件的一侧的端部相连接；在所述介电膜的上表面上形成有导电性保护膜，该导电性保护膜的上表面以及侧面与所述电容上部电极的下表面接合，所述布线包括第一层和第二层，所述第一层由所述第一阻挡金属膜构成，所述第二层由所述第二阻挡金属膜、所述主导电膜及所述第三阻挡金属膜构成。 
发明的效果 
由包括布线的金属膜的图案构成电容上部电极，并且将电容上部电极形成为比电容下部电极宽阔的形状，进一步将电容介电膜形成为覆盖电容下部电极的上表面以及侧面的形状。 
附图说明
由此，在由包括布线的金属膜构成电容上部电极的情况下也能够使电容上部电极和电容下部电极在周缘部的距离与电容介电膜相同或其以上，能够抑制在电容元件的周缘部的漏电流。 
图1A～图1M是表示本发明第一实施方式的半导体器件及其形成工序的剖面图。 
图2A～图2K是表示本发明第一实施方式的半导体器件及其形成工序的俯视图。 
图3A～图3D是表示本发明第二实施方式的半导体器件及其形成工序的剖面图。 
图4A～图4C是表示本发明第二实施方式的半导体器件及其形成工序的俯视图。 
图5A～图5J是表示本发明第三实施方式的半导体器件及其形成工序的剖面图。 
图6是表示本发明实施方式的第三～第五半导体器件的俯视图。 
图7是表示对本发明第三实施方式的半导体器件内的电容元件所包括的介电膜刻画图案后进行湿式(wet)处理后的状态的剖面图。 
图8A表示本发明第三实施方式的半导体器件所包括的电容元件和参考(reference)的电容元件的电荷容量；图8B表示本发明第三实施方式的半导体器件所包括的电容元件和参考的电容元件的漏电流特性。 
图9A～图9G是表示本发明第四实施方式的半导体器件及其形成工序的剖面图。 
图10A～图10C是表示本发明第四实施方式的半导体器件及其形成工序的另一例的剖面图。 
图11A～图11H是表示本发明第五实施方式的半导体器件及其形成工序的剖面图。 
图12是表示本发明第六实施方式的半导体器件的俯视图。 
图13A～图13J是在本发明第六实施方式的半导体器件及其形成工序中从图12的I-I线观察的剖面图。 
图14A～图14I是在本发明第六实施方式的半导体器件及其形成工序中从图12的II-II线观察的剖面图。 
图15是表示作为参考的半导体器件的剖面图。 
图16是表示第一现有技术的半导体器件的剖面图。 
图17A、图17B分别是表示第二、第三现有技术的半导体器件的剖面图。 
具体实施方式
下面，基于附图对本发明的实施方式进行详细说明。 
(第一实施方式) 
图1A～图1M是表示本发明第一实施方式的半导体器件的形成工序的剖面图；图2A～图2K是表示本发明第一实施方式的半导体器件的形成工序的俯视图。此外，图1A是图2A的V-V线处的剖面图。 
首先，如图1A、图2A所示，在形成于硅等的半导体基板1上的第一层间绝缘膜2上，通过溅射依次形成第一阻挡金属膜3、第一主导电膜4以及第二阻挡金属膜5，其中，上述第一层间绝缘膜2由氧化硅膜构成。 
例如，形成40nm的钛(Ti)膜和厚度为100nm的氮化钛(TiN)膜的二层结构来作为第一、第二阻挡金属膜3、5，例如，形成厚度为1μm的AlCu(铝青铜)膜来作为第一主导电膜4。 
然后，在第二阻挡金属膜5上涂覆光致抗蚀剂，并使其曝光、显影，从而形成布线形状的抗蚀图案(未图示)。然后，将抗蚀图案用作为掩模，通过利用氯系列气体的反应性离子蚀刻(RIE)法，对从第二阻挡金属膜5到第一阻挡金属膜3为止的各膜进行蚀刻。在这样的情况下，进行过腐蚀，从而不残留第一阻挡金属膜3。 
由此，将残留在抗蚀图案(未图示)下方的第一阻挡金属膜3、第一主导电膜4以及第二阻挡金属膜5作为第一层的布线6a、6b。然后，去除第一层的布线6a、6b上的抗蚀图案。 
接着，如图1B、图2B所示，通过CVD法，在第一层间绝缘膜2上形成用于覆盖第一层的布线6a、6b的第二层间绝缘膜7。例如，使用含有TEOS(四乙氧基硅烷)或硅烷系气体的气体生长氧化硅膜，从而作为第二层间绝缘膜7。 
接着，通过化学机械研磨(CMP)法，对第二层间绝缘膜7的上表面进行平坦化处理。然后，在第二层间绝缘膜7上涂覆抗蚀剂8，并使其曝光、显影，从而例如在布线6a、6b上形成开口部8a～8d。 
进而，如图1C、图2C所示，将抗蚀剂8作为掩模，例如通过使用氟系反应气体的RIE法，对第二层间绝缘膜7进行各向异性蚀刻，由此在布线6a、6b上形成第一层的通孔7a～7d。 
在去除抗蚀剂8后，如图1D、图2D所示，在第一层的通孔7a～7d内形成第一层的通孔插件10a～10d。通过如下工序形成第一层的通孔插件10a～10d。 
即，通过溅射，在通孔7a～7d的底面以及内壁面和第二层间绝缘膜7上形成导通用阻挡金属膜9a，例如形成TiN膜，接着，在第一层的通孔7a～7d内埋入钨(W)膜9b。例如，使用含有六氟化钨的气体，通过CVD法生 长W膜9b。 
然后，通过CMP法，对W膜9b、导通用阻挡金属膜9a进行研磨，从而从第二层间绝缘膜7的上表面去除W膜9b、导通用阻挡金属膜9a。由此，将残留在第一层的通孔7a～7d内的W膜9b、导通用阻挡金属膜9a用作为第一层的通孔插件10a～10d。 
此外，也可以使用钽(Ta)、钼(Mo)、铝(Al)、Ti等金属来代替钨。 
接着，如图1E、图2E所示，在第一层的通孔插件10a～10d以及第二层间绝缘膜7上形成第三阻挡金属膜11。例如，通过溅射依次形成厚度为40nm的Ti膜和厚度为100nm的TiN膜作为第三阻挡金属膜11。此外，也可以形成Ta膜来代替Ti膜，另外，也可以形成TaN膜来代替TiN膜。 
接着，在第三阻挡金属膜11上涂覆抗蚀剂12，并使其曝光、显影，由此形成布线用的抗蚀图案12a、12c和电容下部电极用的抗蚀图案12b。 
布线用的抗蚀图案12a、12c配置在其一部分与规定的第一层的通孔插件10a、10d重叠的位置。另外，电容下部电极用的抗蚀图案12b例如具有四角形的平面形状，并且形成在与其他第一层的通孔插件10b、10c重叠的位置。 
接着，如图1F、图2F所示，使用氯系气体，通过RIE法对第三阻挡金属膜11进行各向异性蚀刻，由此将残留在布线用的抗蚀图案12a、12c下方的第三阻挡金属膜11作为下方布线阻挡金属膜11a、11c，另外，将残留在电容下部电极用的抗蚀图案12b下方的第三阻挡金属膜11作为电容下部电极11b。 
在去除抗蚀图案12a～12c后，如图1G、图2G所示，在下方布线阻挡金属膜11a、11c、电容下部电极11b以及第二层间绝缘膜7上形成介电膜13。通过CVD法形成厚度为40nm的氧化硅膜作为介电膜13。例如，在形成氧化硅膜时所使用的反应气体是含有硅烷系气体或者TEOS的气体。此外，也可以形成氮化硅膜、氧化钽膜等来代替氧化硅膜。 
接着，如图1H、图2H所示，在介电膜13上涂覆光致抗蚀剂，并使其曝光、显影，从而形成抗蚀图案14。抗蚀图案14形成与电容下部电极11b重叠且从电容下部电极11b的周围露出的平面形状。 
接着，将抗蚀图案14作为掩模，通过RIE法对介电膜13进行各向异性 蚀刻。在介电膜13为氧化硅膜的情况下，例如，将氟系气体用作为蚀刻气体。 
接着，如图1I、图2I所示，通过溅射，例如，在介电膜13、下方布线阻挡金属膜11a、11c以及第二层间绝缘膜7的整体上依次形成第四阻挡金属膜15、第二主导电膜16、第五阻挡金属膜17，其中，上述第四阻挡金属膜15由厚度为40nm的TiN膜构成，上述第二主导电膜16由厚度为1μm的AlCu膜构成，上述第五阻挡金属膜17由厚度为5nm的Ti膜和厚度为100nm的TiN膜的层叠结构构成。 
此外，也可以将AlSi膜、AlSiCu膜用作为第二主导电膜16，以代替AlCu膜。另外，也可以取代TiN膜而使用TaN膜来作为第四、第五阻挡金属膜15、17，也可以取代Ti膜而使用Ta膜来作为第五阻挡金属膜17。 
接着，在第五阻挡金属膜17上涂敷光致抗蚀剂，并使其曝光、显影，由此，如图1J、图2J所示地形成布线用的抗蚀图案18a、18c和上部电极用的抗蚀图案18b。 
上部电极用的抗蚀图案18b具有与电容下部电极11b以及介电膜13重叠的形状。而且，形成这样的形状，即，上部电极用的抗蚀图案18b的外周缘的至少一部分位于介电膜13的外周缘和电容下部电极11b的外周缘之间。另外，形成这样的形状，即，上部电极用的抗蚀图案18b的缘部在横方向上从电容下部电极11b的缘部延伸，例如，延伸出0.3μm～1.0μm左右。 
在这样的状态下，将抗蚀图案18a～18c用作为掩模，通过RIE法对从第五阻挡金属膜17至第四阻挡金属膜15以及下方布线阻挡金属膜11a、11c为止的各膜进行各向异性蚀刻。将氯系气体用作为蚀刻气体。此外，在进行蚀刻后去除抗蚀图案18a～18c。 
此外，也可以在抗蚀图案18a～18c和第五阻挡金属膜17之间形成氧化硅膜，然后，对氧化硅膜刻画图案，并将其用作为硬掩模。 
由此，如图1K、图2K所示，残留在上部电极用的抗蚀图案18b下方的第四阻挡金属膜15、主导电膜16、第五阻挡金属膜17成为电容上部电极19b。并且，由电容上部电极19b、介电膜13以及电容下部电极11b形成MIM电容元件Q1。 
另外，将残留在布线用的抗蚀图案18a、18c下方的下方布线阻挡金属膜 11a、11c、第四阻挡金属膜15、第二主导电膜16以及第五阻挡金属膜17作为第二层的布线19a、19c。 
然而，将条件设定为：电容上部电极19b用的第二主导电膜16的膜厚较厚，而且将第二主导电膜16的蚀刻速率较高，因此，其下方的介电膜13也被连续蚀刻。 
由此，使电容上部电极19b和介电膜13各自的外周缘大致一致，但是电容下部电极11b的侧面被介电膜13覆盖，而且，电容上部电极19b的缘部隔着介电膜13而位于电容下部电极11b的缘部的斜上方，因此能够使它们的缘部的距离成为介电膜13的膜厚以上。 
通过改变电容上部电极19b的形状，调整电容下部电极11b的缘部和电容上部电极19b的缘部之间的间隔，从而容易抑制在用于形成MIM电容元件的电容元件Q1的缘部发生漏电流。 
接着，如图1L所示，通过CVD法，在第二层间绝缘膜7上形成用于覆盖MIM电容元件Q1以及第二层的布线19a、19c的第三层间绝缘膜20。例如，由氧化硅膜形成第三层间绝缘膜20，使用TEOS、硅烷等气体进行生长。 
进而，在第二层的布线19a、19c和电容上部电极19b的各自上，在第三层间绝缘膜20内形成第二层的通孔20a～20d，在其内部形成第二层的通孔插件21a～21d。 
此外，第二层的通孔20a～20d、第二层的通孔插件21a～21d的形成与第一层的通孔7a～7d、通孔插件10a～10d的形成相同，通过金属成膜、光刻法、CMP处理来形成。 
然后，如图1M所示，在第三层间绝缘膜20上形成第三层的布线25a～25c。第三层的布线25a～25c具有第六阻挡金属膜22、第三主导电膜23和第七阻挡金属膜24的层叠结构。与第一层的布线6a、6b同样地通过光刻法对层叠结构刻画图案，由此形成第三层的布线25a～25c。 
例如，形成厚度为40nm的Ti膜和厚度为100nm的TiN膜的二层结构来作为第六、第七阻挡金属膜22、24，例如，形成厚度为1μm的AlCu膜来作为第三主导电膜23。 
然后，虽然没有特别图示，但是进一步形成上方的层间绝缘膜、布线等。 
在如上所述的结构的MIM电容元件Q1中，对于由与第二层的布线19a、 19c相同的第二主导电膜16等形成的电容上部电极19b的缘部，与其下方的介电膜13的缘部连续地刻画图案。 
由此，电容上部电极19b形成为与介电膜13同一平面形状，介电膜13形成为覆盖电容下部电极11b及其周围的平面形状，因此能够使电容上部电极19b的缘部和电容下部电极11b的缘部在横方向上相距所希望的距离。因此，能够抑制在MIM电容元件Q1的缘部的上下电极之间发生漏电流。 
(第二实施方式) 
图3A～图3D是表示本发明第二实施方式的半导体器件的形成工序的剖面图；图4A、图4C是表示本发明第二实施方式的半导体器件的形成工序的俯视图。此外，在图3A～图3D、图4A～图4C中，与图1A～图1M、图2A～图2K相同的附图标记表示相同的要素。 
首先，如图3A、图4A所示，与第一实施方式同样地在第一层间绝缘膜2上形成第一层的布线6a、6b，进而在第一层的布线6a、6b以及第一层间绝缘膜2上形成第二层间绝缘膜7。接着，在第一层的布线6a、6b上形成第一层的通孔插件10a～10d，然后，通过与第一实施方式相同的方法，在第二层间绝缘膜7上形成下方布线阻挡金属膜11a、11c和电容下部电极11b。进而，形成电容下部电极11b和用于覆盖其周边的形状的介电膜13。 
接着，如图3B、图4B所示，通过溅射，在介电膜13、下方布线阻挡金属膜11a、11c以及第二层间绝缘膜7整体上依次形成第四阻挡金属膜15、第二主导电膜16以及第五阻挡金属膜17。 
接着，在第五阻挡金属膜17上涂敷光致抗蚀剂，并使其曝光、显影，由此形成布线用的抗蚀图案28a、28c和上部电极用的抗蚀图案28b。 
上部电极用的抗蚀图案28b具有与电容下部电极11b以及介电膜13重叠的平面形状。而且，电容上部电极用的抗蚀图案28b的外周缘的至少一部分从介电膜13的外周缘的侧方露出0.3～1.0μm左右。即，电容上部电极用的抗蚀图案28b被形成为比介电膜13宽阔。 
在这样的状态下，将抗蚀图案28a～28c用作为掩模，通过RIE法或溅射，对从第五阻挡金属膜17至第四阻挡金属膜15以及下方布线阻挡金属膜11a、11c为止的各膜进行各向异性蚀刻。在应用RIE法的情况下，将氯系气 体用作为蚀刻气体。此外，在进行蚀刻后，去除抗蚀图案28a～28c。 
由此，如图3C、图4C所示，残留在布线用的抗蚀图案28a、28c下方的下方布线阻挡金属膜11a、11c、第四阻挡金属膜15、第二主导电膜16、第五阻挡金属膜17成为第二层的布线29a、29c。 
另外，残留在上部电极用的抗蚀图案28b下方的第四阻挡金属膜15、主导电膜16、第五阻挡金属膜17成为电容上部电极29b。并且，由电容上部电极29b、介电膜13以及电容下部电极11b形成MIM电容元件Q2。 
上部电极用的抗蚀图案28b形成为其周缘从介电膜13露出的形状，因此在对第四阻挡金属膜15、主导电膜16、第五阻挡金属膜17进行蚀刻时，介电膜13的大小成为最初的形状。 
然后，如图3D所示，通过与第一实施方式相同的过程，形成第三层间绝缘膜19、第二层的通孔插件21a～21d、第三层的布线25a～25c。 
在以上的MIM电容元件Q2中，电容上部电极29b被形成为比其下方的介电膜13宽阔，因此，电容下部电极11b和电容上部电极29b的外周缘之间的距离与介电膜13从电容下部电极11b露出的宽度相同。 
因此，通过使介电膜13露出的量足够大，防止在电容下部电极11b和电容上部电极29b的周缘部之间发生漏电流。 
(第三实施方式) 
图5A～图5J是表示本发明第三实施方式的半导体器件的形成工序的剖面图。另外，图6是表示本发明第三实施方式的半导体器件中的MIM电容元件及其周边的布线配置的俯视图。 
在图5A中，通过等离子体CVD法，在硅等的半导体基板31上形成有例如厚度为数百nm～1000nm的第一氧化硅膜32，例如形成的厚度为500nm。此外，将含有TEOS或硅烷系气体的气体用作为用于生长氧化硅膜32的其反应气体。 
另外，通过CVD法，在第一氧化硅膜32上形成有第一氮化硅膜33，其厚度为30nm～50nm。此外，例如，将氨气和硅烷用作为用于生长氮化硅膜的反应气体。 
进而，在第一氮化硅膜33上形成有第二氧化硅膜34。并且，通过使用 抗蚀剂(未图示)的光刻法，在第二氧化硅膜34和第一氮化硅膜33上形成有布线用槽34a～34d。部分布线用槽34a、34b形成在经由电容元件形成区域下方的通路上。 
在布线用槽34a～34d内形成有第一层的铜布线35a～35d。如下所述的形成第一层的铜布线35a～35d。 
即，通过溅射，在布线用槽34a～34d的内表面以及底面上形成阻挡金属膜、种子膜，然后，通过电镀，在布线用槽34a～34d内填充铜膜。接着，通过CMP法，去除第二氧化硅膜34上表面上的阻挡金属膜、种子膜以及铜膜。由此，将残留在布线用槽34a～34d内的铜膜作为铜布线35a～35d。 
例如，形成厚度为30nm～50nm的钽(Ta)膜作为阻挡金属膜。另外，例如，通过溅射形成厚度约为100nm的铜膜作为种子膜。 
接着，通过CVD法，在第二氧化硅膜34和第一层的铜布线35a～35d上形成第二氮化硅膜36，其厚度例如为30nm～50nm。进而，通过等离子体CVD法，在第二氮化硅膜35上形成第三氧化硅膜37。 
此外，第二氮化硅膜36成为第一层的铜布线35a～35d的铜防扩散膜。 
在如上所述的状态下，如图5B所示，在第三氧化硅膜37和第二氮化硅膜36内形成到达第一层的布线35a～35d的一部分的深度的通孔37a～37d。在这样的情况下，在存在于电容元件形成区域下方的第一层的铜布线35a、35b上也形成通孔37a、37b。 
接着，在通孔37a～37d内形成通孔插件38a～38d。即，在通孔37a～37d内形成钛(Ti)来作为胶(紧贴)膜，然后，将六氟化钨(WF6)用于源气体，通过CVD法在通孔37a～37d内填充钨(W)膜。接着，通过CMP法，从第三氧化硅膜37的上表面去除胶膜和W膜，由此将残留在通孔37a～37d内的W膜作为通孔插件38a～38d。 
接着，如图5C所示，在通孔插件38a～38d以及第三氧化硅膜37上形成下部电极膜39。通过溅射，形成厚度为50nm～100nm的、发挥阻挡金属的功能的膜作为下部电极膜39，例如形成TiN膜作为下部电极膜39。 
进而，在下部电极膜39上涂敷光致抗蚀剂，并使其曝光、显影，从而形成电容下部电极的具有平面形状的电容下部电极用的抗蚀图案40。 
接着，将抗蚀图案40用作为掩模，对下部电极膜39进行蚀刻。从而， 如图5D所示，将在去除抗蚀图案40后残留的下部电极膜39作为电容下部电极39a。 
此外，也可以在电容元件形成区域以外的通孔插件38c、38d的上方形成抗蚀图案(未图示)，由此在通孔插件38c、38d上残留例如孤立的形状的下部电极膜39。由此，能够防止由钨(W)构成的通孔插件38c、38d在之后的工序中受损。 
接着，如图5E所示，在电容下部电极39a和第三氧化硅膜37上依次形成介电膜41和导电性保护膜42。通过使用TEOS的等离子体CVD法，形成厚度约为40nm的氧化硅膜作为介电膜41。另外，例如，通过溅射形成厚度约为30nm的TiN膜作为导电性保护膜42。 
然后，在导电性保护膜42上涂敷光致抗蚀剂，并使其曝光、显影，由此形成具有与电容下部电极39a重叠且从其外周缘露出的形状的电容电介质用的抗蚀图案43’。该抗蚀图案43’被形成覆盖在位于电容元件形成区域的通孔插件38a、38b上的形状。 
接着，将抗蚀图案43’用作为掩模，对导电性保护膜42和介电膜41进行蚀刻。在该蚀刻后，介电膜41仍维持形成在电容下部电极39a的上表面以及侧面上的状态。 
然后，如图5F所示，例如，通过使用氧等离子体的灰化，去除抗蚀图案43’。在这样的情况下，导电性保护膜42防止等离子体和离子进入介电膜41内。 
接着，如图5G所示，在导电性保护膜42、第三氧化硅膜37以及通孔插件38c、38d上依次形成下方阻挡金属膜43、主导电膜44、上方阻挡金属膜45。 
例如，通过溅射形成厚度约为40nm的TiN膜作为下方阻挡金属膜43。另外，例如形成厚度为1μm的AlCu膜作为主导电膜44。进而，例如形成依次形成厚度为5nm的Ti膜和厚度为100nm的TiN膜的层叠结构作为上方阻挡金属膜45。 
在此，如图5G的虚线所示，也可以在下方阻挡金属膜43的下膜上形成Ti紧贴膜43a。Ti紧贴膜43a是为了提高第三氧化硅膜37和TiN膜的紧贴性而形成的。在以下的实施方式中也可以同样地应用Ti紧贴膜43a的形成。 
此外，也可以形成Ta膜来代替Ti膜，也可以形成TaN来代替TiN膜，进而，也可以形成AlSi膜、AlSiCu膜等来代替AlCu膜。 
接着，如图5H所示，在上方阻挡金属膜45上涂敷光致抗蚀剂，并使其曝光、显影，由此形成上部电极用的抗蚀图案46a和布线用的抗蚀图案46b、46c。上部电极用的抗蚀图案46a具有与介电膜41重叠且从其外周露出的形状。 
另外，布线用的抗蚀图案46b、46c具有与电容元件形成区域以外的通孔插件38c、38d重叠的形状。 
接着，将抗蚀图案46a、46b、46c用作为掩模，通过RIE法对上方阻挡金属膜45、主导电膜44以及下方阻挡金属膜43进行蚀刻。此时，例如将氯系气体用作为反应气体。 
此外，也可以在抗蚀图案46a～46c和上方阻挡金属膜45之间形成氧化硅膜，然后，对氧化硅膜刻画图案，并将其用作为硬掩模。也可以在以下的实施方式中采用硬掩模。 
然后，若去除抗蚀图案46a、46b、46c，则如图5I所示，残留在电容下部电极39a、介电膜41上的上方阻挡金属膜45、主导电膜44、下方阻挡金属膜43以及导电性保护膜42成为电容上部电极47。从而，由电容上部电极47、介电膜41以及电容下部电极39a形成MIM电容元件Q3。 
另外，在电容上部电极39a以外的区域，将残留在第一层的通孔插件38c、38d上的上方阻挡金属膜45、主导电膜44、下方阻挡金属膜43用作为第二层的布线48a、48b等。 
MIM电容元件Q3、布线48a、48b等被形成为例如如图6所示的平面形状。 
接着，如图5J所示，通过CVD法，在电容器Q3、布线48a、48b以及第三氧化硅膜37上依次形成第四氧化硅膜50、第三氮化硅膜51、第五氧化硅膜52。此外，在形成第四氧化硅膜50后，通过CMP法对其表面进行平坦化处理。 
然后，通过使用抗蚀图案的光刻法，对第五氧化硅膜52、第三氮化硅膜51以及第四氧化硅膜50刻画图案，从而在MIM电容器Q3的电容上部电极47上和布线48a、48b上分别形成通孔50a～50c。 
接着，通过光刻法，对第五氧化硅膜52刻画图案，由此形成一部分与通孔50a～50c重叠的布线槽52a～52c。在这样的情况下，在第五氧化硅膜52的蚀刻中，例如采用使用了CF系气体的等离子体蚀刻法，但是由于第三氮化硅膜51发挥蚀刻阻止膜的功能，因此容易控制布线槽52a～52c的深度。然后，通过调整气体种类或等离子体条件，有选择地去除从布线槽52a～52c露出的第三氮化硅膜51，从而使布线槽52a～52c变深。 
然后，通过溅射，在布线槽52a～52c内依次形成厚度为30nm～50nm的TaN膜和厚度为100nm的铜种子膜，进而，通过电镀，在其中填充铜膜。此外，通过CMP法，去除形成在第五氧化硅膜52上表面上的TaN膜、铜种子膜和铜膜。 
由此，在布线槽52a～52c及其下方的通孔50a～50c内形成双金属镶嵌结构的布线以及导通膜53～55。 
然后，虽然未图示，形成氧化硅膜、铜布线以及导通部等多层布线。 
对于具有上述结构的MIM电容器Q3的介电膜41，与形成在其上方的导电性保护膜42一起刻画图案，因此在去除抗蚀图案46a或进行之后的清洗处理时，导电性保护膜42防止MIM电容器Q3的介电膜41直接与等离子体、离子或溶液接触。 
与此相对，如果为了进行灰化处理而生成的氧等离子体直接照射到介电膜41，会使介电膜41受损，因此有可能导致介电膜41的膜厚变动，以及耐压变小。 
但是，在本实施方式中，如图5F所示，形成这样的结构，即，由于介电膜41的上方被导电性保护膜42覆盖，因此难以发生由于氧等离子体、离子的照射而使其受损的情况，从而难以发生其损伤引起的膜厚变动和耐压劣化。 
另外，为了在之后的工序中也去除蚀刻残渣等，向第三氧化硅膜37的表面供给氢氟酸或氟化氨的溶液。在这样的情况下，如图7所示，未被导电性保护膜42覆盖的介电膜41的外周缘被溶液蚀刻，从而稍微缩小，但是不会在介电膜41上引起膜厚变动。 
针对介电膜41的缩小，考虑湿式处理，只要预先对介电膜41刻画较宽阔的图案，就没有障碍。但是，在进行湿式处理后，介电膜41需要覆盖电 容下部电极39a的外周缘而不使其露出，因此，优选控制湿式处理所引起的介电膜41的周缘部的缩进量。 
由此，防止通过本实施方式形成了图案的介电膜41受损，抑制介电膜41的膜质劣化。 
另外，当在下方阻挡金属膜43下方形成Ti膜时，由TiN膜形成导电性保护膜42，由此防止Ti向介电膜41扩散。 
Ti膜的一部份向第三氧化硅膜37扩散，从而提高紧贴性，另一方面，若扩散到介电膜41，则会导致MIM电容元件Q3的耐压下降、产生固定电荷。但是，在本实施方式中，在介电膜41和下方阻挡金属膜43之间形成有由TiN构成的导电性保护膜42，因此防止Ti向介电膜41扩散，防止电容特性的劣化。 
然而，针对在介电膜41上形成了导电性保护膜42的结构的MIM电容元件Q3和在介电膜41上未形成导电性保护膜42的结构的参考的MIM电容元件，分别调查了电荷容量和漏电流，其结果，得到了如图8A、图8B所示的结果。由此可知，通过导电性保护膜42保护介电膜41，由此能够抑制电容元件特性的劣化。 
针对参考的MIM电容元件，通过调整形成条件能够进一步提高电容元件特性。 
此外，在图8A、图8B中使用的测试用元件具有如下结构：在约2mm×2mm的四角形区域形成有多个MIM电容元件，其中，该MIM电容元件的结构为，将电容下部电极大小设为约90μm×90μm，进而将电容下部电极周缘和介电膜周缘之间的距离设为0.5μm。 
(第四实施方式) 
图9A～图9G是表示本发明第四实施方式的半导体器件的形成工序的剖面图。此外，在图9A～图9G中，与图5A～图5J相同的附图标记表示相同的要素。 
在图9A中，与第三实施方式同样地在半导体基板31上依次形成有第一氧化硅膜32、第一氮化硅膜33以及第二氧化硅膜34。并且，在第二氧化硅膜34以及第一氮化硅膜33内形成有第一层的铜布线35a～35d。 
另外，在第二氧化硅膜34和铜布线35a～35d上依次形成有第二氮化硅膜36和第三氧化硅膜37。进而，在第三氧化硅膜37和第二氮化硅膜36上形成有与第一层的铜布线35a～35d连接的第一层的通孔插件38a～38d。 
在这样的状态下，例如，通过溅射，在第三氧化硅膜37和通孔插件38a～38d上形成TiN膜作为下部电极膜39，其中，该TiN膜的厚度为50nm～100nm。然后，通过与第三实施方式相同的方法，对下部电极膜39刻画图案，从而形成电容下部电极39a。 
然而，在本实施方式中，除了位于电容下部电极39a下方的通孔插件38a、38b以外，在导通部38c、38d上也个别地残留下部电极膜39，并将它们作为导电性盘39b、39c。由此，防止由W构成的通孔插件38c、38d在之后的工序中受损。 
接着，如图9B所示，在电容下部电极39a、导电性盘39b、39c以及第三氧化硅膜37上形成绝缘膜57，其厚度例如为100nm～150nm。 
可以将例如使用含有硅烷或TEOS的反应气体、通过等离子体CVD法形成的氧化硅膜作为绝缘膜57，也可以将使用含有硅烷和氨气的反应气体、通过CVD法形成的氮化硅膜等应用于绝缘膜57。 
然后，如图9C所示，通过溅射、RIE法等，对绝缘膜57进行各向异性蚀刻，由此使其残留在电容下部电极39a、导电性盘39b，39c的侧面上作为绝缘性的侧壁57s。在这样的情况下，侧壁57s的膜厚在从电容下部电极39a、导电性盘39b、39c的侧面到外侧平稳且连续地变薄，由此使侧壁57s的露出面成为斜面。 
接着，如图9D所示，在电容下部电极39a、导电性盘39b，39c、绝缘性侧壁57s以及第三氧化硅膜37上依次形成介电膜41、导电性保护42。在这样的情况下，通过使用TEOS的等离子体CVD法，形成厚度约为40nm的氧化硅膜作为介电膜41。另外，通过溅射，形成厚度约为30nm的TiN膜作为导电性保护膜42。 
在电容下部电极39a的侧部，具有平稳的露出斜面的介电膜41、导电性保护42的膜厚大致均匀。 
然后，在导电性保护膜42上涂敷光致抗蚀剂，并使其曝光、显影，从而在电容下部电极39a和从其外周露出的区域形成电容电介质用的抗蚀图案 58。接着，将抗蚀图案58用作为掩模，对导电性保护膜42和介电膜41进行蚀刻。 
由此，对介电膜41刻画图案，从而形成覆盖电容下部电极39a的上表面和侧面的形状，进而，对导电性保护膜42刻画图案，从而形成覆盖介电膜41的上表面的形状。在导电性保护膜42的蚀刻中，例如使用氯系气体，在介电膜41的蚀刻中，例如使用氟系气体。 
在这样的情况下，将蚀刻条件设定为：在电极盘39b、39c侧部的侧壁57s上，至少不留下导电性保护膜42。 
接着，如图9E所示，在对介电膜41和导电性保护膜42进行蚀刻后去除抗蚀图案58。作为其去除方法，例如，使用基于氧等离子体的灰化。在这样的情况下，通过导电性保护膜42来防止等离子体对介电膜41的影响。另外，在进行灰化后，在使用氢氟酸等清洗第三氧化硅膜37的表面时，侧面蚀刻(side etching)会稍微进入到介电膜41中，但是由于导电性保护膜42保护，因此介电膜41的膜厚不会减小。 
接着，如图9F所示，通过与第三实施方式相同的方法，在导电性保护膜42、第三氧化硅膜37以及导电性盘39b、38c上形成下方阻挡金属膜43、主导电膜44以及上方阻挡金属膜45。 
接着，与第三实施方式同样地，在上方阻挡金属膜45上形成抗蚀图案(未图示)，然后，将抗蚀图案用作为掩模，对上方阻挡金属膜45、主导电膜44以及下方阻挡金属膜43进行蚀刻。 
然后，若去除抗蚀图案，则如图9G所示，残留在电容下部电极39a、介电膜41的上方及其周边的上方阻挡金属膜45、主导电膜44、下方阻挡金属膜43成为电容上部电极47。此外，介电膜41上的导电性保护膜42成为电容上部电极47的一部分。 
然后，由电容上部电极47、介电膜41以及电容下部电极39a形成MIM电容元件Q4。 
另外，在电容上部电极39a以外的区域，将残留在导电性盘39b，39c上的上方阻挡金属膜45、主导电膜44、下方阻挡金属膜43用作为第二层的布线48a、48b等。 
MIM电容元件Q4、布线48a、48b等的平面例如与图6所示的形状大致 相同。 
然后，虽然没有特别图示，但是与第三实施方式同样地形成第四氧化硅膜、第三氮化硅膜等。通过CVD法，依次形成第三氮化硅膜51、第五氧化硅膜52。 
在以上的MIM电容元件Q4中，在电容下部电极39a和导电性盘39b、39c各自的侧面上形成有绝缘性侧壁57s，该绝缘性侧壁57s的膜厚在外侧缓慢变化，因此，能够消除电容下部电极39a以及导电性盘39b、39的各侧面上的陡峭的阶梯差。 
由此，即使在相对于基板面，垂直成分的堆积量多的条件下形成介电膜41以及导电性保护膜42，也使电容下部电极39a和导电性盘39b、39c的侧面上的介电膜41以及导电性保护膜42的膜厚均匀。 
另外，在电容下部电极39a和导电性盘39b、39的侧方，在侧壁57s上形成有介电膜41以及导电性保护膜42，且其膜厚均匀，能够将MIM电容元件Q4的特性劣化防止于未然。而且，绝缘性的侧壁57s还具有使电容下部电极39a的侧部和电容上部电极47的侧部分开的功能，因此能够抑制漏电流流过这些电极39a、47的周缘部。 
与此相对，在电容下部电极39a侧部的阶梯差陡峭的情况下，若在相对于基板面垂直成分的堆积量多的条件下形成膜，则在侧壁覆盖得较差，导致介电膜41以及导电性保护膜42在阶梯差的角落局部变薄，从而导致在其部分上在介电膜41中容易流过漏电流，不能得到对MIM电容元件Q4要求的电容元件特性。 
进而，与第三实施方式同样，对于MIM电容器Q4的介电膜41，与形成在其上方的导电性保护膜42一起连续地刻画图案，因此防止介电膜41在去除抗蚀图案46a或进行其后的清洗处理时直接与等离子体、离子或溶液接触，有助于提高电容元件特性，其中，上述抗蚀图案46a是刻画图案时作为掩模的抗蚀图案46a。 
然而，当对下部电极膜39刻画图案从而形成电容下部电极39a和导电性盘39b、39c时，若进行过腐蚀，则如图10A所示，在第三氧化硅膜37上，在电容下部电极39a和导电性盘39b、39c以外的区域形成凹部37u。 
凹部37u使电容下部电极39a和导电性盘39b、39c侧部上的阶梯差变大， 更需要改善阶梯覆盖(step coverage)。 
因此，如图10B所示，在电容下部电极39a、导电性盘39b、39c以及凹部37u上形成厚的绝缘膜57，并在垂直方向上对其进行各向异性蚀刻，从而形成侧壁57s。 
由此，如图10C所示，即使由于电容下部电极39a和导电性盘39b、39c的厚度以外的原因导致其周围的阶梯差变大，也能够通过侧壁57s使介电膜41以及导电性保护膜42的膜厚大致均匀。 
(第五实施方式) 
图11A～图11H是表示本发明第五实施方式的半导体器件的形成工序的剖面图。此外，在图11A～图11H中，与图5A～图5J相同的附图标记表示相同的要素。 
在图11A中，与第三实施方式同样，在半导体基板31上依次形成有第一氧化硅膜32、第一氮化硅膜33以及第二氧化硅膜34。并且，在第二氧化硅膜34以及第一氮化硅膜33内形成有第一层的铜布线35a～35d。 
另外，在第二氧化硅膜34和铜布线35a～35d上依次形成有第二氮化硅膜36和第三氧化硅膜37。进而，在第三氧化硅膜37和第二氮化硅膜36上形成有与第一层的铜布线35a～35d连接的第一层的通孔插件38a～38d。 
在这样的状态下，通过溅射，在第三氧化硅膜37和通孔插件38a～38d上依次形成第一TiN膜59a和W膜59b作为下部电极膜，其中，第一TiN膜59a的厚度例如为30nm～50nm，第一W膜59b的厚度例如为150nm～200nm。 
进而，在第一W膜59b上涂敷光致抗蚀剂，并使其曝光、显影，从而形成具有电容下部电极的平面形状的电容下部电极用的抗蚀图案60’。 
接着，将抗蚀图案60’用作为掩模，例如通过使用氯系气体的RIE法，对第一TiN膜59a和第一W膜59b进行蚀刻。然后，如图11B所示，将去除抗蚀图案60’后残留的第一TiN膜59a和第一W膜59b作为电容下部电极59。 
接着，如图11C所示，通过溅射，在电容下部电极59和第三氧化硅膜37上依次形成第二TiN膜60a和第二W膜60b作为导电膜，其中，第二TiN 膜60a的厚度例如为30nm～50nm，第二W膜60b的厚度例如为150nm～200nm。 
接着，如图11D所示，通过溅射、RIE法等，对第二TiN膜60a和第二W膜60b进行各向异性蚀刻，从而使其作为导电性的侧壁60而残留，形成电容下部电极59的一部分。在这样的情况下，侧壁60的膜厚分布从电容下部电极59侧面向外侧平稳地变化，因此使其露出面成为斜面。此外，导电性侧壁60形成电容下部电极59的一部分。 
此外，电容下部电极59和侧壁60的材料不仅限于TiN、W，也可以使用其以外的金属或金属化合物。另外，电容下部电极59和侧壁60不仅限于二层结构，也可以是单层结构或3膜以上的多层结构。 
接着，如图11E所示，在电容下部电极59、导电性侧壁60以及第三氧化硅膜37上依次形成介电膜41、导电性保护膜42。在这样的情况下，通过使用TEOS的等离子体CVD法，形成厚度约为40nm的氧化硅膜作为介电膜41。另外，通过溅射形成厚度约为30nm的TiN膜作为导电性保护膜42。 
电容下部电极59侧部的介电膜41和导电性保护膜42形成在具有平稳的斜面的侧壁60上，因此它们的膜厚在整个基板上大致均匀。 
然后，与第三实施方式同样，在导电性保护膜42上涂敷光致抗蚀剂，并使其曝光、显影，从而在电容下部电极59和从其外周露出的区域形成电容电介质用的抗蚀图案61。接着，将抗蚀图案61用作为掩模，对导电性保护膜42和介电膜41进行蚀刻。 
由此，以覆盖电容下部电极59的上表面和侧面的形状，对介电膜41刻画图案，进而，以覆盖介电膜41上表面的形状，对导电性保护膜42刻画图案。在导电性保护膜42的蚀刻中，例如使用氯系气体，在介电膜41的蚀刻中，例如使用氟系气体。 
接着，如图11F所示，在对介电膜41和导电性保护膜42进行蚀刻后去除抗蚀图案61。作为其去除方法，例如，使用基于氧等离子体的灰化。在这样的情况下，通过导电性保护膜42来防止等离子体对介电膜41的影响。另外，在进行灰化后，在使用氢氟酸等清洗第三氧化硅膜37表面时，侧面蚀刻会稍微进入到介电膜41中，但是由于导电性保护膜42保护，因此介电膜41的膜厚不会减小。 
接着，如图11G所示，通过与第三实施方式相同的方法，在导电性保护膜42、第三氧化硅膜37以及通孔插件38c、38d上形成下方阻挡金属膜43、主导电膜44以及上方阻挡金属膜45。 
接着，与第三实施方式同样地，在上方阻挡金属膜45上形成抗蚀图案(未图示)，然后，将抗蚀图案用作为掩模，对上方阻挡金属膜45、主导电膜44以及下方阻挡金属膜43进行蚀刻。 
然后，若去除抗蚀图案，则如图11H所示，残留在电容下部电极59以及介电膜41上方的上方阻挡金属膜45、主导电膜44、下方阻挡金属膜43成为电容上部电极47。此外，介电膜41上的导电性保护膜42成为电容上部电极47的一部分。 
然后，由电容上部电极47、介电膜41以及电容下部电极59形成MIM电容元件Q5。 
另外，在电容上部电极47以外的区域，将残留在经过导通部38c、38d的通路上的上方阻挡金属膜45、主导电膜44、下方阻挡金属膜43用作为第二层的布线48a、48b等。 
MIM电容元件Q5、布线48a、48b等的平面例如与图6所示的MIM电容元件Q3的形状大致相同。 
然后，虽然没有特别图示，但是与第三实施方式同样地形成第四氧化硅膜、第三氮化硅膜等。通过CVD法，依次形成第三氮化硅膜51、第五氧化硅膜52。 
在以上的MIM电容元件Q5中，在电容下部电极59的侧部形成导电性侧壁60，因此，能够消除用于形成介电膜41的电容下部电极59以及导电性盘39b、39的各侧面上的陡峭的阶梯差。 
由此，即使在相对于基板面，垂直成分的堆积量多的条件下形成介电膜41以及导电性保护膜42，也使电容下部电极59的侧壁的介电膜41以及导电性保护膜42的膜厚均匀。 
由此，在电容下部电极59的侧面上，介电膜41以及导电性保护膜42的膜厚均匀，从而能够将MIM电容元件Q5的特性劣化防止于未然。 
另外，与第三实施方式同样，对于MIM电容器Q5的介电膜41，与形成在其上方的导电性保护膜42一起连续地刻画图案，因此在去除抗蚀图案61 或进行之后的清洗处理时，防止等离子体、离子或溶液使介电膜41劣化，其中，上述抗蚀图案61在刻画图案时成为掩模。 
(第六实施方式) 
图12是表示本发明第六实施方式的半导体器件的俯视图。另外，图13A～图13J是表示从图12的I-I线观察的本发明第六实施方式的半导体器件的形成工序的剖面图；图14A～图14I是从图12的II-II线观察的本发明第六实施方式的半导体器件的形成工序的剖面图。此外，在图12、图13A～U13J、图14A～图14I中，与图5A～图5J相同的附图标记表示相同的要素。 
在图12中，半导体器件具有电容元件区域A、布线区域B、熔丝区域C、耐潮环区域D以及其他区域，在这些区域A～D上，按照以下说明的工序形成MIM电容元件Q6、布线71、熔断熔丝(溶断フエ一ズ)67、耐潮环80。此外，耐潮环80的形状为：沿着芯片状的半导体器件的外周缘包围半导体电路。 
下面，与形成工序一同说明半导体器件的结构。 
首先，在图13A中，与第三实施方式同样，在半导体基板31上依次形成有第一氧化硅膜32、第一氮化硅膜33以及第二氧化硅膜34。并且，在第二氧化硅膜34以及第一氮化硅膜33内，在电容元件区域A、布线区域B中分别形成有铜布线35a、35c。 
在耐潮环区域D中，在第一氧化硅膜32上形成有到达半导体基板31内部的深度的第一环用槽32g，进而，在第二氧化硅膜34以及第一氮化硅膜33内形成有与第一环用槽32g重叠且比其宽阔的第二环用槽34g。第一、第二环用槽32g、34g被形成为环状，以包围半导体电路。 
在第一、第二环用槽32g、34g内形成有与铜布线35a、35c同时形成的双金属镶嵌结构的第一环63。第一环63具有TaN阻挡膜和铜膜的层叠结构。 
另外，在熔丝区域C中，如图14A所示，在第一氧化硅膜32内以4μm左右的间隔形成有具有到达半导体基板31内部的深度的两个第一裂纹阻止膜用槽32e。而且，在第二氧化硅膜34以及第一氮化硅膜33内形成有与第一裂纹阻止膜用槽32e重叠且比其宽阔的第二裂纹阻止膜用槽34e。 
在第一、第二裂纹阻止膜用槽32e、34e内形成有与铜布线35a、35c同 时形成的双金属镶嵌结构的第一裂纹阻止膜64。第一裂纹阻止膜64具有TaN阻挡膜和铜膜的层叠结构。 
进而，通过CVD法，在第一环63、第一裂纹阻止膜64、铜布线35a、35c以及第二氧化硅膜34上依次形成有第二氮化硅膜36和第三氧化硅膜37。 
在这样的状态下，如图13B所示，通过光刻法，对第三氧化硅膜37和第二氮化硅膜36刻画图案，从而在位于电容元件区域A以及布线区域B上的铜布线35a、35c的一部分上形成通孔37a、37c，而且，在位于耐潮环区域D上的第一环63上形成第三环用槽37g。 
与此同时，如图14B所示，在熔丝区域C，在第一裂纹阻止膜64上形成比其宽阔的第三裂纹阻止膜用槽37e，而且，在两个第三裂纹阻止膜槽37e之间的区域形成熔丝用槽37f。熔丝用槽37f具有1.5μm～50μm的长度和约0.5μm的宽度。 
然后，分别通过溅射和等离子体CVD法，在通孔37a、37c、第三裂纹阻止用槽37e、第三环用槽37g以及熔丝用槽37f中形成TiN阻挡膜和W膜。 
接着，通过CMP法，去除第三氧化硅膜37上的阻挡膜、W膜。由此，将残留在通孔37a、37c、第三环用槽37g、第三裂纹阻止用槽37e以及熔丝用槽37f中的阻挡膜、W膜，分别用作为通孔插件38a、38c、第二环65、第二裂纹阻止膜66以及熔丝67。此外，在熔丝67的中央形成有CMP所引起的凹处。该形态取决于所使用的熔丝宽度。在有宽度(大)时进一步产生凹处的倾向。 
接着，如图13C、图14C所示，通过溅射，在第三氧化硅膜37上形成用于覆盖通孔插件38a、38c、第二环65、第二裂纹阻止膜66以及熔丝67的下部电极膜39。 
进而，在下部电极膜39上涂敷光致抗蚀剂，并使其曝光、显影，由此，在电容元件区域A形成用于覆盖包含通孔插件38a的区域的下部电极用的抗蚀图案69a，在布线区域B形成用于覆盖通孔插件38c的盘用的抗蚀图案68c，在熔丝区域C形成用于分别覆盖熔丝67和第二裂纹阻止膜66的熔丝用的抗蚀图案68f和裂纹阻止膜用的抗蚀图案68e，在环区域D形成用于覆盖第二环65的环用的抗蚀图案68g。 
接着，将抗蚀图案68a、68c、68e、68f、68g作为掩模，通过溅射、RIE 等，对下部电极膜39进行蚀刻。然后，去除抗蚀图案68a、68c、68e、68f、68g。 
如图13D、图14D所示，由此形成有图案的下部电极膜39在电容元件区域A制成与通孔插件38a连接的电容下部电极39a，在布线区域B制成用于覆盖通孔插件38c的导电性盘39c，在熔丝区域C制成用于覆盖熔丝67以及第二裂纹阻止膜66的保护膜39f、第三裂纹阻止膜39e，进而，在耐潮环区域D制成用于覆盖第二环65的导电性盘39g。 
对下部电极膜39刻画图案时，过剩地进行蚀刻，在从抗蚀图案68a、68c、68e、68f、68g露出的第三氧化硅膜37的表面上形成凹部37u。为了通过从第三氧化硅膜37的表面去除下部电极膜39的导电材料的不需要的部分而防止漏电流，进行过剩的蚀刻。 
接着，如图13E、图14E所示，在电容下部电极39a、导电性盘39f等上依次形成介电膜41、导电性保护膜42。此外，例如，与第三实施方式同样，分别由氧化硅膜、TiN膜形成介电膜41、导电性保护膜42。 
然后，在导电性保护膜42上涂敷光致抗蚀剂，并使其曝光、显影，从而在电容下部电极39a和从其外周露出的区域形成电容电介质用的抗蚀图案43。 
接着，将抗蚀图案43用作为掩模，例如，通过溅射、RIE等，对导电性保护膜42和介电膜41进行蚀刻。对导电性保护膜42和介电膜41进行过腐蚀，从而防止导电性保护膜42的材料残留在第三氧化硅膜37的表面上。通过该过腐蚀，使形成在第三氧化硅膜37上的凹部37u变深。 
然后，如图13F、图14F所示，例如，通过基于氧等离子体的灰化，去除抗蚀图案43。在这样的情况下，通过导电性保护膜42从等离子体、离子或溶液保护介电膜41。 
接着，如图13G、图14G所示，在导电性保护膜42、第三氧化硅膜37以及元件39b、39e、39f、39g上，依次形成下方阻挡金属膜43、主导电膜44和上方阻挡金属膜45。此外，可以形成Ti紧贴膜来作为下方阻挡金属膜43的基底膜。 
进而，在上方阻挡金属膜45上涂敷光致抗蚀剂，并使其曝光、显影，从而形成上部电极用的抗蚀图案70a、布线用的抗蚀图案70c、熔丝电极用的 抗蚀图案70f、裂纹阻止膜用的抗蚀图案70e以及防护环用的抗蚀图案70g。 
上部电极用的抗蚀图案70a在电容元件区域A与介电膜41以及导电性保护膜42重叠且具有延伸至从其外周露出的区域的大小。另外，在布线区域B，布线用的抗蚀图案70c具有与通孔插件38c重叠的形状。在熔丝区域C，熔丝电极用的抗蚀图案70f形成在与熔丝67的两端重叠的位置，另外，裂纹阻止膜用的抗蚀图案70e形成在覆盖第二裂纹阻止膜66的范围内。而且，在耐潮环区域D，防护环用的抗蚀图案70g被形成为框状，以与第三环39g重叠。 
接着，将这些抗蚀图案70a、70c、70f、70e、70g用作为掩模，通过溅射、RIE等对下方阻挡金属膜43、主导电膜44以及上方阻挡金属膜45进行各向异性蚀刻。然后，去除抗蚀图案70a、70c、70f、70e、70g。 
通过这样的下方阻挡金属膜43、主导电膜44以及上方阻挡金属膜45的图案形成，如图13H、图14H所示，在电容元件区域A形成电容上部电极47，在布线区域B隔着导电性盘39c而形成与通孔插件38c连接的布线71。另外，在熔丝区域C，形成与熔断熔丝67的两端连接的电极72、73，在其两端形成第三裂纹阻止膜75。进而，在耐潮环区域D形成第四环74。 
由此，在电容元件区域A，由电容上部电极47、介电膜41以及电容下部电极39a形成MIM电容元件Q6。此外，与第三实施方式同样，在MIM电容元件Q6中，介电膜41上的导电性保护膜42形成电容上部电极47的一部分，进而，当在电容上部电极41下方形成Ti紧贴膜时，介电膜41上的导电性保护膜42发挥Ti防扩散膜的功能。 
另外，由第一至第四环63、65、39g、74形成耐潮环80。耐潮环80被形成为沿着基板外周的框状，具有防止水分等从外部透过各膜的界面而侵入的功能。进而，在膜厚方向上连续层叠金属膜或金属化合物膜来形成第一至第四裂纹阻止膜64、66、39e、75，因此，第一至第四裂纹阻止膜64、66、39e、75具有这样的功能，即，当通过激光照射使熔断熔丝67熔断时，防止由于其碰撞而在其周围产生的裂纹向外侧扩散。 
然而，当对下方阻挡金属膜43、主导电膜44、上方阻挡金属膜45刻画图案时，进行过剩的蚀刻，从而防止金属材料残留在第三氧化硅膜37的表面上。由此，使第三氧化硅膜37的表面上的凹部37u的一部分进一步变深。 
另外，通过该过剩的蚀刻，在熔丝区域C，利用蚀刻剂(etchant)使从电极72、73露出的保护膜39f变薄。由此，在通过照射激光使熔断熔丝67熔断时，保护膜39f不会阻挡其熔断。此外，也可以通过蚀刻，如图13I所示去除从电极72、73露出的保护膜39f，由此更容易地使熔丝65的熔断。 
此外，对主导电膜44等刻画图案时所使用的掩模不仅限于光致抗蚀剂。例如，也可以在光致抗蚀剂和上方阻挡金属膜45上形成氧化硅膜(未图示)后将抗蚀图案70a、70c、70f、70e、70g作为掩模对氧化硅膜刻画图案，从而将它们用作为硬掩模。 
然后，如图13J、图14I所示，形成第四氧化硅膜77、第三氮化硅膜78。 
在上述的实施方式中，在对下部电极膜39刻画图案来形成电容下部电极39a时，同时，对下部电极膜39刻画图案，其形状为个别地覆盖形成在布线区域B、熔丝区域C以及耐潮环区域D上的通孔插件38c、熔断熔丝67、第二裂纹阻止膜66以及第二环65。在此，通孔插件38c、熔断熔丝67、第二裂纹阻止膜66以及第二环65由TiN阻挡膜和W膜形成。 
根据为了从第三氧化硅膜37的表面去除蚀刻残渣而使用的药液以及处理条件，有时容易对W膜进行蚀刻。但是，通孔插件38c、熔断熔丝67、第二裂纹阻止膜66以及第二环65处于被下部电极膜39的图案覆盖的状态，因此不会因为进行处理的药液而受损。 
然而，若在用保护膜39f覆盖熔断熔丝67的W膜的状态下，在药液中对第三氧化硅膜37的表面进行湿式处理，则如图15所示，熔断熔丝67被溶液蚀刻，从而有时使其凹部67u容易变深。其结果，预想如下情况，即，在熔断熔丝67的上方，在第四氧化硅膜77、第三氮化硅膜78内容易形成空孔79。通过改变上部绝缘膜的厚度以及形状，使基于激光的熔断熔丝67的熔断不稳定。 
因此，如本实施方式那样，用形成电容下部电极39a的金属膜覆盖熔断熔丝67有助于防止熔断熔丝67的膜缩减。 
以上说明的实施方式只是典型例，对于本领域技术人员来说，其各实施方式的构成要素的组合、其变形以及变更是显而易见的，并且，对于本领域技术人员来说，在不脱离本发明的原理以及请求保护的范围所记载的发明范围的情况下能够进行上述实施方式的各种变形是显而易见的。 

Claims (16)

1.一种半导体器件，其特征在于，
具有：
半导体基板，
绝缘膜，其形成在半导体基板上方，
第一导电性插件，其形成在上述绝缘膜内，
第二导电性插件，其形成在上述绝缘膜内，
电容元件，其具有电容下部电极、介电膜、电容上部电极，所述电容下部电极与所述第一导电性插件的一侧的端部相连接，并且所述电容下部电极由形成在所述绝缘膜上的第一阻挡金属膜构成，所述介电膜形成在所述电容下部电极的上表面以及侧面上，所述电容上部电极由第二阻挡金属膜、主导电膜及第三阻挡金属膜构成，所述第二阻挡金属膜形成在所述介电膜之上且比所述电容下部电极及所述介电膜宽阔，
布线，其形成在所述绝缘膜上，并且与所述第二导电性插件的一侧的端部相连接；
在所述介电膜的上表面上形成有导电性保护膜，该导电性保护膜的上表面以及侧面与所述电容上部电极的下表面接合，
所述布线包括第一层和第二层，所述第一层由所述第一阻挡金属膜构成，所述第二层由所述第二阻挡金属膜、所述主导电膜及所述第三阻挡金属膜构成。
2.根据权利要求1所述的半导体器件，其特征在于，
所述电容上部电极的外周缘延伸扩展到所述介电膜的外周缘的外侧。
3.根据权利要求1或2所述的半导体器件，其特征在于，
包括侧壁，该侧壁形成在所述电容下部电极的侧面，而且，该侧壁具有连续地越向外侧越低的斜面。
4.根据权利要求1或2所述的半导体器件，其特征在于，
所述第二阻挡金属膜包括形成在所述绝缘膜的表面上的紧贴膜。
5.根据权利要求1或2所述的半导体器件，其特征在于，包括：
在所述电容元件的侧方，形成在所述绝缘膜内的第三导电性插件；
形成在所述第三导电性插件之上且具有所述第二阻挡金属膜、所述主导电膜及所述第三阻挡金属膜的布线。
6.根据权利要求1或2所述的半导体器件，其特征在于，
在所述电容元件的侧方，具有形成在所述绝缘膜内的熔丝以及覆盖所述熔丝的至少一部分的保护图案，该保护图案由与形成所述电容下部电极的材料相同的导电膜形成。
7.根据权利要求1或2所述的半导体器件，其特征在于，
具有在所述绝缘膜内的槽和其上下连续形成的裂纹阻止膜，所述裂纹阻止膜的一部分包括所述第一阻挡金属膜和所述第二阻挡金属膜、所述主导电膜及所述第三阻挡金属膜。
8.一种半导体器件的制造方法，其特征在于，包括如下工序：
在半导体基板上的绝缘膜内形成第一导电性插件和第二导电性插件的工序，
在所述绝缘膜上形成由第一阻挡金属膜构成的第一金属膜的工序，
对所述第一金属膜刻画图案，从而形成与形成在所述绝缘膜内的第一导电性插件的一侧的端部相连接的电容下部电极的工序，
对所述第一金属膜刻画图案，从而形成与所述第二导电性插件的一侧的端部相连接的布线的第一层的工序，
在所述电容下部电极的上表面和侧面以及所述绝缘膜上形成介电膜的工序，
在所述介电膜上形成导电性保护膜的工序，
对所述介电膜刻画图案，从而形成覆盖所述电容下部电极的所述上表面以及侧面的形状的电容介电膜的工序，
在对所述介电膜刻画图案之前，对所述导电性保护膜刻画图案，从而将图案刻画为覆盖所述电容介电膜的上表面的形状的工序，
在所述导电性保护膜、所述第一层、所述电容介电膜及所述绝缘膜上形成由第二阻挡金属膜、主导电膜及第三阻挡金属膜构成的第二金属膜的工序，
对所述第二金属膜刻画图案，从而形成至少覆盖所述导电性保护膜的上表面的电容上部电极的工序，
对所述第二金属膜刻画图案，从而在所述布线的所述第一层上形成第二层的工序。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，
对于所述电容介电膜以及所述电容上部电极，使用同层的掩模刻画图案。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，
对于所述电容上部电极，使用与所述电容介电膜重叠且比所述电容介电膜宽阔的掩模来刻画图案。
11.根据权利要求8所述的半导体器件的制造方法，其特征在于，
包括如下工序：对从刻画图案后的所述导电性保护膜露出的所述绝缘膜的表面进行蚀刻的工序。
12.根据权利要求8至10中任一项所述的半导体器件的制造方法，其特征在于，包括如下工序：
在所述电容下部电极以及所述绝缘膜之上形成膜的工序，
对所述膜进行蚀刻，从而使其作为侧壁而残留在所述电容下部电极的侧面的工序。
13.根据权利要求8至10中任一项所述的半导体器件的制造方法，其特征在于，包括如下工序：
通过与形成所述第一导电性插件和所述第二导电性插件的工序相同的工序，在所述绝缘膜内形成第三导电性插件的工序，
对所述第一金属膜和所述第二金属膜中的至少一个金属膜刻画图案，从而形成用于覆盖在所述第三导电性插件之上的金属图案的工序。
14.根据权利要求8至10中任一项所述的半导体器件的制造方法，其特征在于，包括如下工序：
在所述绝缘膜内形成熔丝的工序，
对所述第一金属膜刻画图案，从而形成用于覆盖在所述熔丝之上的保护膜的工序。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于，包括如下工序：
通过用于对所述第二金属膜刻画图案的蚀刻剂，对所述熔丝上的所述保护膜进行蚀刻的工序。
16.根据权利要求8至10中任一项所述的半导体器件的制造方法，其特征在于，包括如下工序：
在所述绝缘膜内形成第一金属的第一耐潮环的工序，
对所述第一金属膜刻画图案，从而形成与所述第一耐潮环连接的第二耐潮环的工序，
对所述第二金属膜刻画图案，从而形成与所述第二耐潮环重叠的第三耐潮环的工序。
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