CN113767478B - 半导体装置及其制造方法 - Google Patents

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Abstract

屏蔽电极(7)延伸设置至比栅极电极层(8)的顶端部靠外侧，除了该屏蔽电极与栅极电极层的底面之间以外、还在与栅极电极层的顶端部之间形成中间绝缘膜(9)。此外，在一个方向上，从栅极电极层的顶端部到屏蔽电极之间发挥绝缘功能的部分的距离即有效绝缘距离(Li)大于中间绝缘膜中的位于栅极电极层的底部的部分的厚度(Tb)。

Description

半导体装置及其制造方法
关联申请的相互参照
本申请基于2019年4月23日提出的日本专利申请第2019－82275号，这里通过参照而引用其记载内容。
技术领域
本发明涉及具备具有二层构造的沟槽栅构造的半导体开关元件的半导体装置及其制造方法。
背景技术
以往，已知例如专利文献1所示那样的具备具有二层构造的沟槽栅构造的MOSFET的半导体装置。在该半导体装置中，二层构造的沟槽栅形成于在n+型基板之上形成有n-型漂移层的半导体基板的表层部。沟槽栅构造通过在栅极沟槽的底部侧隔着屏蔽绝缘膜而配置被设为源极电位的屏蔽电极、并且在沟槽内的屏蔽电极的上侧隔着栅极绝缘膜而配置栅极电极层，从而被做成二层构造。在屏蔽电极与栅极电极层之间形成有层间绝缘膜(以下称作中间绝缘膜)，由中间绝缘膜将屏蔽电极和栅极电极层绝缘。
此外，栅极沟槽构成为以一个方向为长度方向的线状，沿着栅极沟槽形成有屏蔽电极及栅极电极层。并且，为了实现与屏蔽电极的接触，在栅极沟槽的顶端部，屏蔽电极被形成至半导体基板的表面，屏蔽电极比栅极电极层延伸设置至沟槽的顶端部。
现有技术文献
专利文献
专利文献1：美国专利第6750508号说明书
发明内容
但是，在采用上述那样的构造的情况下，在栅极沟槽的顶端部，向屏蔽电极中的沿着栅极沟槽的深度方向的侧壁上的中间绝缘膜的附着根据制造方法及工艺偏差而变化。因此，存在如下情况：在沟槽栅构造的长度方向的顶端，与该长度方向上的内侧的位置相比，中间绝缘膜的绝缘耐压变低，不能得到目标可靠性。
此外，在如上述那样具有二层构造的沟槽栅构造的半导体装置的情况下，存在许多对绝缘膜施加偏置(bias)的构造体。在这样的构造的情况下，例如进行如下工序：将筛选(screening)用的电压对各个绝缘膜即屏蔽绝缘膜、中间绝缘膜、栅极绝缘膜等施加，将不能得到希望的绝缘耐压的结构作为不合格品排除。从这一点看，也需要抑制中间绝缘膜的绝缘耐压的降低。
本发明的目的在于，提供具备能够确保二层构造的沟槽栅构造中的中间绝缘膜的绝缘耐压的构造的半导体开关元件的半导体装置及其制造方法。
在本发明的一技术方案的半导体装置中，半导体开关元件具有：第1导电型的漂移层；第2导电型的体区域，形成在漂移层上；第1导电型的第1杂质区域，形成在体区域内的该体区域的表层部，杂质浓度比漂移层高；多个沟槽栅构造，在以一个方向为长度方向并且从第1杂质区域将体区域贯通而达到漂移层的多个沟槽内分别隔着绝缘膜依次层叠有屏蔽电极、中间绝缘膜及栅极电极层而成为二层构造；第1或第2导电型的高浓度层，隔着漂移层而形成在体区域的相反侧，杂质浓度比漂移层高；层间绝缘膜，配置在沟槽栅构造和体区域及第1杂质区域之上，形成有与体区域及第1杂质区域相连的接触孔；上部电极，经由接触孔而与第1杂质区域及体区域电连接；以及下部电极，与高浓度层电连接。
并且，屏蔽电极延伸设置至比栅极电极层的顶端部靠外侧，除了该屏蔽电极与栅极电极层的底面之间以外、还在与栅极电极层的顶端部之间形成有中间绝缘膜，在上一个方向上，从栅极电极层的顶端部到屏蔽电极之间发挥绝缘功能的部分的距离即有效绝缘距离大于中间绝缘膜中的位于栅极电极层的底部的部分的厚度。
根据这样的结构，即使中间绝缘膜的形成方式根据制造方法及工艺偏差而变化，也能够确保栅极电极层中的顶端部的中间绝缘膜的绝缘耐压。因而，能够抑制中间绝缘膜的绝缘耐压的下降，能够确保目标可靠性。
在本发明的另一技术方案的半导体装置的制造方法中，包括以下工序：准备具有第1导电型或第2导电型的高浓度层和第1导电型的漂移层的基板，上述漂移层形成在上述高浓度层的一面侧且杂质浓度比该高浓度层低；对于漂移层，形成了以一个方向为长度方向的多个沟槽后，在该多个沟槽内分别隔着绝缘膜依次层叠屏蔽电极和中间绝缘膜及栅极电极层，形成二层构造的多个沟槽栅构造；在多个沟槽之间的漂移层上，形成第2导电型的体区域；在体区域内的该体区域的一部分的表面部，形成杂质浓度比漂移层高的第1导电型的第1杂质区域；在沟槽栅构造、体区域及第1杂质区域之上形成层间绝缘膜；对于层间绝缘膜形成与体区域及第1杂质区域相连的接触孔；形成经由接触孔而与第1杂质区域及体区域电连接的上部电极；以及形成与高浓度层电连接的下部电极。
并且，在形成沟槽栅构造的工序中，进行以下工序：隔着绝缘膜，在多个沟槽的底面以及上述一个方向上的该多个沟槽的顶端部形成屏蔽电极；在屏蔽电极之上形成中间绝缘膜；在中间绝缘膜之上形成栅极电极层之后，在上述一个方向上的顶端部将栅极电极层局部地除去；以及将多个沟槽内的被局部地除去了栅极电极层的部分用填埋绝缘膜进行填埋。
这样，沟槽栅构造的长度方向的两顶端的栅极电极层被局部地除去，该进行了除去的部分被填埋绝缘膜填埋。由此，在上述一个方向的两顶端，沿着该一个方向的从栅极电极层的顶端到屏蔽电极的有效绝缘距离大于中间绝缘膜中的位于栅极电极层的底部的部分的厚度。
由此，即使中间绝缘膜的形成方式根据制造方法及工艺偏差而变化，也能够确保栅极电极层中的顶端部的中间绝缘膜的绝缘耐压。因而，能够抑制中间绝缘膜的绝缘耐压的下降，能够确保目标可靠性。
另外，对各构成要素等赋予的带括号的参照标记表示该构成要素等与在后述实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是第1实施方式的半导体装置的单元部的俯视布局图。
图2是图1中的II－II剖视图。
图3是图1中的III－III剖视图。
图4是表示产生了栅极电极层的残渣的情况的相当于图3的剖视图。
图5A是以往构造的TZDB(Time Zero Dielectric Brakedown)波形图。
图5B是第1实施方式的构造的TZDB波形图。
图6A是第1实施方式的半导体装置的制造工序中的剖视图，是表示与图2对应的剖面下的制造工序的图。
图6B是接着图6A的半导体装置的制造工序中的剖视图。
图6C是接着图6B的半导体装置的制造工序中的剖视图。
图6D是接着图6C的半导体装置的制造工序中的剖视图。
图6E是接着图6D的半导体装置的制造工序中的剖视图。
图6F是接着图6E的半导体装置的制造工序中的剖视图。
图6G是接着图6F的半导体装置的制造工序中的剖视图。
图6H是接着图6G的半导体装置的制造工序中的剖视图。
图6I是接着图6H的半导体装置的制造工序中的剖视图。
图6J是接着图6I的半导体装置的制造工序中的剖视图。
图6K是接着图6J的半导体装置的制造工序中的剖视图。
图7A是第1实施方式的半导体装置的制造工序中的剖视图，是表示与图3对应的剖面下的制造工序的图。
图7B是接着图7A的半导体装置的制造工序中的剖视图。
图7C是接着图7B的半导体装置的制造工序中的剖视图。
图7D是接着图7C的半导体装置的制造工序中的剖视图。
图7E是接着图7D的半导体装置的制造工序中的剖视图。
图7F是接着图7E的半导体装置的制造工序中的剖视图。
图7G是接着图7F的半导体装置的制造工序中的剖视图。
图7H是接着图7G的半导体装置的制造工序中的剖视图。
图7I是接着图7H的半导体装置的制造工序中的剖视图。
图7J是接着图7I的半导体装置的制造工序中的剖视图。
图7K是接着图7J的半导体装置的制造工序中的剖视图。
图8A是第1实施方式的半导体装置的制造工序中的单元部的俯视布局图。
图8B是接着图8A的半导体装置的制造工序中的剖视图。
图8C是接着图8B的半导体装置的制造工序中的剖视图。
图8D是接着图8C的半导体装置的制造工序中的剖视图。
图8E是接着图8D的半导体装置的制造工序中的剖视图。
图8F是接着图8E的半导体装置的制造工序中的剖视图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于彼此相同或等同的部分赋予相同的标记而进行说明。
(第1实施方式)
对第1实施方式进行说明。在本实施方式中，以具备具有二层构造的沟槽栅构造的n沟道型MOSFET的半导体装置为例进行说明。以下，基于图1～图3对本实施方式的半导体装置的构造进行说明。
另外，这些图中表示的MOSFET形成在半导体装置中的单元区域。实际上，半导体装置还设有将图1所示的部分包围的外周区域，但这里仅图示了MOSFET。以下，如图1～图3所示，将MOSFET的宽度方向设为x方向，将相对于x方向交叉的MOSFET的进深方向设为y方向，将MOSFET的厚度方向或深度方向、即相对于xy平面的法线方向设为z方向而进行说明。
如图2所示，本实施方式的半导体装置采用杂质浓度为高浓度的由硅等半导体材料构成的n+型的半导体基板1而形成。在n+型的半导体基板1的表面上，形成有杂质浓度比n+型的半导体基板1低的n-型漂移层2。
此外，在n-型漂移层2的表层部的希望位置，形成有杂质浓度被设定得比较低的p型体(body)区域3。p型体区域3例如通过对n-型漂移层2离子注入p型杂质等而形成，也作为形成沟道区域的沟道层发挥功能。p型体区域3如图1所示，在后述的多个沟槽栅构造之间以y方向为长度方向而形成。
在p型体区域3的表层部，具有杂质浓度比n-型漂移层2高的相当于源极区域的n型杂质区域4。此外，在n型杂质区域4，形成有接触沟槽4a，p型体区域3成为在该接触沟槽4a的底面露出的状态。另外，这里没有图示，但还能够在p型体区域3中的露出的部分形成作为体接触部的p+型接触区域。进而，还能够在n型杂质区域4中的接触沟槽4a的侧面形成作为源极接触部的n+型接触区域。
此外，在n-型漂移层2的表层部中的各p型体区域3、各n型杂质区域4之间，形成有以一个方向为长度方向的多条栅极沟槽5。该栅极沟槽5是用来形成沟槽栅构造的沟槽，在本实施方式中，各栅极沟槽5通过等间隔地并行排列而成为条状的布局。
栅极沟槽5的深度直达比p型体区域3深的位置，即从基板表面侧将n型杂质区域4及p型体区域3贯通而达到n-型漂移层2。此外，在本实施方式中，栅极沟槽5越是朝向底部则宽度越逐渐变窄，底部为变圆的形状。
栅极沟槽5的内壁面被绝缘膜6覆盖。关于绝缘膜6，也可以由单独的膜构成，但在本实施方式的情况下，由将栅极沟槽5中的下方部分覆盖的屏蔽绝缘膜6a和将上方部分覆盖的栅极绝缘膜6b构成。屏蔽绝缘膜6a从栅极沟槽5的底部将下方部分的侧面覆盖，栅极绝缘膜6b将栅极沟槽5的上方部分的侧面覆盖。在本实施方式中，屏蔽绝缘膜6a形成得比栅极绝缘膜6b厚。
此外，在栅极沟槽5内，隔着绝缘膜6而层叠由掺杂多晶硅构成的屏蔽电极7及栅极电极层8而成为二层构造。屏蔽电极7被固定为源极电位，从而减小栅极－漏极间的电容，是为了实现纵型MOSFET的电气特性的提高而形成的。栅极电极层8用于进行纵型MOSFET的开关动作，在栅极电压施加时在栅极沟槽5的侧面的p型体区域3中形成沟道区域。
在屏蔽电极7与栅极电极层8之间形成有中间绝缘膜9，由中间绝缘膜9将屏蔽电极7和栅极电极层8绝缘。由这些栅极沟槽5、绝缘膜6、屏蔽电极7、栅极电极层8及中间绝缘膜9构成沟槽栅构造。该沟槽栅构造例如通过以图1的纸面左右方向为长度方向、并在图1的纸面上下方向、就图2而言是纸面左右方向上排列多条，从而成为条状的布局。
进而，如图3所示，在栅极沟槽5的长度方向的两端部，即图2的纸面跟前侧及纸面远方侧的端部，屏蔽电极7延伸设置至比栅极电极层8靠外侧。并且，这些部分作为屏蔽衬垫(liner)7a从p型体区域3、n型杂质区域4的表面侧露出。
此外，以将栅极电极层8覆盖的方式形成有由氧化膜等构成的层间绝缘膜11，在该层间绝缘膜11之上形成有相当于源极电极的上部电极10、栅极布线12及屏蔽布线13。上部电极10如图2所示，经由形成在层间绝缘膜11中的接触孔11a内填埋的钨(W)插塞等连接部10a而与p型体区域3及n型杂质区域4接触。由此，上部电极10与n型杂质区域4及p型体区域3电连接。
如图3所示，栅极布线12也经由形成在层间绝缘膜11中的接触孔11b内的W插塞等连接部12a而与栅极电极层8电连接。此外，屏蔽布线13也经由形成在层间绝缘膜11中的接触孔11c内的W插塞等连接部13a而与屏蔽电极7电连接。
此外，在n+型的半导体基板1中的与n-型漂移层2相反侧的面，形成有相当于漏极电极的下部电极15。通过这样的结构而构成纵型MOSFET的基本构造。并且，通过将纵型MOSFET集合形成多个单元而构成单元区域。
如以上这样，构成具有纵型MOSFET的半导体装置。并且，在这样构成的纵型MOSFET中，y方向即沟槽栅构造的长度方向的两顶端的栅极电极层8被局部地除去，该除去了的部分被氧化膜等填埋绝缘膜11d填埋。由此，在y方向的两顶端，沿着该y方向的从栅极电极层8的顶端到屏蔽电极7的有效绝缘距离Li大于中间绝缘膜9中的位于栅极电极层8底部的部分的厚度Tb。
由此，即使中间绝缘膜9的形成方式根据制造方法及工艺偏差而变化，也能够确保栅极电极层8中的顶端部的中间绝缘膜9的绝缘耐压。因而，能够抑制中间绝缘膜9的绝缘耐压的下降，能够确保目标可靠性。
这里，所谓有效绝缘距离Li，是沿着y方向的从栅极电极层8的顶端到屏蔽电极7之间发挥绝缘功能的部分的距离。
例如，在图3中，在y方向上，栅极电极层8中的顶端部被完全除去。该情况下，从栅极电极层8的顶端到屏蔽电极7之间的距离、即发挥绝缘功能的填埋绝缘膜11d及中间绝缘膜9的y方向尺寸成为有效绝缘距离Li。相对于此，如图4所示，也有栅极电极层8的顶端部作为残渣部8a残留的情况。即使残留有残渣部8a，也由于填埋绝缘膜11d及中间绝缘膜9发挥绝缘功能，所以能够确保y方向上的栅极电极层8与屏蔽电极7之间的绝缘耐压。但是，由于残渣部8a大致作为导电体发挥功能，所以该部分不发挥绝缘功能。因而，在存在残渣部8a的情况下，y方向上的从栅极电极层8的顶端到屏蔽电极7的距离减去残渣部8a的尺寸所得到的值成为有效绝缘距离Li。
关于有效绝缘距离Li，至少大于中间绝缘膜9中的位于栅极电极层8底部的部分的厚度Tb即可，大致为对厚度Tb加上填埋绝缘膜11d的宽度W所得到的值。即，起因于制造偏差等而中间绝缘膜9中的位于栅极电极层8顶端的部分的厚度Ta虽然可能局部地小于厚度Tb，但成为与厚度Tb相同的程度。因此，有效绝缘距离Li成为对与厚度Tb相同程度的厚度Ta加上宽度W所得到的值。
例如，厚度Ta、厚度Tb被设定为200nm左右。此外，关于宽度W，设定为1μm以上，例如3.4μm。该宽度W作为如后述那样通过蚀刻将栅极电极层8的顶端部除去时的宽度而被设定，根据蚀刻时的掩模开口宽度和横向蚀刻量来设定。这样，使得从栅极电极层8的顶端到屏蔽电极7的有效绝缘距离Li大于中间绝缘膜9中的位于栅极电极层8底部的部分的厚度Tb，所以能够抑制中间绝缘膜9的绝缘耐压的下降。
作为参考，调查了TZDB波形。具体而言，对于栅极电极层8施加栅极电压G，并将屏蔽电极7设为相当于源极电压的接地电位，调查了使栅极电压G变化时在栅极电极层8与屏蔽电极7之间流动的电流的变化。图5A表示以往构造、即没有将栅极电极层8中的顶端部除去的构造的TZDB波形，图5B表示本实施方式的构造的TZDB波形。根据这些图，与以往构造相比，本实施方式的构造的情况下，绝缘击穿的栅极电压值变大，相同栅极电压G时的电流I被抑制为较小的值。因此，可知能够抑制中间绝缘膜9的绝缘耐压的下降。
接着，参照图6A～图6J、图7A～图7J及图8A～图8F对本实施方式的半导体装置的制造方法进行说明。图6A～图6J及图7A～图7J是与半导体装置的制造方法中的各工序对应的剖视图。图8A～图8F是与各工序对应的单元部的俯视布局图，但仅表示了一部分的工序。
〔图6A、图7A所示的工序〕
首先，准备半导体基板1，准备通过在半导体基板1的表面上使n-型漂移层2外延生长而在相当于高浓度层的半导体基板1的一面侧形成有n-型漂移层2的基板。接着，配置使栅极沟槽5的计划形成区域开口的硬掩模20。此时的硬掩模20的俯视布局为图8A那样。然后，通过将硬掩模20用作掩模而进行的蚀刻，形成栅极沟槽5。
〔图6B、图7B所示的工序〕
接着，在将硬掩模20除去后，通过热氧化等，包括栅极沟槽5的内壁面而在n-型漂移层2的表面形成屏蔽绝缘膜6a。
〔图6C、图7C所示的工序〕
在屏蔽绝缘膜6a之上堆积掺杂多晶硅后进行回蚀，在栅极沟槽5的底部及栅极沟槽5的端部等留下掺杂多晶硅，从而形成屏蔽电极7及屏蔽衬垫7a。此外，关于位于最外侧的栅极沟槽5，维持被掺杂多晶硅填埋的状态而用作屏蔽衬垫7a。另外，此时的俯视布局为图8B那样。
〔图6D、图7D所示的工序〕
将屏蔽绝缘膜6a中的在栅极沟槽5的上部的侧面上及n-型漂移层2的表面上形成的部分蚀刻而除去。并且，在通过利用等离子体CVD(chemical vapor deposition：化学气相沉积)等沉积绝缘膜而将屏蔽电极7之上、栅极沟槽5的上部的侧面覆盖之后，利用掩模进行蚀刻，以使得仅留下形成在屏蔽电极7、屏蔽衬垫7a之上的部分。由此，形成中间绝缘膜9。
〔图6E、图7E所示的工序〕
通过利用热氧化等在栅极沟槽5的上部的侧面上等形成绝缘膜，从而形成栅极绝缘膜6b。
〔图6F、图7F所示的工序〕
再次将掺杂多晶硅堆积后，通过进行回蚀而在栅极沟槽5内形成栅极电极层8。由此，形成沟槽栅构造。栅极电极层8中的一部分由于与栅极布线12连接，因此以局部地向上方突出的状态而被留下。另外，此时的俯视布局成为图8C那样。
〔图6G、图7G所示的工序〕
通过离子注入p型杂质而形成p型体区域3。并且，在配置了使n型杂质区域4的计划形成区域开口的未图示的掩模之后，通过离子注入n型杂质而形成n型杂质区域4。
〔图6H、图7H所示的工序〕
以将栅极电极层8、栅极绝缘膜6b等的表面覆盖的方式形成掩模30之后，使掩模30中的填埋绝缘膜11d的计划形成区域开口。并且，通过在用掩模30覆盖的状态下将掺杂多晶硅进行蚀刻，将栅极电极层8中的顶端部除去。此时的俯视布局成为图8D那样。
此时，将过蚀刻(over etching)量增加50％，以将掺杂多晶硅可靠地除去。例如，在将掺杂多晶硅的厚度设为1μm的情况下，设为能够将1.5μm量的厚度除去的蚀刻量。此外，在这样的情况下，例如在将掩模30的开口宽度设为0.4μm时，横向蚀刻量成为1.5μm，能够将栅极电极层8中的顶端部除去3.4μm。
另外，根据掩模30的开口位置，虽然可能如图4所示那样栅极电极层8中的顶端部不被全部除去而作为残渣部8a残留，但即使残渣部8a残留，也能够设定有效绝缘距离Li，所以没有问题。
〔图6I、图7I所示的工序〕
接着，在通过CVD等形成了由氧化膜等构成的层间绝缘膜11后，进行平坦化研磨而进行层间绝缘膜11的表面的平坦化。由此，在栅极电极层8中的由于顶端部被除去而开口的部分也被填埋有层间绝缘膜11，该部分成为填埋绝缘膜11d。另外，此时的俯视布局成为图8D那样。
〔图6J、图7J所示的工序〕
在配置了未图示的硬掩模后，通过在用硬掩模覆盖的状态下将层间绝缘膜11蚀刻，对于层间绝缘膜11形成接触孔11a～11c。由此，n型杂质区域4的表面的一部分露出。
进而，在将硬掩模除去后，以层间绝缘膜11为掩模进行硅蚀刻，在与接触孔11a对应的位置形成接触沟槽4a。由此，在接触沟槽4a的底面使p型体区域3露出。
〔图6K、图7K所示的工序〕
作为布线加工工序，进行在接触孔11a～11c内形成连接部10a、12a、13a的工序。并且，还在层间绝缘膜11的表面使Al等布线材料成膜，通过将其布图而形成上部电极10、栅极布线12及屏蔽布线13。
最后，进行下部电极15的形成工序。这样，本实施方式的具有纵型MOSFET的半导体装置完成。
如以上说明，在本实施方式的半导体装置中，从栅极电极层8的顶端到屏蔽电极7的有效绝缘距离Li大于中间绝缘膜9中的位于栅极电极层8底部的部分的厚度Tb。因而，能够抑制中间绝缘膜9的绝缘耐压的下降，能够确保目标可靠性。
(其他实施方式)
将本发明依据上述实施方式进行了记述，但并不限定于该实施方式，也包含各种各样的变形例及等价范围内的变形。除此以外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入在本发明的范畴及思想范围中。
(1)例如，在上述实施方式中，由半导体基板1形成高浓度的杂质区域，通过在其上使n-型漂移层2外延生长，构成了形成有高浓度层和n-型漂移层2的基板。这只不过表示隔着漂移层而在p型体区域3的相反侧构成高浓度层的情况的一例，也可以将漂移层用半导体基板构成，通过对其一面侧进行离子注入等而形成高浓度层。
(2)此外，在上述实施方式中，在形成沟槽栅构造后形成p型体区域3及n型杂质区域4，但也可以使它们的形成顺序相反。即，p型体区域3及n型杂质区域4最终形成在位于沟槽栅构造之间的部分即可。
(3)此外，在上述实施方式中，将设第1导电型为n型、设第2导电型为p型的n沟道型的沟槽栅构造的MOSFET作为半导体开关元件的一例而进行了说明。但是，这只不过表示一例，也可以为其他构造的半导体开关元件，例如也可以设为相对于n沟道型使各构成要素的导电型反型而得到的p沟道型的沟槽栅构造的MOSFET。进而，在MOSFET以外，对于同样的构造的IGBT也能够应用本发明。在IGBT的情况下，除了将半导体基板1的导电型从n型变更为p型以外，与在上述实施方式中说明的纵型MOSFET是同样的。

Claims (4)

1.一种半导体装置，具备半导体开关元件，该半导体开关元件具有二层构造的沟槽栅构造，其特征在于，
上述半导体开关元件具有：
第1导电型的漂移层(2)；
第2导电型的体区域(3)，形成在上述漂移层上；
第1导电型的第1杂质区域(4)，形成在上述体区域内的该体区域的表层部，杂质浓度比上述漂移层高；
多个沟槽栅构造，在以一个方向为长度方向并且从上述第1杂质区域将上述体区域贯通而达到上述漂移层的多个沟槽(5)内分别隔着绝缘膜(6)依次层叠有屏蔽电极(7)、中间绝缘膜(9)及栅极电极层(8)而成为二层构造；
第1导电型或第2导电型的高浓度层(1)，隔着上述漂移层而形成在上述体区域的相反侧，杂质浓度比上述漂移层高；
层间绝缘膜(11)，配置在上述沟槽栅构造和上述体区域及上述第1杂质区域之上，形成有与上述体区域及上述第1杂质区域相连的接触孔(11a)；
上部电极(10)，经由上述接触孔而与上述第1杂质区域及上述体区域电连接；以及
下部电极(15)，与上述高浓度层电连接；
上述屏蔽电极延伸设置至比上述栅极电极层的顶端部靠外侧，除了该屏蔽电极与上述栅极电极层的底面之间以外，还在与上述栅极电极层的顶端部之间形成有上述中间绝缘膜；
在上述一个方向上，从上述栅极电极层的顶端部到上述屏蔽电极之间发挥绝缘功能的部分的距离即有效绝缘距离(Li)大于上述中间绝缘膜中的位于上述栅极电极层的底部的部分的厚度(Tb)，
在上述一个方向上，在上述栅极电极层的顶端部与上述屏蔽电极之间，仅配置有上述中间绝缘膜及被填埋在该中间绝缘膜与上述栅极电极层的顶端部之间的填埋绝缘膜(11d)；
上述有效绝缘距离成为将上述中间绝缘膜中的位于上述栅极电极层的顶端部的部分的厚度(Ta)与上述填埋绝缘膜的宽度(W)相加所得到的值。
2.一种半导体装置，具备半导体开关元件，该半导体开关元件具有二层构造的沟槽栅构造，其特征在于，
上述半导体开关元件具有：
第1导电型的漂移层(2)；
第2导电型的体区域(3)，形成在上述漂移层上；
第1导电型的第1杂质区域(4)，形成在上述体区域内的该体区域的表层部，杂质浓度比上述漂移层高；
多个沟槽栅构造，在以一个方向为长度方向并且从上述第1杂质区域将上述体区域贯通而达到上述漂移层的多个沟槽(5)内分别隔着绝缘膜(6)依次层叠有屏蔽电极(7)、中间绝缘膜(9)及栅极电极层(8)而成为二层构造；
第1导电型或第2导电型的高浓度层(1)，隔着上述漂移层而形成在上述体区域的相反侧，杂质浓度比上述漂移层高；
层间绝缘膜(11)，配置在上述沟槽栅构造和上述体区域及上述第1杂质区域之上，形成有与上述体区域及上述第1杂质区域相连的接触孔(11a)；
上部电极(10)，经由上述接触孔而与上述第1杂质区域及上述体区域电连接；以及
下部电极(15)，与上述高浓度层电连接；
上述屏蔽电极延伸设置至比上述栅极电极层的顶端部靠外侧，除了该屏蔽电极与上述栅极电极层的底面之间以外，还在与上述栅极电极层的顶端部之间形成有上述中间绝缘膜；
在上述一个方向上，从上述栅极电极层的顶端部到上述屏蔽电极之间发挥绝缘功能的部分的距离即有效绝缘距离(Li)大于上述中间绝缘膜中的位于上述栅极电极层的底部的部分的厚度(Tb)，
在上述一个方向上，在上述栅极电极层的顶端部与上述屏蔽电极之间，除了上述中间绝缘膜及被填埋在该中间绝缘膜与上述栅极电极层的顶端部之间的填埋绝缘膜(11d)以外，还具备由上述栅极电极层的一部分构成且从上述栅极电极层离开了的残渣部(8a)；
上述有效绝缘距离成为将上述中间绝缘膜中的位于上述栅极电极层的顶端部的部分的厚度(Ta)与上述填埋绝缘膜的宽度(W)相加所得到的值。
3.一种半导体装置的制造方法，是具备具有沟槽栅构造的半导体开关元件的半导体装置的制造方法，其特征在于，
包括以下工序：
准备具有第1导电型或第2导电型的高浓度层(1)和第1导电型的漂移层(2)的基板，上述漂移层(2)形成在上述高浓度层的一面侧且杂质浓度比该高浓度层低；
对于上述漂移层，形成了以一个方向为长度方向的多个沟槽(5)后，在该多个沟槽内分别隔着绝缘膜(6)依次层叠屏蔽电极(7)和中间绝缘膜(9)及栅极电极层(8)，形成二层构造的多个沟槽栅构造；
在上述多个沟槽之间的位置上的上述漂移层上，形成第2导电型的体区域(3)；
在上述体区域内的该体区域的一部分的表面部，形成杂质浓度比上述漂移层高的第1导电型的第1杂质区域(4)；
在上述沟槽栅构造、上述体区域及上述第1杂质区域之上形成层间绝缘膜(11)；
对于上述层间绝缘膜形成与上述体区域及上述第1杂质区域相连的接触孔(11a)；
形成经由上述接触孔而与上述第1杂质区域及上述体区域电连接的上部电极(10)；以及
形成与上述高浓度层电连接的下部电极(15)；
在形成上述沟槽栅构造的工序中，进行以下工序：
隔着上述绝缘膜，在上述多个沟槽的底面以及上述一个方向上的该多个沟槽的顶端部形成上述屏蔽电极；
在上述屏蔽电极之上形成上述中间绝缘膜；
在上述中间绝缘膜之上形成上述栅极电极层之后，在上述一个方向上的顶端部将上述栅极电极层局部地除去；以及
将上述多个沟槽内的被局部地除去了上述栅极电极层的部分用填埋绝缘膜(11d)进行填埋。
4.如权利要求3所述的半导体装置的制造方法，其特征在于，
用上述填埋绝缘膜进行填埋的工序是以下工序：
在形成上述层间绝缘膜时，在上述多个沟槽内的被局部地除去了上述栅极电极层的部分，将上述层间绝缘膜的一部分作为上述填埋绝缘膜进行填埋。
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