JP6969586B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、二層構造のトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置およびその製造方法に関するものである。
従来、例えば特許文献１に示されるような二層構造のトレンチゲート構造を有するＭＯＳＦＥＴを備えた半導体装置が知られている。この半導体装置では、ｎ＋型基板の上にｎ−型ドリフト層を形成した半導体基板の表層部に、二層構造のトレンチゲートが形成される。トレンチゲート構造は、ゲートトレンチの底部側にシールド絶縁膜を介してソース電位とされるシールド電極が配置されると共に、トレンチ内におけるシールド電極の上側にゲート絶縁膜を介してゲート電極層が配置されることで二層構造とされる。シールド電極とゲート電極層との間には層間絶縁膜（以下、中間絶縁膜という）が形成され、中間絶縁膜によってシールド電極とゲート電極層とが絶縁されている。
また、ゲートトレンチは、一方向を長手方向とするライン状で構成され、ゲートトレンチに沿ってシールド電極およびゲート電極層が形成されている。そして、シールド電極とのコンタクトが採れるように、ゲートトレンチの先端部ではシールド電極が半導体基板の表面まで形成されており、ゲート電極層よりもシールド電極の方がトレンチの先端部まで延設されている。
米国特許第６７５０５０８号明細書
しかしながら、上記のような構造とする場合、ゲートトレンチの先端部において、シールド電極のうちのゲートトレンチの深さ方向に沿う側壁上への中間絶縁膜の付き周りが製造方法や工程バラツキによって変化する。このため、トレンチゲート構造の長手方向の先端において、該長手方向における内側の位置よりも中間絶縁膜の絶縁耐圧が低くなり、狙った信頼性が得られなくなることがある。
また、上記のように二層構造のトレンチゲート構造を有する半導体装置の場合、絶縁膜にバイアスが加わる構造体が多数存在する。このような構造の場合、例えば、スクリーニング用の電圧をそれぞれの絶縁膜、すなわちシールド絶縁膜や中間絶縁膜、ゲート絶縁膜などに対して印加し、所望する絶縁耐圧が得られないものを不良品として除外するという工程が行われる。このことからも、中間絶縁膜の絶縁耐圧が低くなることを抑制することが必要となる。
本発明は上記点に鑑みて、二層構造のトレンチゲート構造における中間絶縁膜の絶縁耐圧を確保できる構造の半導体スイッチング素子を備えた半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１または２に記載の半導体装置では、半導体スイッチング素子は、第１導電型のドリフト層（２）と、ドリフト層上に形成された第２導電型のボディ領域（３）と、ボディ領域内における該ボディ領域の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、一方向を長手方向とすると共に第１不純物領域からボディ領域を貫通してドリフト層に達する複数のトレンチ（５）内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）が順に積層されて二層構造とされた複数のトレンチゲート構造と、ドリフト層を挟んでボディ領域と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、トレンチゲート構造とボディ領域および第１不純物領域の上に配置され、ボディ領域や第１不純物領域に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、コンタクトホールを通じて第１不純物領域およびボディ領域と電気的に接続される上部電極（１０）と、高濃度層と電気的に接続された下部電極（１５）と、を有している。
そして、シールド電極がゲート電極層の先端部よりも外側まで延設されており、該シールド電極とゲート電極層の底面との間に加えてゲート電極層の先端部との間においても中間絶縁膜が形成されており、前記一方向において、ゲート電極層の先端部からシールド電極までの間において絶縁機能を発揮する部分の距離となる実効絶縁距離（Ｌｉ）が、中間絶縁膜のうちゲート電極層の底部に位置している部分の厚み（Ｔｂ）よりも大きくなっている。
このような構成によれば、中間絶縁膜の形成され方が製造方法や工程バラツキによって変化したとしても、ゲート電極層のうちの先端部での中間絶縁膜の絶縁耐圧を確保することが可能となる。したがって、中間絶縁膜の絶縁耐圧が低下することを抑制でき、狙った信頼性を確保することができる。
請求項３に記載の半導体装置の製造方法では、第１導電型または第２導電型の高濃度層（１）と、該高濃度層の一面側に形成され、該高濃度層よりも低不純物濃度とされた第１導電型のドリフト層（２）と、を有する基板（１、２）を用意することと、ドリフト層に対して、一方向を長手方向とする複数のトレンチ（５）を形成したのち、該複数のトレンチ内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）を順に積層して二層構造の複数のトレンチゲート構造を形成することと、複数のトレンチの間におけるドリフト層上に、第２導電型のボディ領域（３）を形成することと、ボディ領域内における該ボディ領域の一部の表面部に、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）を形成することと、トレンチゲート構造とボディ領域および第１不純物領域の上に層間絶縁膜（１１）を形成することと、層間絶縁膜に対してボディ領域や第１不純物領域に繋がるコンタクトホール（１１ａ）を形成することと、コンタクトホールを通じて第１不純物領域およびボディ領域と電気的に接続される上部電極（１０）を形成することと、高濃度層と電気的に接続される下部電極（１５）を形成することと、を含んでいる。
そして、トレンチゲート構造を形成することでは、絶縁膜を介して、複数のトレンチの底面および前記一方向における該複数のトレンチの先端部にシールド電極を形成することと、シールド電極の上に中間絶縁膜を形成することと、中間絶縁膜の上にゲート電極層を形成したのち、前記一方向における先端部においてゲート電極層を部分的に除去することと、複数のトレンチ内におけるゲート電極層が部分的に除去された部分を埋込絶縁膜（１１ｄ）で埋込むことと、を行う。
このように、レンチゲート構造の長手方向の両先端のゲート電極層が部分的に除去され、その除去された部分が埋込絶縁膜によって埋込まれている。これにより、前記一方向の両先端において、該一方向に沿うゲート電極層の先端からシールド電極までの実効絶縁距離（Ｌｉ）が中間絶縁膜のうちのゲート電極層の底部に位置している部分の厚さ（Ｔｂ）より大きくなる。
これにより、中間絶縁膜の形成され方が製造方法や工程バラツキによって変化したとしても、ゲート電極層のうちの先端部での中間絶縁膜の絶縁耐圧を確保することが可能となる。したがって、中間絶縁膜の絶縁耐圧が低下することを抑制でき、狙った信頼性を確保することができる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置のセル部の上面レイアウト図である。 図１中のII−II断面図である。 図１中のIII−III断面図である。 ゲート電極層の残渣が発生した場合を示した図２に相当する断面図である。 従来構造におけるＴＺＤＢ（Time Zero Dielectric Brake down）波形図である。 第１実施形態の構造のＴＺＤＢ波形図である。 第１実施形態にかかる半導体装置の製造工程中の断面図であって、図２に対応する断面での製造工程を示した図である。 図６Ａに続く半導体装置の製造工程中の断面図である。 図６Ｂに続く半導体装置の製造工程中の断面図である。 図６Ｃに続く半導体装置の製造工程中の断面図である。 図６Ｄに続く半導体装置の製造工程中の断面図である。 図６Ｅに続く半導体装置の製造工程中の断面図である。 図６Ｆに続く半導体装置の製造工程中の断面図である。 図６Ｇに続く半導体装置の製造工程中の断面図である。 図６Ｈに続く半導体装置の製造工程中の断面図である。 図６Ｉに続く半導体装置の製造工程中の断面図である。 図６Ｊに続く半導体装置の製造工程中の断面図である。 第１実施形態にかかる半導体装置の製造工程中の断面図であって、図３に対応する断面での製造工程を示した図である。 図７Ａに続く半導体装置の製造工程中の断面図である。 図７Ｂに続く半導体装置の製造工程中の断面図である。 図７Ｃに続く半導体装置の製造工程中の断面図である。 図７Ｄに続く半導体装置の製造工程中の断面図である。 図７Ｅに続く半導体装置の製造工程中の断面図である。 図７Ｆに続く半導体装置の製造工程中の断面図である。 図７Ｇに続く半導体装置の製造工程中の断面図である。 図７Ｈに続く半導体装置の製造工程中の断面図である。 図７Ｉに続く半導体装置の製造工程中の断面図である。 図７Ｊに続く半導体装置の製造工程中の断面図である。 第１実施形態にかかる半導体装置の製造工程中のセル部の上面レイアウト図である。 図８Ａに続く半導体装置の製造工程中の断面図である。 図８Ｂに続く半導体装置の製造工程中の断面図である。 図８Ｃに続く半導体装置の製造工程中の断面図である。 図８Ｄに続く半導体装置の製造工程中の断面図である。 図８Ｅに続く半導体装置の製造工程中の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。本実施形態では、二層構造のトレンチゲート構造を有するｎチャネルタイプのＭＯＳＦＥＴが備えられた半導体装置を例に挙げて説明する。以下、図１〜図３に基づいて本実施形態にかかる半導体装置の構造について説明する。
なお、これらの図に示すＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されている。実際には、半導体装置は、図１に示した部分を囲むように外周領域も設けられるが、ここではＭＯＳＦＥＴのみ図示してある。以下では、図１〜図３に示すように、ＭＯＳＦＥＴの幅方向をｘ方向、ｘ方向に対して交差するＭＯＳＦＥＴの奥行方向をｙ方向、ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりｘｙ平面に対する法線方向をｚ方向として説明する。
図２に示すように、本実施形態にかかる半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ＋型の半導体基板１を用いて形成されている。ｎ＋型の半導体基板１の表面上には、ｎ＋型の半導体基板１よりも不純物濃度が低濃度とされたｎ−型ドリフト層２が形成されている。
また、ｎ−型ドリフト層２の表層部の所望位置には、比較的不純物濃度が低く設定されたｐ型ボディ領域３が形成されている。ｐ型ボディ領域３は、例えばｎ−型ドリフト層２に対してｐ型不純物をイオン注入することなどによって形成され、チャネル領域を形成するチャネル層としても機能する。ｐ型ボディ領域３は、図１に示すように、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。
ｐ型ボディ領域３の表層部には、ｎ−型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ型不純物領域４が備えられている。また、ｎ型不純物領域４には、コンタクトトレンチ４ａが形成されており、このコンタクトトレンチ４ａの底面においてｐ型ボディ領域３が露出した状態となっている。なお、ここでは図示しないが、ｐ型ボディ領域３のうちの露出した部分に、ボディコンタクトとなるｐ＋型コンタクト領域を形成することもできる。さらに、ｎ型不純物領域４のうちのコンタクトトレンチ４ａの側面に、ソースコンタクトとなるｎ＋型コンタクト領域を形成することもできる。
また、ｎ−型ドリフト層２の表層部のうち各ｐ型ボディ領域３や各ｎ型不純物領域４の間には、一方向を長手方向とする複数本のゲートトレンチ５が形成されている。このゲートトレンチ５はトレンチゲート構造を形成するためのトレンチであり、本実施形態では、各ゲートトレンチ５が等間隔に並行に並べられることでストライプ状のレイアウトとされている。
ゲートトレンチ５は、ｐ型ボディ領域３よりも深い位置まで、つまり基板表面側からｎ型不純物領域４およびｐ型ボディ領域３を貫通してｎ−型ドリフト層２まで達する深さとされている。また、本実施形態では、ゲートトレンチ５は、底部に向かうほど徐々に幅が狭くなり、底部が丸まった形状とされている。
ゲートトレンチ５の内壁面は、絶縁膜６によって覆われている。絶縁膜６については、単独の膜で構成されていても良いが、本実施形態の場合は、ゲートトレンチ５のうちの下方部分を覆っているシールド絶縁膜６ａと上方部分を覆っているゲート絶縁膜６ｂとによって構成している。シールド絶縁膜６ａは、ゲートトレンチ５の底部から下方部分の側面を覆い、ゲート絶縁膜６ｂは、ゲートトレンチ５の上方部分の側面を覆っている。本実施形態では、シールド絶縁膜６ａをゲート絶縁膜６ｂよりも厚く形成してある。
また、ゲートトレンチ５内には、絶縁膜６を介してドープトＰｏｌｙ−Ｓｉによって構成されたシールド電極７およびゲート電極層８が積層されて二層構造となっている。シールド電極７は、ソース電位に固定されることで、ゲート−ドレイン間の容量を小さくし、縦型ＭＯＳＦＥＴの電気特性の向上を図るために形成されている。ゲート電極層８は、縦型ＭＯＳＦＥＴのスイッチング動作を行うもので、ゲート電圧印加時にゲートトレンチ５の側面のｐ型ボディ領域３にチャネル領域を形成する。
シールド電極７とゲート電極層８との間には中間絶縁膜９が形成されており、中間絶縁膜９によってシールド電極７とゲート電極層８とが絶縁されている。これらゲートトレンチ５、絶縁膜６、シールド電極７、ゲート電極層８および中間絶縁膜９によってトレンチゲート構造が構成されている。このトレンチゲート構造は、例えば図１の紙面左右方向を長手方向として、図１の紙面上下方向、図２で言えば紙面左右方向に複数本が並べられることでストライプ状のレイアウトとされている。
さらに、図３に示すように、ゲートトレンチ５の長手方向の両端部、すなわち図２の紙面手前側および紙面向こう側の端部において、シールド電極７は、ゲート電極層８よりも外側まで延設されている。そして、それらの部分がシールドライナー７ａとしてｐ型ボディ領域３やｎ型不純物領域４の表面側から露出させられている。
また、ゲート電極層８を覆うように酸化膜などで構成された層間絶縁膜１１が形成され、この層間絶縁膜１１の上にソース電極に相当する上部電極１０やゲート配線１２およびシールド配線１３が形成されている。上部電極１０は、図２に示すように、層間絶縁膜１１に形成されたコンタクトホール１１ａ内に埋込まれたタングステン（Ｗ）プラグなどの接続部１０ａを通じてｐ型ボディ領域３やｎ型不純物領域４と接触させられている。これにより、上部電極１０がｎ型不純物領域４およびｐ型ボディ領域３に電気的に接続されている。
図３に示すように、ゲート配線１２も、層間絶縁膜１１に形成されたコンタクトホール１１ｂ内のＷプラグなどの接続部１２ａを通じて、ゲート電極層８に電気的に接続されている。また、シールド配線１３も、層間絶縁膜１１に形成されたコンタクトホール１１ｃ内のＷプラグなどの接続部１３ａを通じて、シールド電極７に電気的に接続されている。
また、ｎ＋型の半導体基板１のうちｎ−型ドリフト層２とは反対側の面にドレイン電極に相当する下部電極１５が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、縦型ＭＯＳＦＥＴが複数セル集まって形成されることで、セル領域が構成されている。
以上のようにして、縦型ＭＯＳＦＥＴを有する半導体装置が構成されている。そして、このように構成される縦型ＭＯＳＦＥＴにおいて、ｙ方向、つまりトレンチゲート構造の長手方向の両先端のゲート電極層８が部分的に除去され、その除去された部分が酸化膜などの埋込絶縁膜１１ｄによって埋込まれている。これにより、ｙ方向の両先端において、該ｙ方向に沿うゲート電極層８の先端からシールド電極７までの実効絶縁距離Ｌｉが中間絶縁膜９のうちのゲート電極層８の底部に位置している部分の厚さＴｂより大きくなる。
これにより、中間絶縁膜９の形成され方が製造方法や工程バラツキによって変化したとしても、ゲート電極層８のうちの先端部での中間絶縁膜９の絶縁耐圧を確保することが可能となる。したがって、中間絶縁膜９の絶縁耐圧が低下することを抑制でき、狙った信頼性を確保することができる。
ここで、実効絶縁距離Ｌｉとは、ｙ方向に沿うゲート電極層８の先端からシールド電極７までの間において絶縁機能を発揮する部分の距離である。
例えば、図３においては、ｙ方向において、ゲート電極層８のうちの先端部が完全に除去されている。この場合、ゲート電極層８の先端からシールド電極７までの間の距離、つまり絶縁機能を発揮する埋込絶縁膜１１ｄおよび中間絶縁膜９のｙ方向寸法が実効絶縁距離Ｌｉとなる。これに対して、図４に示すように、ゲート電極層８の先端部が残渣部８ａとして残る場合もある。残渣部８ａが残っていても、埋込絶縁膜１１ｄおよび中間絶縁膜９が絶縁機能を発揮することから、ｙ方向におけるゲート電極層８とシールド電極７との間の絶縁耐圧を確保することはできる。ただし、残渣部８ａについてはほぼ導電体として機能することから、この部分については絶縁機能を発揮しない。したがって、残渣部８ａが存在する場合には、ｙ方向におけるゲート電極層８の先端からシールド電極７までの距離より残渣部８ａの寸法分を差し引いた値が実効絶縁距離Ｌｉとなる。
実効絶縁距離Ｌｉについては、少なくとも中間絶縁膜９のうちゲート電極層８の底部に位置する部分の厚さＴｂよりも大きくなっていれば良いが、ほぼ厚さＴｂに対して埋込絶縁膜１１ｄの幅Ｗを足した値になっている。すなわち、製造バラツキなどに起因して中間絶縁膜９のうちゲート電極層８の先端に位置している部分の厚みＴａは、部分的に厚みＴｂよりも小さくなり得るが、厚みＴｂと同程度になる。このため、実効絶縁距離Ｌｉは、厚みＴｂと同程度の厚みＴａに対して幅Ｗを足した値になる。
例えば、厚みＴａ、厚みＴｂは、２００ｎｍ程度に設定される。また、幅Ｗについては、１μｍ以上、例えば３．４μｍに設定される。この幅Ｗは、後述するようにエッチングによりゲート電極層８の先端部を除去したときの幅として設定され、エッチング時のマスク開口幅と横方向エッチング量とによって設定される。このように、ゲート電極層８の先端からシールド電極７までの実効絶縁距離Ｌｉを中間絶縁膜９のうちのゲート電極層８の底部に位置している部分の厚さＴｂより大きくしているため、中間絶縁膜９の絶縁耐圧が低下することを抑制できる。
参考として、ＴＺＤＢ波形を調べた。具体的には、ゲート電極層８に対してゲート電圧Ｇを印加すると共にシールド電極７をソース電圧に相当する接地電位とし、ゲート電圧Ｇを変化させたときのゲート電極層８とシールド電極７との間に流れる電流の変化を調べた。図５Ａは、従来構造、つまりゲート電極層８のうちの先端部を除去していない構造のＴＺＤＢ波形、図５Ｂは、本実施形態の構造のＴＺＤＢ波形を示している。これらの図より、従来構造と比較して、本実施形態の構造の方が、絶縁破壊されるゲート電圧値が大きくなっており、同じゲート電圧Ｇのときの電流Ｉを小さい値に抑えられていた。このため、中間絶縁膜９の絶縁耐圧の低下を抑制できていることが判る。
次に、本実施形態にかかる半導体装置の製造方法について図６Ａ〜図６Ｊ、図７Ａ〜図７Ｊおよび図８Ａ〜図８Ｆを参照して説明する。図６Ａ〜図６Ｊおよび図７Ａ〜図７Ｊは、半導体装置の製造方法における各工程と対応する断面図である。図８Ａ〜図８Ｆは、各工程と対応するセル部の上面レイアウト図であるが、一部の工程のみについてのみ示してある。
〔図６Ａ、図７Ａに示す工程〕
まず、半導体基板１を用意し、半導体基板１の表面上にｎ−型ドリフト層２をエピタキシャル成長させることで、高濃度層に相当する半導体基板１の一面側にｎ−型ドリフト層２が形成された基板を用意する。次に、ゲートトレンチ５の形成予定領域が開口するハードマスク２０を配置する。このときのハードマスク２０の上面レイアウトは図８Ａのようになる。その後、ハードマスク２０をマスクとして用いたエッチングによりゲートトレンチ５を形成する。
〔図６Ｂ、図７Ｂに示す工程〕
続いて、ハードマスク２０を除去した後、熱酸化などによってゲートトレンチ５の内壁面を含めてｎ−型ドリフト層２の表面にシールド絶縁膜６ａを形成する。
〔図６Ｃ、図７Ｃに示す工程〕
シールド絶縁膜６ａの上にドープトポリシリコンを積んでからエッチバックし、ゲートトレンチ５の底部やゲートトレンチ５の端部などにドープトポリシリコンを残すことでシールド電極７やシールドライナー７ａを形成する。また、最も外側に位置するゲートトレンチ５については、ドープトポリシリコンで埋込まれたままとし、シールドライナー７ａとして使用する。なお、このときの上面レイアウトは図８Ｂのようになる。
〔図６Ｄ、図７Ｄに示す工程〕
シールド絶縁膜６ａのうちゲートトレンチ５の上部の側面上やｎ−型ドリフト層２の表面上に形成された部分をエッチングして除去する。そして、プラズマＣＶＤ（chemical vapor deposition）などで絶縁膜をデポジションすることでシールド電極７の上やゲートトレンチ５の上部の側面を覆ったのち、マスクを用いてシールド電極７やシールドライナー７ａの上に形成された部分のみが残るようにエッチングする。これにより、中間絶縁膜９が形成される。
〔図６Ｅ、図７Ｅに示す工程〕
熱酸化などによってゲートトレンチ５の上部の側面上などに絶縁膜を形成することで、ゲート絶縁膜６ｂが形成される。
〔図６Ｆ、図７Ｆに示す工程〕
再びドープトポリシリコンを積んでから、エッチバックすることでゲートトレンチ５内にゲート電極層８を形成する。これにより、トレンチゲート構造が形成される。ゲート電極層８のうちの一部については、ゲート配線１２に接続されるため、部分的に上方に突出した状態で残される。なお、このときの上面レイアウトは図８Ｃのようになる。
〔図６Ｇ、図７Ｇに示す工程〕
ｐ型不純物をイオン注入することにより、ｐ型ボディ領域３を形成する。そして、ｎ型不純物領域４の形成予定領域が開口する図示しないマスクを配置したのち、ｎ型不純物をイオン注入することでｎ型不純物領域４を形成する。
〔図６Ｈ、図７Ｈに示す工程〕
ゲート電極層８やゲート絶縁膜６ｂなどの表面を覆うようにマスク３０を形成したのち、マスク３０のうちの埋込絶縁膜１１ｄの形成予定領域を開口させる。そして、マスク３０で覆った状態でドープトポリシリコンをエッチングすることで、ゲート電極層８のうちの先端部を除去する。このときの上面レイアウトは図８Ｄのようになる。
このとき、ドープトポリシリコンが確実に除去されるように、オーバエッチング量を５０％増加している。例えば、ドープトポリシリコンの厚みを１μｍとしていた場合には、１．５μｍ分の厚みを除去できるエッチング量としている。また、このようにした場合、例えばマスク３０の開口幅を０．４μｍとしたとき、横方向エッチング量が１．５μｍとなり、ゲート電極層８のうちの先端部を３．４μｍ除去することができる。
なお、マスク３０の開口位置によっては、図４に示したようにゲート電極層８のうちの先端部が全て除去されずに残渣部８ａとして残り得るが、残渣部８ａが残っていたとしても、実効絶縁距離Ｌｉを設定できるため問題ない。
〔図６Ｉ、図７Ｉに示す工程〕
続いて、ＣＶＤ等によって酸化膜などで構成される層間絶縁膜１１を形成したのち、平坦化研磨を行って層間絶縁膜１１の表面の平坦化を行う。これにより、ゲート電極層８のうちの先端部が除去されることで開口した部分にも、層間絶縁膜１１が埋込まれ、この部分が埋込絶縁膜１１ｄとなる。なお、このときの上面レイアウトは図８Ｄのようになる。
〔図６Ｊ、図７Ｊに示す工程〕
図示しないハードマスクを配置したのち、ハードマスクで覆った状態で層間絶縁膜１１をエッチングすることで、層間絶縁膜１１に対してコンタクトホール１１ａ〜１１ｃを形成する。これにより、ｎ型不純物領域４の表面の一部が露出させられる。
さらに、ハードマスクを除去したのち、層間絶縁膜１１をマスクとしてシリコンエッチングを行い、コンタクトホール１１ａと対応する位置にコンタクトトレンチ４ａを形成する。これにより、コンタクトトレンチ４ａの底面においてｐ型ボディ領域３が露出させられる。
〔図６Ｋ、図７Ｋに示す工程〕
配線加工工程として、コンタクトホール１１ａ〜１１ｃ内に接続部１０ａ、１２ａ、１３ａを形成する工程と行う。そして、さらに層間絶縁膜１１の表面にＡｌ等の配線材料を成膜し、それをパターニングすることで上部電極１０やゲート配線１２およびシールド配線１３を形成する。
最後に、下部電極１５の形成工程を行う。このようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
以上説明したように、本実施形態の半導体装置では、ゲート電極層８の先端からシールド電極７までの実効絶縁距離Ｌｉを中間絶縁膜９のうちのゲート電極層８の底部に位置している部分の厚さＴｂより大きくしている。したがって、中間絶縁膜９の絶縁耐圧が低下することを抑制でき、狙った信頼性を確保することができる。
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
（１）例えば、上記実施形態では、半導体基板１によって高濃度の不純物領域を形成し、その上にｎ−型ドリフト層２をエピタキシャル成長させることで、高濃度層とｎ−型ドリフト層２とが形成された基板を構成している。これは、ドリフト層を挟んでｐ型ボディ領域３と反対側に高濃度層を構成する場合の一例を示したに過ぎず、ドリフト層を半導体基板によって構成し、その一面側にイオン注入等を行うことで高濃度層を形成するようにしても良い。
（２）また、上記実施形態では、トレンチゲート構造を形成してから、ｐ型ボディ領域３やｎ型不純物領域４を形成したが、これらの形成順を逆にしても良い。すなわち、ｐ型ボディ領域３やｎ型不純物領域４が最終的にトレンチゲート構造の間に位置する部分に形成されていれば良い。
（３）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしても良い。さらに、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴの場合、半導体基板１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
３ ｐ型ボディ領域
４ ｎ型不純物領域
６ 絶縁膜
７ シールド電極
８ ゲート電極層
９ 中間絶縁膜
１０ 上部電極
１１ 層間絶縁膜
１１ａ 埋込絶縁膜
１２ 下部電極

Claims (4)

  1. 二層構造のトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、
    前記半導体スイッチング素子は、
    第１導電型のドリフト層（２）と、
    前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
    前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
    一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達する複数のトレンチ（５）内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）が順に積層されて二層構造とされた複数のトレンチゲート構造と、
    前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
    前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に配置され、前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、
    前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）と、
    前記高濃度層と電気的に接続された下部電極（１５）と、を有し、
    前記シールド電極が前記ゲート電極層の先端部よりも外側まで延設されており、該シールド電極と前記ゲート電極層の底面との間に加えて前記ゲート電極層の先端部との間においても前記中間絶縁膜が形成されており、
    前記一方向において、前記ゲート電極層の先端部から前記シールド電極までの間において絶縁機能を発揮する部分の距離となる実効絶縁距離（Ｌｉ）が、前記中間絶縁膜のうち前記ゲート電極層の底部に位置している部分の厚み（Ｔｂ）よりも大きくなっていて、
    前記一方向において、前記ゲート電極層の先端部と前記シールド電極との間に、前記中間絶縁膜および該中間絶縁膜と前記ゲート電極層の先端部との間に埋込まれた埋込絶縁膜（１１ｄ）のみが配置されており、
    前記実効絶縁距離が、前記中間絶縁膜のうち前記ゲート電極層の先端部に位置している部分の厚さ（Ｔａ）と前記埋込絶縁膜の幅（Ｗ）を足した値となっている、半導体装置。
  2. 二層構造のトレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、
    前記半導体スイッチング素子は、
    第１導電型のドリフト層（２）と、
    前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
    前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
    一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達する複数のトレンチ（５）内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）が順に積層されて二層構造とされた複数のトレンチゲート構造と、
    前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
    前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に配置され、前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、
    前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）と、
    前記高濃度層と電気的に接続された下部電極（１５）と、を有し、
    前記シールド電極が前記ゲート電極層の先端部よりも外側まで延設されており、該シールド電極と前記ゲート電極層の底面との間に加えて前記ゲート電極層の先端部との間においても前記中間絶縁膜が形成されており、
    前記一方向において、前記ゲート電極層の先端部から前記シールド電極までの間において絶縁機能を発揮する部分の距離となる実効絶縁距離（Ｌｉ）が、前記中間絶縁膜のうち前記ゲート電極層の底部に位置している部分の厚み（Ｔｂ）よりも大きくなっていて、
    前記一方向において、前記ゲート電極層の先端部と前記シールド電極との間に、前記中間絶縁膜および該中間絶縁膜と前記ゲート電極層の先端部との間に埋込まれた埋込絶縁膜（１１ｄ）に加えて、前記ゲート電極層の一部で構成されかつ前記ゲート電極層から離れた残渣部（８ａ）が備えられており、
    前記実効絶縁距離が、前記中間絶縁膜のうち前記ゲート電極層の先端部に位置している部分の厚さ（Ｔａ）と前記埋込絶縁膜の幅（Ｗ）を足した値となっている、半導体装置。
  3. トレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置の製造方法であって、
    第１導電型または第２導電型の高濃度層（１）と、該高濃度層の一面側に形成され、該高濃度層よりも低不純物濃度とされた第１導電型のドリフト層（２）と、を有する基板（１、２）を用意することと、
    前記ドリフト層に対して、一方向を長手方向とする複数のトレンチ（５）を形成したのち、該複数のトレンチ内それぞれに、絶縁膜（６）を介して、シールド電極（７）と中間絶縁膜（９）およびゲート電極層（８）を順に積層して二層構造の複数のトレンチゲート構造を形成することと、
    前記複数のトレンチの間の位置における前記ドリフト層上に、第２導電型のボディ領域（３）を形成することと、
    前記ボディ領域内における該ボディ領域の一部の表面部に、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）を形成することと、
    前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に層間絶縁膜（１１）を形成することと、
    前記層間絶縁膜に対して前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ａ）を形成することと、
    前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）を形成することと、
    前記高濃度層と電気的に接続される下部電極（１５）を形成することと、を含み、
    前記トレンチゲート構造を形成することでは、
    前記絶縁膜を介して、前記複数のトレンチの底面および前記一方向における該複数のトレンチの先端部に前記シールド電極を形成することと、
    前記シールド電極の上に前記中間絶縁膜を形成することと、
    前記中間絶縁膜の上に前記ゲート電極層を形成したのち、前記一方向における先端部において前記ゲート電極層を部分的に除去することと、
    前記複数のトレンチ内における前記ゲート電極層が部分的に除去された部分を埋込絶縁膜（１１ｄ）で埋込むことと、を行う半導体装置の製造方法。
  4. 前記埋込絶縁膜で埋込むことは、
    前記層間絶縁膜を形成することの際に、前記複数のトレンチ内における前記ゲート電極層が部分的に除去された部分に前記層間絶縁膜の一部を前記埋込絶縁膜として埋込むことである、請求項３に記載の半導体装置の製造方法。
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