JP5720582B2 - スイッチング素子 - Google Patents

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Description

本明細書が開示する技術は、トレンチ型のゲート電極を有するスイッチング素子に関する。
特許文献１には、トレンチ型のゲート電極を有するスイッチング素子が示されている。
特開２００８−２２７５１４号公報
特許文献１のようにトレンチ型のゲート電極を有するスイッチング素子においては、高速なスイッチングを実現するために、ゲート電極と上部電極との間の容量が小さいことが好ましい。したがって、本明細書では、ゲート電極と上部電極との間の容量をより低減することができるトレンチ型のゲート電極を有するスイッチング素子の構造を提案する。
本明細書が開示するスイッチング素子は、半導体基板を有する。半導体基板には、半導体基板の上面に露出している第１導電型の第１領域と、半導体基板の上面に露出しているとともに、第１領域の下側まで広がっている第２導電型の第２領域と、第２領域の下側に形成されており、第２領域によって第１領域から分離されている第１導電型の第３領域が形成されている。半導体基板の上面には、第１領域及び第２領域と導通する上部電極が形成されている。半導体基板の上面には、第１領域が露出する領域と第２領域が露出する領域に跨って伸びるトレンチが形成されている。トレンチ内に、絶縁膜によって半導体基板から絶縁されているゲート電極が形成されている。ゲート電極が、半導体基板の上面を平面視したときに第１領域が露出している範囲内を伸びるトレンチ内の少なくとも一部において第１領域が形成された深さ範囲内の位置から第３領域が形成された深さ範囲内の位置まで至る第１部分と、半導体基板の上面を平面視したときに第２領域が露出している範囲内を伸びるトレンチ内の少なくとも一部において第２領域が形成された深さ範囲内に形成された第２部分を有する。半導体基板の上面を平面視したときに第２領域が露出している範囲内を伸びるトレンチ内のゲート電極は、第３領域の深さ範囲にまでは達していない。
このスイッチング素子では、第１領域が露出している範囲内を伸びるトレンチ内に、第１部分（第１領域が形成された深さ範囲内の位置から第３領域が形成された深さ範囲内の位置に至るゲート電極）が形成されている。すなわち、第１部分が、第１領域と第３領域を分離している範囲の第２領域に対して絶縁膜を介して対向している。したがって、ゲート電極に所定電圧を印加することで、第１部分近傍の第２領域にチャネルを形成し、第１領域と第３領域を導通させることができる。他方、このスイッチング素子では、第２領域が露出している範囲内を伸びるトレンチ内に、第２部分が形成されている。第２部分は、第３領域の深さ範囲にまでは達していないので、第２部分にではスイッチング素子を通電させるためのチャネルを形成することができない。しかしながら、この範囲はチャネルが形成されたとしても主電流が流れる範囲ではない。したがって、この範囲に第２部分が形成されていても、スイッチング素子の通電能力はほとんど低下しない。また、このように第２部分が形成されていると、従来のスイッチング素子に比べて第２領域に対してゲート電極が対向している面積が少なくなる。したがって、この構成によれば、ゲート電極と上部電極との間の容量を低減することができる。
なお、上記のトレンチ型のゲート電極を有するスイッチング素子には、ＩＧＢＴやＦＥＴ等の種々のスイッチング素子が含まれる。
実施例１のＩＧＢＴ１０の上面と断面を示す部分斜視図。 エミッタ露出範囲８０内のＩＧＢＴ１０のＸＺ平面に沿った断面図（図４、５のＩＩ−ＩＩ線に沿った断面図）。 ボディ露出範囲８２内のＩＧＢＴ１０のＸＺ平面に沿った断面図（図４、５のＩＩＩ−ＩＩＩ線に沿った断面図）。 トレンチ３８が形成されていない位置におけるＩＧＢＴ１０のＹＺ平面に沿った断面図（図２、３のＩＶ−ＩＶ線に沿った断面図）。 トレンチ３８が形成されている位置におけるＩＧＢＴ１０のＹＺ平面に沿った断面図（図２、３のＶ−Ｖ線に沿った断面図）であり、その断面にエミッタ領域２０及びボディ領域３８をＸ方向に沿って投影したときの像を破線で示した図。 ＩＧＢＴ１０のトレンチ３８の端部３８ａ近傍のＹＺ平面に沿った断面図。 実施例２のＩＧＢＴの上面と断面を示す部分斜視図。 実施例２のＩＧＢＴのトレンチ９８に沿った断面図。 実施例２のＩＧＢＴのトレンチ３８の端部近傍のＹＺ平面に沿った断面図。 変形例１のＩＧＢＴの上面と断面を示す部分斜視図。 変形例２のＩＧＢＴの上面と断面を示す部分斜視図。 変形例３のＩＧＢＴの上面と断面を示す部分斜視図。
最初に、以下に説明する実施例の特徴を列記する。なお、ここに列記する特徴は、何れも独立して有効なものである。
（特徴１）ゲート電極が、半導体基板の上面を平面視したときに第１領域が露出している範囲内を伸びるトレンチ内の少なくとも一部において第１領域が形成された深さ範囲内の位置から第３領域が形成された深さ範囲内の位置まで形成されている第１部分と、半導体基板の上面を平面視したときに第２領域が露出している範囲内を伸びるトレンチ内の少なくとも一部において第２領域の深さ範囲内に形成された第２部分を有する。半導体基板の上面を平面視したときに第２領域が露出している範囲内を伸びるトレンチ内のゲート電極は、第３領域の深さ範囲にまでは達していない。
（特徴２） 第１部分の下側に、絶縁膜によってゲート電極及び半導体基板から絶縁されているシールド電極が形成されている。このようにシールド電極を設けることによって、ゲート電極と第３領域の間の容量を低減することができる。なお、半導体基板から絶縁されているシールド電極とは、半導体基板に対して直接導通していないシールド電極を意味し、他の部材（例えば、上部電極等）を介してシールド電極が半導体基板と導通していてもよい。
（特徴３） シールド電極が、第２部分の下側まで伸びている。このようなシールド電極によれば、ゲート電極と第３領域の間の容量をさらに低減することができる。
（特徴４） 第２部分の下側のシールド電極が、第２領域が形成された深さ範囲内の位置から第３領域が形成された深さ範囲内の位置に至っている。このような構成によれば、第１部分のトレンチと第２部分のトレンチが共に第３領域の深さまで達することとなり、トレンチの深さがある程度均一化される。したがって、半導体層内の電界分布の乱れを抑制することができる。
（特徴５） シールド電極が、上部電極と導通している。このような構成によれば、ゲート電極と第３領域の間の容量をさらに低減することができる。
図１〜６は、実施例１のＩＧＢＴ１０を示している。なお、図１では、図の見易さを考慮して、図２〜６において示されているエミッタ電極６０、層間絶縁膜６２、及び、コレクタ電極６４の図示を省略している。図示するように、ＩＧＢＴ１０は、半導体基板１２を備えている。なお、以下では、半導体基板１２の厚み方向をＺ方向といい、半導体基板１２の上面に沿った一方向（Ｚ方向に対して垂直な一方向）をＸ方向といい、Ｘ方向及びＺ方向に対して垂直な方向をＹ方向という。
図１に示すように、半導体基板１２の上面に露出する範囲には、ｎ型のエミッタ領域２０と、ｐ型のボディ領域２２が形成されている。図４に示すように、エミッタ領域２０は、半導体基板１２の上面近傍の浅い範囲内にのみ形成されている。ボディ領域２２は、エミッタ領域２０の側方及び下側に形成されている。ボディ領域２２は、エミッタ領域２０が形成されていない範囲において半導体基板１２の上面に露出している。図１に示すように、半導体基板１２の上面において、エミッタ領域２０が露出する範囲とボディ領域２２が露出する範囲は、Ｘ方向に長く伸びている。また、半導体基板１２の上面において、Ｙ方向に沿って、エミッタ領域２０が露出する範囲とボディ領域２２が露出する範囲とが交互に繰り返し出現するように、エミッタ領域２０及びボディ領域２２が形成されている。以下では、半導体基板１２の上面に対して垂直に見たときに、エミッタ領域２０が露出している範囲をエミッタ露出範囲８０といい、ボディ領域２２が露出している範囲をボディ露出範囲８２という。
ボディ領域２２の下側には、ｎ型のドリフト領域２４が形成されている。ドリフト領域２４は、ボディ領域２２によってエミッタ領域２０から分離されている。ドリフト領域２４のｎ型不純物濃度は比較的低い。
ドリフト領域２４の下側には、ｐ型のコレクタ領域２６が形成されている。コレクタ領域２６は、半導体基板１２の下面の略全域に露出するように形成されている。
図１に示すように、半導体基板１２の上面には、複数のトレンチ３８が形成されている。各トレンチ３８は、Ｙ方向に沿って伸びている。各トレンチ３８は、半導体基板１２の上面から、ドリフト領域２４に達する深さまで伸びている。各トレンチ３８内には、シールド電極３０、ゲート電極３２、及び、絶縁膜３６が形成されている。
シールド電極３０は、トレンチ３８の底部近傍に形成されている。シールド電極３０は、絶縁膜３６によって半導体基板１２から絶縁されている。図２、５に示すように、エミッタ露出範囲８０内を伸びるトレンチ３８内においては、シールド電極３０は、ドリフト領域２４の深さ範囲内（すなわち、ボディ領域２２の下端よりも下側）に形成されている。また、図３、５に示すように、ボディ露出範囲８２内を伸びるトレンチ３８内においては、シールド電極３０は、ボディ領域２２が形成された深さ範囲内の位置からドリフト領域２４が形成された深さ範囲内の位置まで伸びている。すなわち、シールド電極３０は、エミッタ露出範囲８０内よりもボディ露出範囲８２内で厚く形成されている。
ゲート電極３２は、シールド電極３０の上側に形成されている。ゲート電極３２は、絶縁膜３６によってシールド電極３０から絶縁されている。また、ゲート電極３２は、絶縁膜３６によって、半導体基板１２から絶縁されている。図２、５に示すように、エミッタ露出範囲８０内を伸びるトレンチ３８内においては、ゲート電極３２は、半導体基板１２の上面からドリフト領域２４が形成された深さ範囲内の位置（すなわち、ボディ領域２２の下端よりも下側）まで伸びている。また、図３、５に示すように、ボディ露出範囲８２内を伸びるトレンチ３８内においては、ゲート電極３２は、ボディ領域２２が形成された深さ範囲内（すなわち、ボディ領域２２の下端よりも上側）に形成されている。ゲート電極３２の上面には、層間絶縁膜６２が形成されている。
エミッタ電極６０は、半導体基板１２の上面に形成されている。エミッタ電極６０は、エミッタ領域２０及びボディ領域２２に対してオーミック接続されている。また、エミッタ電極６０は、層間絶縁膜６２によってゲート電極３２から絶縁されている。
コレクタ電極６４は、半導体基板１２の下面に形成されている。コレクタ電極６４は、コレクタ領域２６に対してオーミック接続されている。
図６は、トレンチ３８のＹ方向における端部３８ａ近傍の断面構造を示している。図示するように、トレンチ３８は、非アクティブ領域７０まで伸びている。非アクティブ領域７０は、エミッタ領域２０及びボディ領域２２が形成されていない（すなわち、半導体基板１２の上面にドリフト領域２４が露出している）領域である。非アクティブ領域７０には、ゲート配線７２及びエミッタ配線７４が形成されている。ゲート電極３２は、ゲート配線７２に接続されている。これによって、ゲート電極３２に所望の電圧を印加することが可能とされている。シールド電極３０は、エミッタ配線７４に接続されている。エミッタ配線７４は、図示しない位置においてエミッタ電極６０に接続されている。すなわち、シールド電極３０は、エミッタ電極６０に接続されている。
次に、ＩＧＢＴ１０の動作について説明する。ゲート電極３２に所定電圧を印加すると、ボディ領域２２のうちのゲート電極３２の近傍の領域に、ボディ領域２２内に存在する電子が引寄せられる。これによって、図２、３に示すように、ボディ領域２２内にｎ型に反転した反転領域４０が形成される。図２に示すように、エミッタ露出範囲８０においては、反転領域４０によって、エミッタ領域２０とドリフト領域２４を接続する電流経路（すなわち、チャネル）が形成される。これによって、ＩＧＢＴ１０がオンする。他方、図３に示すように、ボディ露出範囲８２においては、反転領域４０が半導体基板１２の上面近傍にのみ形成される。すなわち、ボディ露出範囲８２においては、反転領域４０がボディ領域２２の下端に達しない。したがって、ボディ露出範囲８２内の反転領域４０は、チャネルとはならない。このように、ボディ露出範囲８２内においてチャネルが形成されなくても、特に問題は生じない。すなわち、従来のＩＧＢＴでは、ボディ露出範囲内のボディ領域にチャネル（ボディ領域の下端に達する反転領域）が形成されるが、ボディ露出範囲はエミッタ領域から離れているため、ボディ露出範囲内のチャネルには電流がほとんど流れない。したがって、実施例１のＩＧＢＴ１０のように、ボディ露出範囲８２内のボディ領域２２にチャネルが形成されなくても、特に問題は生じない。すなわち、実施例１のＩＧＢＴ１０は、従来のＩＧＢＴと同等の通電特性を有する。このように、ボディ露出範囲８２内のゲート電極３２は、チャネルを形成する電極としては機能しない。ボディ露出範囲８２内のゲート電極３２は、エミッタ露出範囲８０内の各ゲート電極３２を互いに接続するための配線として機能する。
また、一般に、ゲート電極が、エミッタ電極及びコレクタ電極に対して高い容量を有していると、ゲート電極に対する充放電に時間がかかるため、スイッチング速度が低下する。したがって、このような容量は小さいことが望ましい。
ボディ領域はエミッタ電極と導通しているので、ゲート電極とボディ領域とが絶縁膜を介して互いに対向している領域の面積が大きいと、ゲート電極とエミッタ電極の間の容量が大きくなる。実施例１のＩＧＢＴ１０では、ボディ露出範囲８２内のゲート電極３２が、半導体基板１２の上面近傍の浅い範囲にのみ形成されている。これによって、ゲート電極３２とボディ領域２２とが絶縁膜３６を介して互いに対向している領域の面積が低減されている。したがって、このＩＧＢＴ１０は、ゲート電極３２とエミッタ電極６０の間の容量が小さい。
また、実施例１のＩＧＢＴ１０では、ゲート電極３２の下側全域に、シールド電極３０が形成されている。シールド電極３０を設けることで、ゲート電極３２とドリフト領域２４（すなわち、コレクタ電極６４）の間の容量を低減することができる。特に、シールド電極３０はエミッタ電極６０と導通しているため、ＩＧＢＴ１０ではより効果的にゲート電極３２とコレクタ電極６４の間の容量が低減される。また、ボディ露出範囲８２内では、シールド電極３０を厚くすることで、容易に浅いゲート電極３２を形成することができる。
また、ＩＧＢＴ１０では、シールド電極３０の下端の深さが、エミッタ露出範囲８０からボディ露出範囲８２に亘って略一定となっている。このため、ＩＧＢＴ１０がオフしているときに、シールド電極３０によってドリフト領域２４内の電界分布が乱され難くなっている。これによって、ＩＧＢＴ１０の高耐圧化が図られている。
図７に示す実施例２のＩＧＢＴは、トレンチ配線９２を備えている点で実施例１のＩＧＢＴ１０と異なる。実施例２のＩＧＢＴのその他の構成は、実施例１のＩＧＢＴと共通する。なお、図７においては、実施例１のＩＧＢＴ１０に対応する構成要素に、実施例１で用いたものと同じ参照番号を付している。
図７に示すように、ボディ露出範囲８２内の半導体基板１２の上面には、Ｘ方向に伸びるトレンチ９８が形成されている。トレンチ９８の内面は絶縁膜９４に覆われている。トレンチ９８の内部に、トレンチ配線９２が形成されている。トレンチ配線９２は、絶縁膜９４によって半導体基板１２から絶縁されている。図８に示すように、トレンチ９８とトレンチ３８とが交差する部分においては、トレンチ配線９２がシールド電極３０と繋がっている。また、トレンチ配線９２は、絶縁膜３６によってゲート電極３２から絶縁されている。トレンチ配線９２上にはエミッタ電極６０が形成されている。したがって、トレンチ配線９２を介して、シールド電極３０とエミッタ電極６０が接続されている。
上記のように、トレンチ配線９２を介して、シールド電極３０とエミッタ電極６０が接続されているので、実施例２のＩＧＢＴでは、図９に示す様に、非アクティブ領域７０にシールド電極３０をエミッタ電極６０に接続するための配線部分（図６の参照番号９９により示される部分）が形成されていない。これによって、ゲート電極３２とシールド電極３０の間の容量が低減されている。また、配線部分９９やエミッタ配線７４（図６参照）を削減できるため、ＩＧＢＴをより小型化することができる。
また、上述した実施例では、シールド電極３０の下端の位置が略一定の深さに存在していたが、図１０、１１に示すように、シールド電極３０の下端の位置が変化していてもよい。
また、上述した実施例では、ボディ露出範囲８２内の浅いゲート電極３２の下に厚いシールド電極３０が形成されていた。しかしながら、図１２に示すように、当該ゲート電極３２の下において絶縁膜３６が厚く形成されていてもよい。また、上述した実施例では、ゲート電極３２の下側全体にシールド電極３０が形成されていたが、シールド電極３０が部分的に形成されていてもよいし、シールド電極３０が形成されていなくてもよい。
また、上述した実施例では、エミッタ露出範囲８０内のトレンチ３８内の略全域に亘って、深くまで伸びるゲート電極３２が形成されていたが、エミッタ露出範囲８０内のトレンチ３８内の一部に、ボディ露出範囲８２内と同様の浅いゲート電極３２が形成されていてもよい。また、上述した実施例では、ボディ露出範囲８２内のトレンチ３８内の略全域に亘って、浅いゲート電極３２が形成されていたが、ボディ露出範囲８２内のトレンチ３８内の一部に、エミッタ露出範囲８０内と同様の深くまで伸びるゲート電極３２が形成されていてもよい。
なお、上述した実施例では、本明細書に開示の技術をＩＧＢＴに適用した例について説明した。この場合、エミッタ領域２０が第１領域に相当し、ボディ領域２２が第２領域に相当し、ドリフト領域２４が第３領域に相当する。但し、この技術を、ＭＯＳＦＥＴに適用してもよい。ｎＭＯＳＦＥＴに適用する場合には、上述した実施例のコレクタ領域２６に代えて、高濃度にｎ型不純物を含有する層を形成すればよい。また、この技術をｐＭＯＳＦＥＴに適用してもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：ＩＧＢＴ
１２：半導体基板
２０：エミッタ領域
２２：ボディ領域
２４：ドリフト領域
２６：コレクタ領域
３０：シールド電極
３２：ゲート電極
３６：絶縁膜
３８：トレンチ
６０：エミッタ電極
６４：コレクタ電極
８０：エミッタ露出範囲
８２：ボディ露出範囲

Claims (5)

  1. 半導体基板を有するスイッチング素子であり、
    半導体基板には、
    半導体基板の上面に露出している第１導電型の第１領域と、
    半導体基板の上面に露出しているとともに、第１領域の下側まで広がっている第２導電型の第２領域と、
    第２領域の下側に形成されており、第２領域によって第１領域から分離されている第１導電型の第３領域、
    が形成されており、
    半導体基板の上面には、第１領域及び第２領域と導通する上部電極が形成されており、
    半導体基板の上面には、第１領域が露出する領域と第２領域が露出する領域に跨って伸びるトレンチが形成されており、
    トレンチ内に、絶縁膜によって半導体基板から絶縁されているゲート電極が形成されており、
    ゲート電極が、半導体基板の上面を平面視したときに第１領域が露出している範囲内を伸びるトレンチ内の少なくとも一部において第１領域が形成された深さ範囲内の位置から第３領域が形成された深さ範囲内の位置まで至る第１部分と、半導体基板の上面を平面視したときに第２領域が露出している範囲内を伸びるトレンチ内の少なくとも一部において第２領域が形成された深さ範囲内に形成された第２部分を有し、半導体基板の上面を平面視したときに第２領域が露出している範囲内を伸びるトレンチ内のゲート電極は、第３領域の深さ範囲にまでは達していない、
    ことを特徴とするスイッチング素子。
  2. 第１部分の下側に、絶縁膜によってゲート電極及び半導体基板から絶縁されているシールド電極が形成されている請求項１のスイッチング素子。
  3. シールド電極が、第２部分の下側まで伸びている請求項２のスイッチング素子。
  4. 第２部分の下側のシールド電極が、第２領域が形成された深さ範囲内の位置から第３領域が形成された深さ範囲内の位置に至る請求項３のスイッチング素子。
  5. シールド電極が、上部電極と導通していることを特徴とする請求項２〜４の何れか一項のスイッチング素子。
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