JP2013161918A - 半導体装置 - Google Patents

Abstract

【課題】ダイオード領域内に無効領域を設けることなく、ダイオード領域とＩＧＢＴ領域の境界領域近傍に電界が集中することを抑制することができる半導体装置を開示する。
【解決手段】半導体装置１０は、ダイオード領域２０とＩＧＢＴ領域３０とを備える。ＩＧＢＴ領域３０はトレンチトレンチゲート電極４６を有している。ダイオード領域２０とＩＧＢＴ領域３０との境界には、分離トレンチ６０が形成されている。分離トレンチ６０の下端部は、トレンチゲート電極４６の下端部よりも深い位置に形成される。分離トレンチ６０内には、分離絶縁層６２と、埋め込み電極６４が形成されている。埋め込み電極６４の下端部は、半導体装置１０をオフされたときに、ダイオード領域２０に広がる空乏層の上端部７０とトレンチトレンチゲート電極４６の下端部との間の深さに形成されている。埋め込み電極６４の電位は、アノード電極、エミッタ電極と同電位である。
【選択図】図２

Description

本明細書で開示する技術は、同一の半導体基板にダイオード領域とＩＧＢＴ領域が形成されている半導体装置に関する。

例えば、特許文献１には、同一の半導体基板にダイオード領域とＩＧＢＴ領域が形成されている半導体装置が開示されている。この半導体装置では、ＩＧＢＴ領域とダイオード領域の両者にトレンチ電極が形成され、ダイオード領域とＩＧＢＴ領域との境界にもトレンチ電極が形成されている。これにより、逆回復動作時にダイオード領域からＩＧＢＴ領域へのキャリアの移動が抑制されている。また、半導体装置のオフ時に、ＩＧＢＴ領域とダイオード領域の境界に生じる電位分布の歪みが抑制され、耐圧の向上が図られている。

特開２０１０−６７９０１号公報

特許文献１の半導体装置では、ダイオード領域内にトレンチ電極が形成されているため、トレンチ電極が形成されている部分が、ダイオードとして利用できない無効領域となる。そのため、特許文献１の半導体装置では、半導体装置のオフ時における電位分布の歪みは抑制できるものの、ダイオード領域の導通抵抗が大きくなるという問題がある。

本明細書では、ダイオード領域内に無効領域を設けることなく、ダイオード領域とＩＧＢＴ領域の境界に生じる電位分布の歪みを抑制することができる半導体装置を開示する。

本明細書で開示する半導体装置は、ダイオード領域とＩＧＢＴ領域とが形成されている半導体基板を備える半導体装置である。ＩＧＢＴ領域は、半導体基板の表面に形成されたゲートトレンチの内壁を被覆する絶縁層と、その絶縁層内に配置されたトレンチゲート電極とを有している。ダイオード領域とＩＧＢＴ領域との境界には、分離トレンチが形成されている。分離トレンチは、その下端部が、半導体基板の表面からの深さ方向において、ＩＧＢＴ領域のトレンチゲート電極の下端部と同じ深さの位置又はそれよりも深い位置に形成されている。分離トレンチ内には、分離トレンチの内壁を被覆する分離絶縁層と、分離絶縁層の内側に配置された埋め込み電極とが形成されている。埋め込み電極は、その下端部が、半導体基板の表面からの深さ方向において、半導体装置がオフされたときにダイオード領域に広がる空乏層の上端部と、トレンチゲート電極の下端部との間に形成されており、半導体装置がオフされたときに、半導体基板の表面に形成されると共にＩＧＢＴ領域とダイオード領域の少なくとも一方に接続される表面電極、又は、トレンチゲート電極と同電位が印加されるようになっている。

この半導体装置では、ダイオード領域内にトレンチ及び埋め込み電極を設けていない。そのため、ダイオード領域内に無効領域が形成されず、ダイオード領域の導通抵抗が大きくなることを抑制することができる。また、ＩＧＢＴ領域とダイオード領域の境界に設けられる分離トレンチ内の埋め込み電極は、その下端部が、半導体基板の表面からの深さ方向において、半導体装置がオフされたときにダイオード領域に広がる空乏層の上端部と、トレンチ型ゲート電極の下端部との間に形成されている。ここで、「半導体装置がオフされる」状態とは、トレンチゲート電極にオフ電位を印加し、かつ、半導体装置のＩＧＢＴ領域に対して順方向の定格電圧を印加することにより、ダイオード領域とＩＧＢＴ領域のいずれも動作しない状態を含む意味である。また、埋め込み電極には、半導体装置がオフされたときに、表面電極と同一の電位、又は、トレンチゲート電極と同一の電位が印加される。そのため、この半導体装置によると、ダイオード領域とＩＧＢＴ領域の境界に、滑らかな電位分布が形成される。その結果、ダイオード領域とＩＧＢＴ領域との境界に生じる電位分布の歪みを抑制することができる。

本明細書で開示する他の半導体装置は、ダイオード領域とＩＧＢＴ領域とが形成されている半導体基板を備える半導体装置である。ＩＧＢＴ領域は、半導体基板の表面に絶縁層を介して配置されたプレーナ型のゲート電極と、半導体基板の表面側に形成されたボディ層と、を有している。ダイオード領域とＩＧＢＴ領域との境界には、分離トレンチが形成されている。分離トレンチの下端部は、半導体基板の表面からの深さ方向において、ボディ層の下端部と同じ深さの位置又はそれよりも深い位置に形成されている。分離トレンチ内には、分離トレンチの内壁を被覆する分離絶縁層と、分離絶縁層の内側に配置された埋め込み電極とが形成されている。埋め込み電極は、その下端部が、半導体基板の表面からの深さ方向において、半導体装置がオフされたときにダイオード領域に広がる空乏層の上端部と、ＩＧＢＴ領域に広がる空乏層の下端部との間の位置に形成されており、半導体装置がオフされたときに、半導体基板の表面に形成されると共にＩＧＢＴ領域とダイオード領域の少なくとも一方に接続される表面電極、又は、ゲート電極と同電位が印加されるようになっている。

この半導体装置によっても、上述した半導体装置と同様、ダイオード領域の導通抵抗が大きくなることを抑制することができ、また、ダイオード領域とＩＧＢＴ領域との境界に生じる電位分布の歪みを抑制することができる。なお、「半導体装置がオフされる」状態とは、ゲート電極にオフ電位を印加し、かつ、半導体装置のＩＧＢＴ領域に対して順方向の定格電圧を印加することにより、ダイオード領域とＩＧＢＴ領域のいずれも動作しない状態を含む意味である。

第１実施例の半導体装置の断面図。 第１実施例の半導体装置がオフしているときの等電位線分布を模式的に示す図。 第１実施例の半導体装置の製造工程（１）を示す部分断面図。 第１実施例の半導体装置の製造工程（２）を示す部分断面図。 第１実施例の半導体装置の製造工程（３）を示す部分断面図。 第１実施例の半導体装置の製造工程（４）を示す部分断面図。 第２実施例の半導体装置の断面図。 第２実施例の半導体装置がオフしているときの等電位線分布を模式的に示す図。

以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。

（特徴１）ダイオード領域は、半導体基板の表面側に形成されたアノード層と、アノード層の下側に形成されたドリフト層を有していてもよい。ドリフト層内には結晶欠陥層が形成されていてもよい。半導体基板を平面視したときに、結晶欠陥層の端部は、分離トレンチ内に位置していてもよい。この構成によると、ダイオード領域の全域に結晶欠陥層を形成し得る。また、ダイオード領域の逆回復動作時に、ドリフト層のキャリアをＩＧＢＴ領域に逃がし難くなる。そのため、ドリフト層のキャリアの多くを結晶欠陥層により再結合させて消滅させることができる。その結果、逆回復動作時に生じる逆電流が抑制される。

（第１実施例）
図１〜図５を参照して、本実施例の半導体装置について説明する。図１に示すように、半導体装置１０は、主にＳｉからなる半導体基板１２と、半導体基板１２の表裏面に形成されている絶縁層、電極、金属配線等（図示しない）によって構成されている。半導体基板１２には、ダイオード領域２０とＩＧＢＴ領域３０が形成されている。本実施例では、ＩＧＢＴ領域３０には、トレンチ型のゲート電極（以下「トレンチゲート電極」と呼ぶ）４６を有するＩＧＢＴ（いわゆるトレンチゲート型ＩＧＢＴ）が形成されている。

ダイオード領域２０には、アノード層２２、ダイオードドリフト層２４、ダイオードバッファ層２６、及び、カソード層２８が形成されている。

アノード層２２は、ｐ型であって、ダイオード領域２０の半導体基板１２の上面に臨む領域の全面に亘って形成されている。アノード層２２は、後で説明するＩＧＢＴ領域３０のボディ層３４よりも浅い位置まで形成されている。なお、本明細書では、「浅い」、「深い」の各語は、「半導体基板の表面から見て浅い（深い）」という意味で用いている。アノード層２２の上面は、アノード電極（図示省略）に対してオーミック接続している。

ダイオードドリフト層２４は、アノード層２２の下側に形成されている。ダイオードドリフト層２４は、ｎ型であり、不純物濃度は低い。

ダイオードバッファ層２６は、ダイオードドリフト層２４の下側に形成されている。ダイオードバッファ層２６は、ｎ型であり、ダイオードドリフト層２４よりも不純物濃度が高い。

カソード層２８は、ダイオードバッファ層２６の下側に形成されている。カソード層２８は、半導体基板１２の下面に露出する範囲に形成されている。カソード層２８は、ｎ型であり、ダイオードバッファ層２６よりも不純物濃度が高い。カソード層２８の下面は、共用電極（図示省略）に対してオーミック接続されている。

アノード層２２、ダイオードドリフト層２４、ダイオードバッファ層２６、及び、カソード層２８によってダイオードが形成されている。

ダイオード領域２０では、ｐ型のアノード層２２とｎ型のダイオードドリフト層２４とがｐｎ接合されている。そのため、半導体装置１０がオフしている場合に、アノード層２２とダイオードドリフト層２４との間には、空乏層が形成される。なお、本実施例では、「半導体装置１０がオフしている場合」の語は、「トレンチゲート電極４６にオン電位が印加されておらず（オフ電位が印加され）、かつ、半導体装置１０のダイオード領域２０に対して逆方向（即ち、ＩＧＢＴ領域３０に対して順方向）に定格電圧が印加されている場合」という意味で用いている。即ち、「半導体装置１０がオフしている場合」の語は、「ダイオードとＩＧＢＴのいずれも動作していない状態」と言い換えてもよい。また、「ダイオード領域２０に対して逆方向の電圧」とは、アノード電極の電位より共通電極の電位が高くなる電圧である。図１に示すように、半導体装置１０がオフしている場合に形成される空乏層の上端部７０は、アノード層２２の下端部より少し上側に位置している。また、空乏層の下端部７２は、ダイオードドリフト層２４の下端近傍に位置している。

ＩＧＢＴ領域３０には、エミッタ領域３２、ボディ層３４、ＩＧＢＴドリフト層３６、ＩＧＢＴバッファ層３８、コレクタ層４０、及び、トレンチゲート電極４６等が形成されている。

ＩＧＢＴ領域３０内の半導体基板１２の上面には、複数のゲートトレンチ４２が形成されている。各ゲートトレンチ４２は、図１の紙面に直交する方向に伸び、かつ、図１の横方向に等間隔に形成されている。各ゲートトレンチ４２には、ゲートトレンチ４２の内壁を被覆するゲート絶縁層４４が形成されている。ゲート絶縁層４４の内側には、トレンチゲート電極４６が形成されている。トレンチゲート電極４６の上面は、絶縁層（図示省略）によって覆われている。トレンチゲート電極４６は、エミッタ電極（図示省略）から絶縁されている。

エミッタ領域３２は、半導体基板１２の上面に露出する範囲に、島状に形成されている。エミッタ領域３２は、ゲート絶縁層４４に接する範囲に形成されている。エミッタ領域３２は、ｎ型であり、不純物濃度が高い。エミッタ領域３２の上面は、エミッタ電極（図示省略）に対してオーミック接続されている。

ボディ層３４は、ｐ型である。ボディ層３４は、ダイオード領域２０のアノード層２２よりも深い位置まで形成されている。ボディ層３４は、ボディコンタクト領域３４ａと低濃度ボディ層３４ｂを備えている。ボディコンタクト領域３４ａは、半導体基板１２の上面に露出する範囲に、島状に形成されている。ボディコンタクト領域３４ａは、２つのエミッタ領域３２の間に形成されている。ボディコンタクト領域３４ａは、不純物濃度が高い。ボディコンタクト領域３４ａは、エミッタ電極（図示省略）に対してオーミック接続されている。低濃度ボディ層３４ｂは、エミッタ領域３２及びボディコンタクト領域３４ａの下側に形成されている。低濃度ボディ層３４ｂは、トレンチゲート電極４６の下端部より浅い範囲に形成されている。低濃度ボディ層３４ｂの不純物濃度は、ボディコンタクト領域３４ａよりも低い。低濃度ボディ層３４ｂによって、エミッタ領域３２がＩＧＢＴドリフト層３６から分離されている。トレンチゲート電極４６は、エミッタ領域３２とＩＧＢＴドリフト層３６を分離している範囲の低濃度ボディ層３４ｂにゲート絶縁層４４を介して対向している。

ＩＧＢＴドリフト層３６は、ボディ層３４の下側に形成されている。ＩＧＢＴドリフト層３６は、ｎ型である。ＩＧＢＴドリフト層３６は、ボディ層３４の下側に形成されている。ＩＧＢＴドリフト層３６は、不純物濃度が低い。ＩＧＢＴドリフト層３６は、ダイオードドリフト層２４と略同じ不純物濃度を有しており、ダイオードドリフト層２４と連続する層である。

ＩＧＢＴバッファ層３８は、ＩＧＢＴドリフト層３６の下側に形成されている。ＩＧＢＴバッファ層３８は、ｎ型であり、ＩＧＢＴドリフト層３６よりも不純物濃度が高い。ＩＧＢＴバッファ層３８は、ダイオードバッファ層２６と略同じ不純物濃度を有しており、ダイオードバッファ層２６と連続する層である。

コレクタ層４０は、ＩＧＢＴバッファ層３８の下側に形成されている。コレクタ層４０は、半導体基板１２の下面に露出する範囲に形成されている。コレクタ層４０は、ｐ型であり、不純物濃度が高い。コレクタ層４０は、共通電極（図示省略）に対してオーミック接続されている。ここで、共通電極は、半導体基板１２の下面全面に形成されている電極であり、コレクタ層４０とカソード層２８の両者に接続されている。

エミッタ領域３２、ボディ層３４、ＩＧＢＴドリフト層３６、ＩＧＢＴバッファ層３８、コレクタ層４０、及び、トレンチゲート電極４６によってＩＧＢＴが形成されている。

ＩＧＢＴ領域３０では、ｐ型のボディ層３４とｎ型のＩＧＢＴドリフト層３６とがｐｎ接合されている。そのため、半導体装置１０がオフしている場合に、ボディ層３４とＩＧＢＴドリフト層３６との間には、空乏層が形成される。上記の通り、半導体装置１０がオフしている場合には、トレンチゲート電極４６にオン電圧が印加されておらず、かつ、ＩＧＢＴ領域３０に対して順方向に定格電圧が印加されている。図１に示すように、半導体装置１０がオフしている場合に形成される空乏層の上端部７４は、低濃度ボディ層３４ｂの下端部より少し上側に位置している。また、空乏層の下端部７６は、ＩＧＢＴドリフト層３６の下端近傍に位置している。ＩＧＢＴ領域３０の空乏層の下端部７６は、ダイオード領域２０の空乏層の下端部７２と略同じ深さに位置している。

ダイオード領域２０とＩＧＢＴ領域３０との間の境界には、分離トレンチ６０が形成されている。分離トレンチ６０は、ゲートトレンチ４２が伸びる方向（図１の紙面に直交する方向）と平行に伸びている。図１の例では、２個の分離トレンチ６０が形成されている。分離トレンチ６０は、半導体基板１２の上面から下方に伸び、ＩＧＢＴ領域３０のゲートトレンチ４２よりも深い位置まで形成されている。本実施例では、図１に示すように、分離トレンチ６０と、これに隣接するゲートトレンチ４２との間の間隔は、ゲートトレンチ４２同士の間隔よりも狭く形成されている。分離トレンチ６０には、分離トレンチ６０の内壁を被覆する分離絶縁層６２が形成されている。分離絶縁層６２の内側には、埋め込み電極６４が形成されている。埋め込み電極６４の上面は、絶縁層によって覆われておらず、エミッタ電極（図示省略）又はアノード電極（図示省略）に接続されている。このため、埋め込み電極６４は、エミッタ電極及びアノード電極と同電位を有する。

埋め込み電極６４の下端部は、半導体装置１０がオフしている場合にダイオード領域２０に形成される空乏層の上端部７０より深く、ＩＧＢＴ領域３０のトレンチゲート電極４６の下端部より浅い位置に形成される。また、分離トレンチ６０の下端部と埋め込み電極６４の下端部との間には絶縁体（分離絶縁層６２）が充填されている。従って、埋め込み電極６４の下側に形成される分離絶縁層６２は、トレンチゲート電極４６の下側に形成されるゲート絶縁層４４よりも厚く形成される。また、分離トレンチ６０の側壁と埋め込み電極６４の間に配置される分離絶縁層６２の厚みは、ゲートトレンチ４２の側壁に形成されるゲート絶縁層４４の厚みより厚くされている。

本実施例では、ダイオード領域２０内には、ライフタイム制御用の結晶欠陥層７８が形成されている。結晶欠陥層７８は、その周囲のダイオードドリフト層２４と比較して多数の結晶欠陥が存在する層である。結晶欠陥層７８は、ダイオードドリフト層２４内に形成されている。結晶欠陥層７８は、半導体基板１２の表面と略並行な平面に沿って形成されている。結晶欠陥層７８の端部は、分離絶縁層６２内に達している。

以上、本実施例の半導体装置１０の構成を説明した。次いで、図２を参照して、半導体装置１０がオフしている場合の半導体装置１０における電位分布について説明する。図２には、オフ状態の半導体装置１０の空乏層内に形成される等電位線８０、８２、８４、８６が示されている。等電位線８０〜８６は、空乏層の上端部７０、７４付近における、等電位領域を示す。図２では、空乏層の下端部７２、７６付近の等電位線は、図示を省略している。

等電位線８０〜８６は、空乏層内に形成される電位分布を示す。そのため、等電位線８０〜８６は、埋め込み電極６４及びトレンチゲート電極４６の下側に示される。上記の通り、埋め込み電極６４は、その下端部が、ダイオード領域２０に形成される空乏層の上端部７０より深く、ＩＧＢＴ領域３０のトレンチゲート電極４６の下端部より浅い位置に形成されている。また、分離トレンチ６０と、その隣のゲートトレンチ４２との間の間隔は、ゲートトレンチ４２同士の間隔よりも狭く形成されている。また、埋め込み電極６４は、エミッタ電極及びアノード電極と同電位を有する。そのため、等電位線８０〜８６が示すように、埋め込み電極６４の下側と、その隣のトレンチゲート電極４６の下側の間では、電位分布が大きく変動しない。

また、埋め込み電極６４の下側には、トレンチゲート電極４６の下側に形成されるゲート絶縁層４４よりも厚い分離絶縁層６２が形成されている。一般的に、分離絶縁層６２内では、電界の分布が一様になるため、等電位線８０〜８６同士の間隔も一様になる（電位が一定間隔で分布する）。そのため、等電位線８０〜８６が示すように、分離絶縁層６２近傍で、電位分布が大きく変動することもない。

従って、本実施例の半導体装置１０では、等電位線８０〜８６が示すように、ダイオード領域２０、埋め込み電極６４の下側、ＩＧＢＴ領域３０の領域に亘る電位分布に極端な凹凸が形成されず、滑らかな電位分布が形成される。そのため、ダイオード領域２０とＩＧＢＴ領域３０との境界にも滑らかな電位分布が形成される。その結果、ダイオード領域２０とＩＧＢＴ領域３０との境界に生じる電位分布の歪みを抑制し、境界近傍に電界が集中することを抑制することができる。

また、本実施例では、埋め込み電極６４の下側に、厚い分離絶縁層６２を備えることにより、絶縁破壊も起こり難くなる。そのため、分離絶縁層６２近傍で電界が大きくなったとしても、耐圧や耐量の低下を防ぐことができる。

次いで、ダイオードが動作する場合の半導体装置１０の動作について説明する。アノード電極と共通電極の間に、アノード電極がプラスとなる電圧（すなわち、ダイオード領域２０に対する順電圧（ＩＧＢＴ領域３０に対する逆電圧））を印加すると、ダイオードがオンする。なお、この場合、トレンチゲート電極４６にはオン電圧は印加されていない。ダイオードがオンすると、アノード電極から、アノード層２２、ダイオードドリフト層２４、ダイオードバッファ層２６、及び、カソード層２８を経由して、共通電極に電流が流れる。ダイオードに印加される電圧を順電圧から逆電圧に切り換えると、ダイオードが逆回復動作を行う。すなわち、順電圧印加時にダイオードドリフト層２４内に存在していたホールがアノード電極に排出され、順電圧印加時にダイオードドリフト層２４内に存在していた電子が共通電極に排出される。これによって、ダイオードに逆電流が流れる。逆電流は、短時間で減衰し、その後は、ダイオードに流れる電流は略ゼロとなる。ダイオードドリフト層２４内に形成されている結晶欠陥層７８は、キャリアの再結合中心として機能する。従って、逆回復動作時に、ダイオードドリフト層２４内のキャリアの多くが、結晶欠陥層７８内で再結合により消滅する。従って、半導体装置１０では、逆回復動作時に生じる逆電流が抑制される。本実施例では、結晶欠陥層７８の端部が分離絶縁層６２内に達している。さらに、本実施例では、分離トレンチ６０が、ＩＧＢＴ領域３０のゲートトレンチ４２よりも深い位置まで形成されている。そのため、逆回復動作時に、キャリアをＩＧＢＴ領域３０に逃がし難い。従って、ダイオードドリフト層２４内のキャリアの多くを、効率良く結晶欠陥層７８内で再結合により消滅させることができる。また、結晶欠陥層７８の端部は、ＩＧＢＴ領域３０内まで突出していないため、ＩＧＢＴのオン電圧を上昇させることもない。

次いで、ＩＧＢＴが動作する場合の半導体装置１０の動作について説明する。エミッタ電極と共通電極の間に、共通電極がプラスとなる電圧（すなわち、ＩＧＢＴ領域３０に対する順電圧（ダイオード領域２０に対する逆電圧））を印加し、トレンチゲート電極４６にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加すると、ＩＧＢＴがオンする。すなわち、トレンチゲート電極４６へのオン電位の印加により、ゲート絶縁層４４に接する範囲の低濃度ボディ層３４ｂにチャネルが形成される。すると、電子が、エミッタ電極から、エミッタ領域３２、チャネル、ＩＧＢＴドリフト層３６、ＩＧＢＴバッファ層３８、及び、コレクタ層４０を介して、共通電極に流れる。また、ホールが、共通電極から、コレクタ層４０、ＩＧＢＴバッファ層３８、ＩＧＢＴドリフト層３６、低濃度ボディ層３４ｂ、及び、ボディコンタクト領域３４ａを介して、エミッタ電極に流れる。すなわち、共通電極からエミッタ電極に電流が流れる。トレンチゲート電極４６に印加する電位を、オン電位からオフ電位に切り換えると、チャネルが消失する。しかしながら、ＩＧＢＴドリフト層３６内に残留しているキャリアによって、短時間の間はＩＧＢＴに電流（テール電流と呼ばれる）が流れ続ける。テール電流は、短時間で減衰し、その後は、ＩＧＢＴに流れる電流は略ゼロとなる。本実施例では、ＩＧＢＴ領域３０内には結晶欠陥層が形成されていない。そのため、ＩＧＢＴのオン電圧が低い。即ち、ＩＧＢＴでは高い電力損失が生じない。

次に、半導体装置１０の製造方法について説明する。最初に、従来公知の方法によって、図１に示す半導体装置１０の構造のうち、分離トレンチ６０、分離絶縁層６２、埋め込み電極６４、及び、結晶欠陥層７８以外の構造を形成する。次に、ドライエッチングによって、ダイオード領域２０とＩＧＢＴ領域３０との間の境界領域の半導体基板１２の上面に、分離トレンチ６０を形成する（図３参照）。

次に、図３に示すように、分離トレンチ６０内に、絶縁体６１（ＳｉＯ_２）を充填させる。絶縁体６１の充填は、ＣＶＤ法等の公知の方法によって行う。

次に、図４に示すように、分離トレンチ６０内の絶縁体６１を、所定の深さまで除去する。絶縁体６１の除去は、ドライエッチング等の公知の方法によって行う。本実施例では、分離トレンチ６０内の絶縁体６１の上端部が、ダイオード領域２０に形成される空乏層の上端部７０より深く、ＩＧＢＴ領域３０のトレンチゲート電極４６の下端部より浅い位置（即ち、埋め込み電極６４（図１）の下端部の位置）に形成されるように、絶縁体６１の除去を行う。

次に、図５に示すように、熱酸化処理によって、分離トレンチ６０の内壁のＳｉを酸化させてＳｉＯ_２とする。この結果、露出していた分離トレンチ６０の内壁にも絶縁層が形成され、分離トレンチ６０内に分離絶縁層６２が形成される。

次に、図６に示すように、分離絶縁層６２の内側に、導体（例えば、ポリシリコン）を堆積する。この結果、分離絶縁層６２の内側に、埋め込み電極６４が形成される。

次に、半導体基板１２の裏面側から半導体基板１２にレーザ光を照射することで、ダイオードドリフト層２４内に結晶欠陥層７８を形成する。

その後、半導体基板１２の表面にエミッタ電極、アノード電極等の表面構造を形成し、半導体基板１２の裏面に共通電極を形成する。さらにその後ダイシングを行うことで、半導体装置１０が完成する。

以上、本実施例の半導体装置１０の構成とその製造方法を説明した。本実施例では、ダイオード領域２０内には、分離トレンチ６０及び埋め込み電極６４以外に、トレンチ及び埋め込み電極が設けられていない。そのため、ダイオード領域２０内に無効領域が形成されず、ダイオードの導通抵抗が小さく済む。

また、本実施例では、埋め込み電極６４は、その下端部が、半導体装置１０がオフしている場合にダイオード領域２０に形成される空乏層の上端部７０より深く、ＩＧＢＴ領域３０のトレンチゲート電極４６の下端部より浅い位置に形成されている。また、分離トレンチ６０と、その隣のゲートトレンチ４２との間の間隔は、ゲートトレンチ４２同士の間隔よりも狭く形成されている。そのため、等電位線８０〜８６が示すように、埋め込み電極６４の下側と、その隣のトレンチゲート電極４６の下側の間では、電位分布が大きく変動しない。また、埋め込み電極６４の下端部の下側には、トレンチゲート電極４６の下側に形成されるゲート絶縁層４４よりも厚い分離絶縁層６２が形成されているため、分離絶縁層６２近傍で、電位分布が大きく変動することもない。従って、本実施例の半導体装置１０では、等電位線８０〜８６が示すように、ダイオード領域２０、埋め込み電極６４の下側、ＩＧＢＴ領域３０の領域に亘る電位分布に極端な凹凸が形成されず、滑らかな電位分布が形成される。そのため、ダイオード領域２０とＩＧＢＴ領域３０との境界にも滑らかな電位分布が形成される。その結果、ダイオード領域２０とＩＧＢＴ領域３０との境界に生じる電位分布の歪みを抑制し、境界近傍に電界が集中することを抑制することができる。

また、本実施例では、ダイオードドリフト層２４内に、キャリアの再結合中心として機能する結晶欠陥層７８が形成されている。そのため、ダイオードの逆回復動作時に、ダイオードドリフト層２４内のキャリアの多くが、結晶欠陥層７８内で再結合により消滅する。その結果、半導体装置１０では、逆回復動作時に生じる逆電流が抑制される。また、本実施例では、結晶欠陥層７８の端部が分離絶縁層６２内に達している。さらに、本実施例では、分離トレンチ６０が、ＩＧＢＴ領域３０のゲートトレンチ４２よりも深い位置まで形成されている。そのため、逆回復動作時に、キャリアをＩＧＢＴ領域３０に逃がし難い。従って、ダイオードドリフト層２４内のキャリアの多くを、効率良く結晶欠陥層７８内で再結合により消滅させることができる。また、結晶欠陥層７８の端部は、ＩＧＢＴ領域３０内まで突出していないため、ＩＧＢＴのオン電圧を上昇させることもない。

さらに、本実施例では、埋め込み電極６４の下側に、厚い分離絶縁層６２を備えることにより、分離絶縁層６２の絶縁破壊も起こり難くなる。そのため、分離絶縁層６２近傍で電界が大きくなったとしても、耐圧や耐量の低下を防ぐことができる。

（第２実施例）
次いで、図７、図８を参照して、第２実施例の半導体装置１００とその製造方法について、第１実施例と異なる点を中心に説明する。図７に示すように、本実施例の半導体装置１００も、主にＳｉからなる半導体基板１１２と、半導体基板１１２の表裏面に形成されている絶縁層、金属配線等によって構成されている。半導体基板１１２にも、ダイオード領域１２０とＩＧＢＴ領域１３０が形成されている。本実施例では、ＩＧＢＴ領域１３０には、プレーナ型のゲート電極１４６を有するＩＧＢＴ（いわゆるプレーナゲート型ＩＧＢＴ）が形成されている。

ダイオード領域１２０には、第１実施例のダイオード領域２０と同様に、アノード層１２２、ダイオードドリフト層１２４、ダイオードバッファ層１２６、及び、カソード層１２８が形成されている。各層１２２〜１２８の構成は、第１実施例と同様である。ただし、本実施例では、ダイオードドリフト層１２４内に結晶欠陥層を形成していない点で、第１実施例と異なる。もっとも、他の例では、ダイオードドリフト層１２４内に結晶欠陥層を形成してもよい。

本実施例でも、半導体装置１００がオフしている場合には、アノード層２２とダイオードドリフト層２４との間に空乏層が形成される。本実施例でも、「半導体装置１００がオフしている場合」の語は、「ゲート電極１４６にオン電位が印加されておらず（オフ電位が印加され）、かつ、半導体装置１００のダイオード領域１２０に対して逆方向（即ち、ＩＧＢＴ領域１３０に対して順方向）に定格電圧が印加されている場合」という意味で用いている。図７に示すように、本実施例でも、空乏層の上端部１７０は、アノード層１２２の下端部より少し上側に位置している。また、空乏層の下端部１７２は、ダイオードドリフト層２４の下端近傍に位置している。

ＩＧＢＴ領域３０には、エミッタ領域１３２、ボディ層１３４、ＩＧＢＴドリフト層１３６、ＩＧＢＴバッファ層１３８、コレクタ層１４０、及び、ゲート電極１４６等が形成されている。

エミッタ領域１３２は、半導体基板１１２の上面に露出する範囲に、島状に形成されている。エミッタ領域３２は、ｎ型であり、不純物濃度が高い。

ボディ層１３４は、ｐ型である。ボディ層１３４は、半導体基板１１２の上面に露出する範囲に、島状に形成されている。ボディ層１３４は、ダイオード領域１２０のアノード層１２２よりも深い位置まで形成されている。ボディ層１３４は、ボディコンタクト領域１３４ａと低濃度ボディ層１３４ｂを備えている。ボディコンタクト領域１３４ａは、半導体基板１１２の上面に露出する範囲に、島状に形成されている。ボディコンタクト領域１３４ａは、２つのエミッタ領域１３２の間に形成されている。ボディコンタクト領域１３４ａは、不純物濃度が高い。低濃度ボディ層１３４ｂは、２つのエミッタ領域１３２とボディコンタクト領域１３４ａを取り囲んで形成されている。即ち、低濃度ボディ層１３４ｂは、２つのエミッタ領域１３２とボディコンタクト領域１３４ａの下側に形成されている。低濃度ボディ層１３４ｂの不純物濃度は、ボディコンタクト領域１３４ａよりも低い。低濃度ボディ層１３４ｂによって、エミッタ領域１３２がＩＧＢＴドリフト層１３６から分離されている。

ＩＧＢＴドリフト層１３６は、各ボディ層１３４の間、及び、各ボディ層１３４の下側に形成されている。ＩＧＢＴドリフト層１３６の一部は、半導体基板１１２の上面に露出する。ＩＧＢＴドリフト層１３６は、ｎ型である。ＩＧＢＴドリフト層１３６は、不純物濃度が低い。ＩＧＢＴドリフト層１３６は、ダイオードドリフト層１２４と略同じ不純物濃度を有しており、ダイオードドリフト層１２４と連続する層である。

ＩＧＢＴバッファ層１３８、及び、コレクタ層１４０は、第１実施例のＩＧＢＴドリフト層３６、ＩＧＢＴバッファ層３８、コレクタ層４０（図１参照）と同様の構成を有するため、詳しい説明を省略する。

本実施例では、半導体基板１１２の上面には、エミッタ電極（図示しない）及びゲート電極１４６が備えられている。エミッタ電極は、エミッタ領域１３２の一部とボディコンタクト領域１３４ａの上面とオーミック接続されている。ゲート電極１４６は、ゲート絶縁層１４８を介して、エミッタ領域１３２のうち、エミッタ電極と接続していない部分と、２つのエミッタ領域１３２の間の低濃度ボディ層１３４ｂ及びＩＧＢＴドリフト層１３６と対向している。

半導体基板１１２の下面には、共通電極（図示しない）が備えられている。共通電極は、半導体基板１１２の下面全面に対して接続されている電極であり、コレクタ層１４０とカソード層１２８の両方と接続されている。

本実施例でも、半導体装置１００がオフしている場合には、ボディ層１３４とＩＧＢＴドリフト層１３６との間に空乏層が形成される。図７に示すように、空乏層の上端部１７４は、低濃度ボディ層１３４ｂ内では、低濃度ボディ層１３４ｂの下端部より少し上側に位置している。また、空乏層の上端部１７４は、ボディ層１３４の間のＩＧＢＴドリフト層１３６内では、低濃度ボディ層１３４ｂ内の位置よりも少し上側に位置している。また、空乏層の下端部１７６は、ＩＧＢＴドリフト層１３６の下端近傍に位置している。ＩＧＢＴ領域１３０の空乏層の下端部１７６は、ダイオード領域１２０の空乏層の下端部１７２と略同じ深さに位置している。

ダイオード領域１２０とＩＧＢＴ領域１３０との間の境界には、分離トレンチ１６０が形成されている。分離トレンチ１６０は、図７の紙面に直交する方向と平行に伸びている。分離トレンチ６０は、半導体基板１１２の上面から下方に伸び、ＩＧＢＴ領域１３０のボディ層１３４よりも深く形成される。分離トレンチ１６０には、分離トレンチ１６０の内壁を被覆する分離絶縁層１６２が形成されている。分離絶縁層１６２の内側には、埋め込み電極１６４が形成されている。埋め込み電極１６４の上面は、絶縁層（図示省略）によって覆われておらず、エミッタ電極（図示省略）又はアノード電極（図示省略）に接続されている。このため、埋め込み電極１６４は、エミッタ電極及びアノード電極と同電位を有する。

埋め込み電極１６４の下端部は、半導体装置１００がオフしている場合にダイオード領域２０に形成される空乏層の上端部１７０より深く、半導体装置１００がオフしている場合にＩＧＢＴ領域３０に形成される空乏層の上端部１７４より浅い位置に形成される。また、分離トレンチ１６０は、ＩＧＢＴ領域１３０のボディ層１３４よりも深く形成されており、分離トレンチ１６０の下端部と埋め込み電極１６４の下端部との間には絶縁体（分離絶縁層１６２）が充填されている。埋め込み電極１６４の下側に形成される分離絶縁層６２は厚く形成されている。また、分離トレンチ１６０の側壁と埋め込み電極１６４の間に配置される分離絶縁層１６２の厚みも、厚くされている。

以上、本実施例の半導体装置１００の構成を説明した。次いで、図８を参照して、半導体装置１００がオフしている場合の半導体装置１００における電位分布について説明する。図８には、オフ状態の半導体装置１００の空乏層内に形成される等電位線１８０、１８２、１８４、１８６が示されている。等電位線１８０〜１８６は、空乏層の上端部１７０、１７４付近における、等電位領域を示す。図８では、空乏層の下端部１７２、１７６付近の等電位線は、図示を省略している。

等電位線１８０〜１８６は、空乏層内に形成される電位分布を示す。そのため、等電位線１８０〜１８６は、埋め込み電極１６４の下側に示される。上記の通り、埋め込み電極１６４は、その下端部が、ダイオード領域２０に形成される空乏層の上端部１７０より深く、ＩＧＢＴ領域３０に形成される空乏層の上端部１７４より浅い位置に形成されている。また、埋め込み電極１６４は、エミッタ領域１３２及びアノード層１２２と同電位を有する。さらに、埋め込み電極１６４の下側には、厚い分離絶縁層６２が形成されている。分離絶縁層６２内では、電界の分布が一様になるため、等電位線１８０〜１８６同士の間隔も一様になる（電位が一定間隔で分布する）。そのため、等電位線１８０〜１８６が示すように、ダイオード領域２０とＩＧＢＴ領域３０との境界領域近傍で電位分布が大きく変動することがない。

従って、本実施例の半導体装置１００でも、等電位線１８０〜１８６が示すように、ダイオード領域１２０、埋め込み電極１６４の下側、ＩＧＢＴ領域１３０の領域に亘る電位分布に極端な凹凸が形成されず、滑らかな電位分布が形成される。そのため、ダイオード領域１２０とＩＧＢＴ領域１３０との境界にも滑らかな電位分布が形成される。その結果、ダイオード領域１２０とＩＧＢＴ領域１３０との境界に生じる電位分布の歪みを抑制し、境界近傍に電界が集中することを抑制することができる。

また、本実施例でも、埋め込み電極１６４の下側に、厚い分離絶縁層１６２を備えることにより、絶縁破壊が起こり難くなる。そのため、分離絶縁層１６２近傍で電界が大きくなったとしても、耐圧や耐量の低下を防ぐことができる。

ダイオードが動作する場合の半導体装置１００の動作は、上記の第１実施例とほぼ同様である。また、ＩＧＢＴが動作する場合の半導体装置１００の動作は、公知のプレーナゲート型ＩＧＢＴを動作させる場合とほぼ同様である。そのため、ここでは詳しい説明は省略する。

次に、半導体装置１００の製造方法について説明する。本実施例でも、まず、半導体装置１００のうち、分離トレンチ１６０、分離絶縁層１６２、及び、埋め込み電極１６４以外の構造は、従来公知の方法によって形成する。次いで、分離トレンチ１６０、分離絶縁層１６２、及び、埋め込み電極１６４を形成する。分離トレンチ１６０、分離絶縁層１６２、埋め込み電極１６４の形成方法は、第１実施例の分離トレンチ６０、分離絶縁層６２、埋め込み電極６４の形成方法と同様である（図３〜図６参照）。その後、半導体基板１１２の表裏面に必要な構造を形成し、さらにその後ダイシングを行うことで、半導体装置１００が完成する。

以上、本実施例の半導体装置１０の構成とその製造方法を説明した。本実施例でも、ダイオード領域１２０内には、分離トレンチ１６０及び埋め込み電極１６４以外に、トレンチ及び埋め込み電極が設けられていない。そのため、ダイオード領域１２０内に無効領域が形成されず、ダイオードの導通抵抗が小さく済む。

また、本実施例では、埋め込み電極１６４は、その下端部が、半導体装置１００がオフしている場合にダイオード領域２０に形成される空乏層の上端部１７０より深く、半導体装置１００がオフしている場合にＩＧＢＴ領域１３０に形成される空乏層の上端部１７４より浅い位置に形成されている。また、埋め込み電極１６４の下側には、厚い分離絶縁層１６２が形成されている。そのため、等電位線１８０〜１８６が示すように、ダイオード領域１２０とＩＧＢＴ領域１３０との境界領域近傍で電位分布が大きく変動することがない。本実施例でも、ダイオード領域１２０、埋め込み電極１６４の下側、ＩＧＢＴ領域１３０の領域に亘る電位分布に極端な凹凸が形成されず、滑らかな電位分布が形成される。そのため、ダイオード領域１２０とＩＧＢＴ領域１３０との境界領域近傍に電界が集中することを抑制することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。

（変形例１）上記の第１実施例では、分離トレンチ６０の下端部は、トレンチゲート電極４６の下端部よりも深い位置に形成されているが、分離トレンチ６０の下端部は、トレンチゲート電極４６の下端部と同じ深さの位置に形成されていてもよい。
（変形例２）同様に、上記の第２実施例では、分離トレンチ１６０の下端部は、ボディ層１３４の下端部よりも深い位置に形成されているが、分離トレンチ１６０の下端部は、ボディ層１３４の下端部と同じ深さの位置に形成されていてもよい。
（変形例３）上記の第１実施例では、埋め込み電極６４は、エミッタ電極（図示省略）又はアノード電極（図示省略）に接続されている。これに限られず、埋め込み電極６４は、トレンチゲート電極４６に接続されていてもよい。この場合、埋め込み電極６４は、トレンチゲート電極４６と同電位を有する。この場合、半導体装置１０がオフしている場合、トレンチゲート電極４６及び埋め込み電極６４にはオン電位が印加されない。一方、半導体装置１０のＩＧＢＴを動作させる場合、トレンチゲート電極４６にオン電位が印加されると、埋め込み電極６４にもオン電位が印加される。しかし、埋め込み電極６４と分離トレンチ６０との間に配置される分離絶縁層６２の厚みが厚いため、埋め込み電極６４と接する範囲のボディ層にチャネルは形成されない。従って、上記の第１実施例と同様の動作を行うことができる。本変形例は、第２実施例にも適用することができる。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０、１００：半導体装置
１２、１１２：半導体基板
２０、１２０：ダイオード領域
２２、１２２：アノード層
２４、１２４：ダイオードドリフト層
２６、１２６：ダイオードバッファ層
２８、１２８：カソード層
３０、１３０：ＩＧＢＴ領域
３２、１３２：エミッタ領域
３４、１３４：ボディ層
３４ａ、１３４ａ：ボディコンタクト領域
３４ｂ、１３４ｂ：低濃度ボディ層
３６、１３６：ＩＧＢＴドリフト層
３８、１３８：ＩＧＢＴバッファ層
４０、１４０：コレクタ層
４２：ゲートトレンチ
４４、１４８：ゲート絶縁層
４６：トレンチゲート電極
１４６：ゲート電極
６０、１６０：分離トレンチ
６１：絶縁体
６２、１６２：分離絶縁層
６４、１６４：埋め込み電極
７０、１７０：ダイオード領域内の空乏層の上端部
７２、１７２：ダイオード領域内の空乏層の下端部
７４、１７４：ＩＧＢＴ領域内の空乏層の上端部
７６、１７６：ＩＧＢＴ領域内の空乏層の下端部
７８：結晶欠陥層
８０、８２、８４、８６、１８０、１８２、１８４、１８６：等電位線

Claims (3)

1. ダイオード領域とＩＧＢＴ領域とが形成されている半導体基板を備える半導体装置であって、
   前記ＩＧＢＴ領域は、前記半導体基板の表面に形成されたゲートトレンチの内壁を被覆する絶縁層と、その絶縁層内に配置されたトレンチゲート電極とを有しており、
   前記ダイオード領域と前記ＩＧＢＴ領域との境界には、分離トレンチが形成されており、
   前記分離トレンチは、その下端部が、前記半導体基板の表面からの深さ方向において、前記ＩＧＢＴ領域の前記トレンチゲート電極の下端部と同じ深さの位置又はそれよりも深い位置に形成されており、
   前記分離トレンチ内には、前記分離トレンチの内壁を被覆する分離絶縁層と、前記分離絶縁層の内側に配置された埋め込み電極とが形成されており、
   前記埋め込み電極は、その下端部が、前記半導体基板の表面からの深さ方向において、前記半導体装置がオフされたときに前記ダイオード領域に広がる空乏層の上端部と、前記トレンチゲート電極の下端部との間に形成されており、前記半導体装置がオフされたときに、前記半導体基板の表面に形成されると共に前記ＩＧＢＴ領域と前記ダイオード領域の少なくとも一方に接続される表面電極、又は、前記トレンチゲート電極と同電位が印加されるようになっている、
   半導体装置。
2. ダイオード領域とＩＧＢＴ領域とが形成されている半導体基板を備える半導体装置であって、
   前記ＩＧＢＴ領域は、前記半導体基板の表面に絶縁層を介して配置されたプレーナ型のゲート電極と、前記半導体基板の表面側に形成されたボディ層と、を有しており、
   前記ダイオード領域と前記ＩＧＢＴ領域との境界には、分離トレンチが形成されており、
   前記分離トレンチの下端部は、前記半導体基板の表面からの深さ方向において、前記ボディ層の下端部と同じ深さの位置又はそれよりも深い位置に形成されており、
   前記分離トレンチ内には、前記分離トレンチの内壁を被覆する分離絶縁層と、前記分離絶縁層の内側に配置された埋め込み電極とが形成されており、
   前記埋め込み電極は、その下端部が、前記半導体基板の表面からの深さ方向において、前記半導体装置がオフされたときに前記ダイオード領域に広がる空乏層の上端部と、前記ＩＧＢＴ領域に広がる空乏層の下端部との間の位置に形成されており、前記半導体装置がオフされたときに、前記半導体基板の表面に形成されると共に前記ＩＧＢＴ領域と前記ダイオード領域の少なくとも一方に接続される表面電極、又は、前記ゲート電極と同電位が印加されるようになっている、
   半導体装置。
3. 前記ダイオード領域は、前記半導体基板の表面側に形成されたアノード層と、前記アノード層の下側に形成されたドリフト層を有しており、
   前記ドリフト層内には結晶欠陥層が形成されており、
   前記半導体基板を平面視したときに、前記結晶欠陥層の端部は、前記分離トレンチ内に位置している、
   請求項１又は２に記載の半導体装置。

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