CN114725198A - 场效应晶体管、半导体结构及其形成方法 - Google Patents

场效应晶体管、半导体结构及其形成方法 Download PDF

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Abstract

一种场效应晶体管、半导体结构及其形成方法，场效应晶体管含有半导体材料层，此半导体材料层包括源极侧掺杂阱、源极区及漏极区。浅沟槽隔离结构嵌入在此半导体材料层中且在此源极区与此漏极区之间延伸。栅极介电层覆盖在此半导体材料层上。栅电极的水平延伸部分覆盖在此栅极介电层上，且此栅电极的至少一个向下突出部分自此水平延伸部分的底表面向下延伸至此浅沟槽隔离结构的上部区。栅电极与此浅沟槽隔离结构的底表面垂直间隔开，改变半导体通道中的电场以减少热载流子注入。

Description

场效应晶体管、半导体结构及其形成方法
技术领域
本揭示的实施方式是关于场效应晶体管、半导体结构及其形成方法。
背景技术
高电压场效应晶体管用作提供高切换功率的功率元件。高电压场效应晶体管的崩溃可能经由栅极介电层的漏极侧上的热载流子引起的损坏而发生。因此，可能需要减少对栅极介电层的热载流子引起的损坏，以为高电压场效应晶体管提供高可靠性及长使用寿命。
发明内容
本揭示的一实施方式提供一种场效应晶体管，包括半导体材料层、浅沟槽隔离结构、栅极介电层以及栅电极。半导体材料层包括具有第一导电类型的掺杂的源极侧掺杂阱、具有与第一导电类型相反的第二导电类型的掺杂且嵌入源极侧掺杂阱中的源极区，以及具有第二导电类型的掺杂且与源极区横向间隔开的漏极区。浅沟槽隔离结构嵌入半导体材料层中，且包含位于源极区与漏极区之间的一部分。栅极介电层覆盖在半导体材料层上。栅电极包含覆盖在栅极介电层上的水平延伸部分以及自水平延伸部分的底表面向下延伸至浅沟槽隔离结构的上部区中且与浅沟槽隔离结构的底表面垂直间隔开的至少一向下突出部分。
本揭示的一实施方式提供一种半导体结构，包括埋入式掺杂半导体层、多个半导体材料部分、浅沟槽隔离结构、栅极介电层以及栅电极。埋入式掺杂半导体层具有第一导电类型的一掺杂。多个半导体材料部分覆盖在埋入式掺杂半导体层上，且包含具有第一导电类型的掺杂的源极侧掺杂阱、具有与第一导电类型相反的第二导电类型的掺杂的源极区、具有第二导电类型的掺杂且接触源极侧掺杂阱的侧壁的中间掺杂阱、以及由中间掺杂阱与源极侧掺杂阱横向间隔开且具有第二导电类型的掺杂的漏极区。浅沟槽隔离结构嵌入多个半导体材料部分的上部区且覆盖在中间掺杂阱的侧壁及凹陷水平表面上。栅极介电层覆盖在源极区及源极侧掺杂阱上。栅电极包含覆盖在栅极介电层上的水平延伸部分以及自水平延伸部分的底表面向下延伸至浅沟槽隔离结构的上部区中且与中间掺杂阱的凹陷水平表面垂直间隔开的至少一向下突出部分。
本揭示的一实施方式提供一种半导体结构的形成方法，包括在半导体材料层的上部形成浅沟槽隔离结构；在半导体材料层中形成多个掺杂半导体部分，其中多个掺杂半导体部分包含具有第一导电类型的掺杂的源极侧掺杂阱、具有与第一导电类型相反的第二导电类型的掺杂且嵌入源极侧掺杂阱中的源极区、以及具有第二导电类型的掺杂且由浅沟槽隔离结构与源极区横向间隔开的漏极区；在多个掺杂半导体部分上方形成栅极介电层；在位于源极侧掺杂阱与漏极区之间的浅沟槽隔离结构的一部分中形成至少一线沟槽；以及通过在至少一线沟槽中及栅极介电层上方沉积至少一导电材料来形成栅电极，其中栅电极包含覆盖在栅极介电层上的水平延伸部分及形成于至少一线沟槽内的至少一向下突出部分。
附图说明
当结合随附附图阅读时，自以下详细描述可最好地理解本揭示实施例的态样。应注意，根据工业中的标准实践，各种特征并未按比例绘制。事实上，为了讨论的清晰起见，可任意增加或减少各种特征的尺寸。
图1为根据本揭示的一实施例，形成浅沟槽之后的例示性结构的垂直横截面图；
图2为根据本揭示的一实施例，形成浅沟槽隔离结构之后的例示性结构的垂直横截面图；
图3为根据本揭示的一实施例，形成深沟槽之后的例示性结构的垂直横截面图；
图4为根据本揭示的一实施例，形成深沟槽隔离结构及基板接触通孔结构之后的例示性结构的垂直横截面图；
图5为根据本揭示的一实施例，形成各种掺杂阱之后的例示性结构的垂直横截面图；
图6A为根据本揭示的一实施例，形成漏极区、源极区及主体接触区之后的例示性结构的垂直横截面图；
图6B为图6A的区域B的放大图；
图6C为图6B所示例示性结构的部分的俯视图；
图7A为根据本揭示的一实施例，形成穿过浅沟槽隔离结构的上部的栅极介电层及至少一个线沟槽之后的例示性结构的垂直横截面图；
图7B为图7A的区域B的放大图；
图7C为图7B所示例示性结构的部分的俯视图；
图8A为根据本揭示的一实施例，形成栅电极层之后的例示性结构的垂直横截面图；
图8B为图8A的区域B的放大图；
图8C为沿图8B的水平面C-C’的例示性结构的水平横截面图；
图9A为根据本揭示的一实施例，形成栅电极之后的例示性结构的垂直横截面图；
图9B为图9A的区域B的放大图；
图9C为沿图9B的水平面C-C’的例示性结构的水平横截面图；
图10A为根据本揭示的一实施例，形成平坦化介电层、接触通孔结构、线级介电层及金属线之后的例示性结构的垂直横截面图；
图10B为图10A的区域B的放大图；
图11A为例示性结构的垂直横截面图，其示出不使用栅电极中的向下突出部分的比较例示性场效应晶体管中的热载流子区；
图11B为例示性结构的垂直横截面图，其示出根据本揭示的一实施例的例示性场效应晶体管中的热载流子区；
图12为示出可用于形成本揭示实施例的高电压场效应晶体管的处理步骤的一般顺序的流程图。
【符号说明】
2:基板半导体层
4:埋入式绝缘层
6:半导体材料层
7:埋入式掺杂半导体层
8:绝缘体上半导体基板
9:第一硬遮罩层
11:浅沟槽
12:浅沟槽隔离结构
12A:第一浅沟槽隔离部分
12B:第二浅沟槽隔离部分
12C:第三浅沟槽隔离部分
13:深沟槽
14:深沟槽隔离结构
16:基板接触通孔结构
19:第二硬遮罩层
22:中间掺杂阱
23:源极侧掺杂阱
24:漏极侧掺杂阱
32:源极区
33:主体接触区
38:漏极区
47:光阻剂层
48:第二线沟槽
49:第一线沟槽
50:栅极介电层
54:栅电极
54H:水平延伸部分
54L:栅电极层
54P1:第一向下突出部分
54P2:第二向下突出部分
70:平坦化介电层
72:源极接触通孔结构
73:主体接触通孔结构
76:基板连接通孔结构
78:漏极接触通孔结构
80:线级介电层
82:源极连接金属线
83:主体连接金属线
86:基板连接金属线
88:漏极连接金属线
99:热载流子区
100:漏极区域
200:源极区域
300:主体接触区域
1210:步骤
1220:步骤
1230:步骤
1240:步骤
1250:步骤
B:区域
C:水平面
C':水平面
h_p:柱高
h_STI:高度
hd1:第一水平方向
hd2:第二水平方向
Id_0:参考横向距离
Id_1:第一横向距离
Id_2:第二横向距离
w1:第一宽度
w2:第二宽度
具体实施方式
以下揭示案提供了许多不同的实施例或实例，用于实施所提供标的物的不同特征。下面描述部件及布置的具体实例以简化本揭示实施例。当然，这些仅为实例而非限制性的。例如，在随后的描述中在第二特征上方或之上形成第一特征可包括其中第一与第二特征直接接触形成的实施例，且亦可包括其中额外特征可形成在第一与第二特征之间，使得第一与第二特征可不直接接触的实施例。此外，本揭示实施例可在各个实例中重复元件符号及/或字母。这种重复是为了简单及清晰的目的，且其本身并不指定所讨论的各个实施例及/或配置之间的关系。
此外，为了便于描述，本文中可使用诸如“下方”、“下面”、“下部”、“上方”、“上部”及其类似者的空间相对术语来描述如图所示一个元件或特征与另一元件或特征的关系。除了图中描绘的定向之外，空间相对术语旨在涵盖使用或操作中的元件的不同定向。设备可以其他方式定向(旋转90度或以其他方向)且本文所用空间相对描述词同样可相应地解释。具有相同参考数字的元件是指相同的元件，除非另有明确说明，否则被认为具有相同的材料成分及相同的厚度范围。本揭示的实施例是关于一种包括向下突出栅电极的场效应晶体管及其形成方法，现详细描述其各个态样。
如本文所用，“场效应晶体管”是指具有半导体通道的任何半导体元件，电流以由外部电场调变的电流密度流过此半导体通道。如本文所用，“通道区”是指其中电荷载流子的迁移率受施加电场影响的半导体区。“栅电极”是指通过施加电场来控制通道区中的电子迁移率的导电材料部分。“源极区(source region)”是指提供流过通道区的电荷载流子的掺杂半导体区。“漏极区(drain region)”是指接收由源极区提供的电荷载流子且通过通道区的掺杂半导体区。“主动区”是指场效应晶体管的源极区或场效应晶体管的漏极区。“源极扩展区”是指掺杂剂浓度低于源极区且具有与源极区相同类型的掺杂且包括安置在源极区与通道区之间的部分的掺杂半导体区。“漏极扩展区”是指掺杂剂浓度低于漏极区且具有与漏极区相同类型的掺杂且包括安置在漏极区与通道区之间的部分的掺杂半导体区。“主动区扩展”是指源极扩展区或漏极扩展区。
根据本揭示实施例的一态样，本揭示的实施例的结构及方法可用于在诸如用于高电压操作的场效应晶体管的功率元件的操作期间提高升压崩溃电压且减少热载流子损坏。功率元件一般设计为具有高崩溃电压。通过减轻功率元件操作期间的热载流子损坏，可增强功率元件的效能及可靠性。根据本揭示实施例的一态样，可重新布置场效应结构内的等势线的轮廓以提供漂移区中场强均匀性增强的电场。本揭示实施例的结构和方法可用于在典型操作条件下将崩溃电压增加约10V，且将碰撞电离降低约一个数量级。
本揭示的各个实施例在场效应晶体管的漂移区上方提供栅电极的至少一个向下突出部分，以在操作期间增加崩溃电压且减少热载流子损坏。本揭示实施例的场效应晶体管可提供具有更小元件面积及增强可靠性的有效切换。
参考图1，示出根据本揭示的一实施例的例示性结构。例示性结构可包括用于形成场效应晶体管的电节点的许多节点区域。例如，例示性结构可包括用于在其中形成漏极区(drain region)的漏极区域(drain area)100、用于在其中形成一或多个源极区(sourceregion)的源极区域(source area)200，以及用于在其中形成一或多个主体接触区(bodycontact region)的主体接触区域(body contact area)300。在一个实施例中，漏极区域100、至少一个源极区域200及至少一个主体接触区域300可具有巢套配置(nestedconfiguration)，其中漏极区域100可由源极区域200围绕，而源极区可由主体接触区域300围绕。或者，漏极区域100、至少一个源极区域200及至少一个主体接触区域300可具有非巢套配置，诸如线性配置，其中第一主体接触区域300、第一源极区域200、漏极区域100、第二源极区域200及第二主体接触区域300可沿水平方向依次排列。漏极区域100、至少一个源极区域200及至少一个主体接触区域300的横向尺寸可基于随后形成的高电压场效应晶体管的工作电压及额定电流来选择。例如，漏极区域100、至少一个源极区域200及至少一个主体接触区域300中的每一者可具有矩形外周边，且在一对平行的各自外周边边缘之间量测的漏极区域100的宽度可在1微米至100微米的范围内，诸如3微米至30微米，但亦可使用更小及更大的宽度。如在周边的一对相邻边缘之间或在一对相邻的内周边边缘与外周边边缘之间所量测，至少一个源极区域200及至少一个主体接触区域300中的每一者的宽度可在1微米至100微米的范围内，诸如3微米至30微米，但亦可使用更小及更大的宽度。
例示性结构可包括绝缘体上半导体(semiconductor-on-insulator,SOI)基板8。SOI基板可包括基板半导体层2、埋入式绝缘层4及半导体材料层6的垂直堆叠。基板半导体层2具有高电阻率以减少基板半导体层2与半导体材料层6之间的电容耦合。基板半导体层2中的半导体材料(诸如单晶硅)的直流电阻率范围可在3.0×102Ω·cm至3.0×104Ω·cm的范围内，诸如1.0×103Ω·cm至1.0×104Ω·cm的范围内。直流电阻率是指材料在直流(direct current,DC)电偏压条件下的电阻率。可通过使用具有极低电掺杂水平的单晶半导体材料来提供用于基板半导体层2的这种高DC电阻率。例如，基板半导体层2可包括具有3.0×1011/cm3至3.0×1013/cm3范围内的电掺杂剂(其可为p型掺杂剂或n型掺杂剂)的原子浓度的单晶硅，诸如1.0×1012/cm3至1.0×1013/cm3范围内。电掺杂剂可为诸如硼的p型电掺杂剂或诸如磷、砷及/或锑的n型电掺杂剂。
可选择基板半导体层2的厚度以向随后在其上形成的层及结构提供足够的机械支撑。在一个实施例中，基板半导体层2的厚度可在100微米至2mm的范围内。在一个实施例中，基板半导体层2的整体可为单晶的。在一个实施例中，基板半导体层2可包括单晶硅及/或可由其组成。在一个实施例中，基板半导体层2可包括具有诸如200mm、300mm或450mm的直径且具有3.0×102Ω·cm至3.0×104Ω·cm范围内的DC电阻率的商业可获得硅基板及/或可由其组成。
埋入式绝缘层4包括诸如氧化硅的绝缘材料。在一个实施例中，埋入式绝缘层4可包括由硅的热氧化形成的高品质氧化硅。埋入式绝缘层4的厚度可在100nm至300nm的范围内，但亦可使用更小及更大的厚度。
半导体材料层6可包括单晶半导体材料，诸如单晶硅。半导体材料层6的厚度可在600nm至2000nm的范围内，诸如800nm至1500nm，但亦可使用更小及更大的厚度。半导体材料层6可包括第一导电类型的电掺杂剂，此电掺杂剂可为p型掺杂剂或n型掺杂剂。半导体材料层6中的第一导电类型的电掺杂剂的原子浓度可在1×1014/cm3至3×1017/cm3的范围内，诸如3×1014/cm3至1×1017/cm3，但亦可使用更小及更大的平均掺杂剂浓度。
浅沟槽11可形成在半导体材料层6的上部中。例如，第一硬遮罩层9可形成在半导体材料层6的顶表面上方。第一硬遮罩层9可包括诸如氮化硅的介电材料。光阻剂层(未示出)可施加在第一硬遮罩层9上方，且可经微影图案化。可使用诸如反应离子蚀刻制程的各向异性蚀刻制程将光阻剂层中的图案转移至第一硬遮罩层9中。在图案化第一硬遮罩层9之后可例如通过灰化移除光阻剂层。或者，可在形成浅沟槽11之后移除光阻剂层。
第一硬遮罩层9中的开口可包括形成在漏极区域100内的第一开口、形成在至少一个源极区域200内的至少一个第二开口，以及形成在至少一个主体接触区域300内的至少一个第三开口。可进行各向异性蚀刻制程以经由半导体材料层6的上部转移第一硬遮罩层9中的图案。浅沟槽11可形成在通过自半导体材料层6移除半导体材料而形成的空腔中。浅沟槽11可横向围绕靠近半导体材料层6的最上表面的半导体材料层6的未蚀刻部分。半导体材料层6的这种未蚀刻上部可位于漏极区域100、至少一个源极区域200及至少一个主体接触区域300内，且可随后用于形成漏极区、至少一个源极区及至少一个主体接触区。浅沟槽11的深度可在150nm至800nm的范围内，诸如200nm至600nm，及/或250nm至500nm，但亦可使用更小及更大的深度。
参考图2，可由诸如化学气相沉积(chemical vapor deposition,CVD)制程的保形沉积制程在浅沟槽11中沉积诸如氧化硅的介电填充材料。可通过进行平坦化制程自包括第一硬遮罩层9的顶表面的水平面上方移除介电填充材料的过量部分，此平坦化制程可包括化学机械抛光(chemical mechanical polishing,CMP)制程及/或凹槽蚀刻制程。介电填充材料的剩余部分可随后例如通过进行湿式蚀刻制程使介电材料的剩余部分的顶表面向下凹陷约至包括半导体材料层6的最顶表面的水平面来凹陷。浅沟槽隔离结构12可形成在浅沟槽中。浅沟槽隔离结构12包括介电填充材料的剩余部分，其可以包括氧化硅。浅沟槽隔离结构12的顶表面可位于包括半导体材料层6的最顶表面的水平面上、水平面下或水平面处。可随后例如使用湿式蚀刻制程相对于半导体材料层6及浅沟槽隔离结构12的材料选择性地移除第一硬遮罩层9。例如，若第一硬遮罩层9包括氮化硅，则使用热磷酸的湿式蚀刻制程可用于移除第一硬遮罩层9。
浅沟槽隔离结构12可为单一连续结构，此单一连续结构包括可彼此互连的多个浅沟槽隔离部分(12A、12B、12C)，或可包括可彼此分离的多个浅沟槽隔离部分(12A、12B、12C)，这取决于随后形成的漏极区、至少一个源极区及至少一个主体接触区的配置。在一个实施例中，漏极区域100可由第一浅沟槽隔离部分12A横向围绕。第一浅沟槽隔离部分12A可由源极区域200横向围绕。源极区域200可由第二浅沟槽隔离部分12B横向围绕。第二浅沟槽隔离部分12B可由主体接触区域300横向围绕。主体接触区域300可由第三浅沟槽隔离部分12C横向围绕。或者，漏极区域100、至少一个源极区域200及至少一个主体接触区域300可以非巢套配置布置，且第一浅沟槽隔离部分12A、第二浅沟槽隔离部分12B及第三浅沟槽隔离部分12C中的至少两者可彼此或互相联接。
参考图3，可形成深沟槽13。例如，第二硬遮罩层19可形成在半导体材料层6及浅沟槽隔离结构12的顶表面上方。第二硬遮罩层19包括诸如氮化硅的介电材料。光阻剂层(未示出)可施加在第二硬遮罩层19上，且可经微影图案化以在第三浅沟槽隔离部分12C的区域内形成至少一个开口。可使用诸如反应离子蚀刻制程的各向异性蚀刻制程将光阻剂层中的图案转移至第二硬遮罩层19中。在图案化第二硬遮罩层19之后可例如通过灰化移除光阻剂层。或者，可在形成深沟槽13之后移除光阻剂层。
可进行各向异性蚀刻制程以将第二硬遮罩层19中的图案经由第三浅沟槽隔离部分12C、半导体材料层6的下层部分及埋入式绝缘层4的下层部分转移至基板半导体层2的上部。至少一个深沟槽13可形成在通过移除第三浅沟槽隔离部分12C、半导体材料层6、埋入式绝缘层4及基板半导体层2的上部的材料形成的至少一个空腔中。每个深沟槽13的深度可在700nm至2500nm的范围内，诸如1000nm至2000nm，但亦可使用更小及更大的深度。每个深沟槽13的上部区可由第三浅沟槽隔离部分12C的剩余部分横向围绕。
参考图4，可在每个深沟槽13中及第二硬遮罩层19上方保形地沉积诸如氧化硅层的介电材料层。例如，可使用化学气相沉积制程来沉积介电材料层。介电材料层的厚度可在30nm至300nm的范围内，诸如60nm至150nm，但亦可使用更小及更大的厚度。在一个实施例中，介电材料层的厚度可小于每个深沟槽13的底表面宽度的一半。可进行各向异性蚀刻制程以移除介电材料层的水平延伸部分。介电材料层的每个剩余垂直延伸部分构成深沟槽隔离结构14，深沟槽隔离结构14亦称为深沟槽间隔物或介电间隔物。
诸如重掺杂非晶硅或重掺杂多晶硅的至少一种导电材料可由诸如化学气相沉积制程的保形沉积制程沉积在每个深沟槽13的剩余体积中。可选择沉积导电材料层的厚度，使得每个深沟槽13的整个体积填充有深沟槽隔离结构14及至少一种导电材料的组合。可例如通过进行凹槽蚀刻制程自包括半导体材料层6的顶表面的水平面上方移除至少一种导电材料的过量部分。凹槽蚀刻制程可使用湿式蚀刻制程或反应离子蚀刻制程。至少一种导电材料的每个剩余部分构成基板接触通孔结构16，基板接触通孔结构16在基板半导体层2与随后形成的金属互连结构之间提供导电路径。基板接触通孔结构16可用于在随后形成的场效应晶体管的操作期间对基板半导体层2进行电偏置。随后可例如由湿式蚀刻制程移除第二硬遮罩层19。例如，若第二硬遮罩层19包含氧化硅，则使用热磷酸的湿式蚀刻制程可用于移除第二硬遮罩层19。
在一个实施例中，每个深沟槽隔离结构14包含介电材料，且至少自浅沟槽隔离结构(诸如第三浅沟槽隔离部分12C)垂直延伸至基板半导体层2。基板接触通孔结构16垂直延伸穿过深沟槽隔离结构14且接触基板半导体层2内的半导体材料。
参考图5，可通过将电掺杂剂植入半导体材料层6的上部中来形成各种掺杂阱(22、23、24)。在说明性实例中，可通过将第二导电类型的掺杂剂植入半导体材料层6的上部中来在半导体材料层6的上部中形成第二导电类型层。第二导电类型与第一导电类型相反。例如，若第一导电类型为p型，则第二导电类型为n型，且反之亦然。第二导电类型的掺杂剂的植入深度小于半导体材料层6的厚度。可选择第二导电类型的掺杂剂的剂量，使得半导体材料层6的植入部分包括比第一导电类型的掺杂剂(在图1的处理步骤中在半导体材料层6的材料内提供)的原子浓度更高的第二导电类型的掺杂剂。
半导体材料层6的未植入部分在本文中被称为埋入式掺杂半导体层7。埋入式掺杂半导体层7可具有200nm至1400nm范围内的厚度，诸如300nm至1000nm，但亦可使用更小及更大的厚度。埋入式掺杂半导体层7可包括1×1014/cm3至3×1017/cm3范围内的原子浓度的第一导电类型的电掺杂剂，诸如3×1014/cm3至1×1017/cm3，但亦可使用更小及更大的平均掺杂剂浓度。
通过植入第二导电类型的掺杂剂而在埋入式掺杂半导体层7上方形成的半导体材料层6的植入部分包括原子浓度高于第一导电类型的掺杂剂的第二导电类型的掺杂剂。因此，半导体材料层6的植入部分具有第二导电类型的掺杂，且从而构成第二导电类型层。第二导电类型层中的净掺杂剂浓度(亦即，第二导电类型的掺杂剂的原子浓度减去第一导电类型的掺杂剂的原子浓度)可在1×1014/cm3至1×1018/cm3的范围内，诸如3×1014/cm3至3×1017/cm3，但亦可使用更小及更大的净掺杂剂浓度。
随后可进行第一遮罩离子植入制程以植入第一导电类型的掺杂剂。例如，可形成第一植入遮罩(未示出)以覆盖漏极区域100、第一浅沟槽隔离部分12A以及靠近第一浅沟槽隔离部分12A的第二导电类型层的部分。第一植入遮罩可为图案化的光阻剂层。第一植入遮罩不覆盖主体接触区域300、第二浅沟槽隔离部分12B、第三浅沟槽隔离部分12C或靠近第二浅沟槽隔离部分12B的第二导电类型层的部分。可将第一导电类型的掺杂剂植入第二导电类型层的未遮蔽部分中，使得第二导电类型层的植入部分包括比第二导电类型掺杂剂更多的第一导电类型掺杂剂。第二导电类型层的每个植入部分经转换成具有第一导电类型的掺杂的掺杂半导体阱，此掺杂半导体阱在本文中被称为源极侧掺杂阱23。每个源极侧掺杂阱23中的净掺杂剂浓度(亦即，第一导电类型的掺杂剂的原子浓度减去第二导电类型的掺杂剂的原子浓度)可在3×1014/cm3至3×1018/cm3的范围内，诸如1×1015/cm3至1×1018/cm3，及/或3×1015/cm3至3×1017/cm3，但亦可使用更小及更大的净掺杂剂浓度。随后可例如通过灰化移除第一植入遮罩。
随后可进行第二遮罩离子植入制程以植入第二导电类型的掺杂剂。例如，可形成第二植入遮罩(未示出)以覆盖除漏极区域100及第一浅沟槽隔离部分12A的相邻部分的区域之外的所有区域。第二植入遮罩可为图案化的光阻剂层。可将第二导电类型的掺杂剂植入第二导电类型层的未遮蔽部分中，使得第二导电类型层的植入部分比第二导电类型层的未植入部分包括更多的第二导电类型掺杂剂。第二导电类型层的每个植入部分形成具有第二导电类型的掺杂的掺杂半导体阱，此掺杂半导体阱在本文中被称为漏极侧掺杂阱24。漏极侧掺杂阱24中的净掺杂剂浓度(亦即，第二导电类型的掺杂剂的原子浓度减去第一导电类型的掺杂剂的原子浓度)可在3×1014/cm3至3×1018/cm3的范围内，诸如1×1015/cm3至1×1018/cm3，及/或3×1015/cm3至3×1017/cm3，但亦可使用更小及更大的净掺杂剂浓度。随后可例如通过灰化移除第二植入遮罩。
在第一遮罩离子植入制程或第二遮罩离子植入制程期间未植入任何额外掺杂剂的第二导电类型层的剩余部分安置在漏极侧掺杂阱24与至少一个源极侧掺杂阱23之间，且在本文中被称为中间掺杂阱22。中间掺杂阱22具有1×1014/cm3至1×1018/cm3范围内的净掺杂剂浓度(亦即，第二导电类型的掺杂剂的原子浓度减去第一导电类型的掺杂剂的原子浓度)，诸如3×1014/cm3至3×1017/cm3范围内的净掺杂剂浓度，但亦可使用更小及更大的净掺杂剂浓度。
参考图6A至图6C，随后可进行第三遮罩离子植入制程以植入第二导电类型的掺杂剂。例如，第三植入遮罩(未示出)可形成在基板8上方，且可经图案化以在漏极区域100内形成开口且在每个源极区域200内形成开口。第三植入遮罩可为图案化的光阻剂层。可将第二导电类型的掺杂剂植入源极侧掺杂阱23(其具有第一导电类型的掺杂)的未遮蔽部分及漏极侧掺杂阱24(其具有第二导电类型的掺杂)的未遮蔽部分)。漏极侧掺杂阱24的植入表面部分可转换为漏极区38。源极侧掺杂阱23的每个植入表面部分可转换为源极区32。
每个源极区32及漏极区38可具有第二导电类型的掺杂。每个源极区32及漏极区38中的净掺杂剂浓度(亦即，第二导电类型的掺杂剂的原子浓度减去第一导电类型的掺杂剂的原子浓度)可在3×1019/cm3至1×1020/cm3的范围内，诸如1×1020/cm3至1×1021/cm3，及/或2×1020/cm3至6×1020/cm3，但亦可使用更小及更大的净掺杂剂浓度。随后可例如通过灰化移除第三植入遮罩。
随后可进行第四遮罩离子植入制程以植入第一导电类型的掺杂剂。例如，第四植入遮罩(未示出)可形成在基板8上方，且可经图案化以在每个主体接触区域300内形成开口。第四植入遮罩可为图案化的光阻剂层。可将第一导电类型的掺杂剂植入源极侧掺杂阱23(其具有第一导电类型的掺杂)的未遮蔽部分中。源极侧掺杂阱23的植入表面部分可转换为主体接触区33。
每个主体接触区33可具有第一导电类型的掺杂。每个主体接触区33中的净掺杂剂浓度(亦即，第一导电类型的掺杂剂的原子浓度减去第二导电类型的掺杂剂的原子浓度)可在3×1019/cm3至1×1020/cm3的范围内，诸如1×1020/cm3至1×1021/cm3，及/或2×1020/cm3至6×1020/cm3，但亦可使用更小及更大的净掺杂剂浓度。随后可例如通过灰化移除第四植入遮罩。
大体上，掺杂半导体部分(22、23、24、7、32、33、38)可在图5及图6A至图6C的处理步骤中在最初提供的半导体材料层6内形成。在一个实施例中，掺杂半导体部分(22、23、24、7、32、33、38)包含具有第一导电类型的掺杂的源极侧掺杂阱23、具有与第一导电类型相反的第二导电类型的掺杂并且嵌入源极侧掺杂阱23中的源极区32，以及具有第二导电类型的掺杂且由作为浅沟槽隔离结构12的部分的第一浅沟槽隔离部分12A与源极区32横向间隔开的漏极区38。
覆盖在埋入式绝缘层4上的所有掺杂半导体部分(22、23、24、7、32、33、38)的集合构成半导体材料层(22、23、24、7、32、33、38)。在一个实施例中，半导体材料层(22、23、24、7、32、33、38)包含形成在源极侧掺杂阱23与漏极区38之间且具有第二导电类型的掺杂且接触浅沟槽隔离结构12的水平底表面的第一区段的中间掺杂阱22，此第一区段可为第一浅沟槽隔离部分12A的水平底表面的第一区段。在一个实施例中，半导体材料层(22、23、24、7、32、33、38)包含具有第二导电类型的掺杂且接触漏极区38的底表面且接触中间掺杂阱22的侧壁及浅沟槽隔离结构12的水平底表面的第二区段的漏极侧掺杂阱24，此第二区段可为第一浅沟槽隔离部分12A的水平底表面的第二区段。中间掺杂阱22可接触源极侧掺杂阱23的侧壁。漏极区38可由中间掺杂阱22与源极侧掺杂阱23横向间隔开。埋入式掺杂半导体层7可具有第一导电类型的掺杂，且可接触源极侧掺杂阱23的底表面及中间掺杂阱22的底表面，且可接触漏极侧掺杂阱24的底表面。
在一个实施例中，漏极侧掺杂阱24中的第二导电类型的掺杂剂的平均原子浓度可大于中间掺杂阱22中的第二导电类型的掺杂剂的平均原子浓度，且可小于漏极区38中的第二导电类型的掺杂剂的平均原子浓度。
在一个实施例中，第一浅沟槽隔离部分12A(其是浅沟槽隔离结构12的一部分)可覆盖在中间掺杂阱22与漏极侧掺杂阱24之间的界面上，且可自中间掺杂阱22与源极侧掺杂阱23之间的界面横向偏移。在一个实施例中，浅沟槽隔离结构12可横向围绕漏极区38及至少一个源极区32中的每一者。在一个实施例中，漏极区38可位于浅沟槽隔离结构12中的第一开口内且漏极区38的所有侧壁整体可接触浅沟槽隔离结构12。在一个实施例中，每个源极区32可位于浅沟槽隔离结构12中的各自第二开口内，且每个源极区32的侧壁接触源极侧掺杂阱23，且每个源极区32的另一侧壁可接触浅沟槽隔离结构12。在一个实施例中，每个主体接触区33可接触源极侧掺杂阱23的顶部，且可具有第一导电类型的掺杂。每个主体接触区33可包括原子浓度高于源极侧掺杂阱23的第一导电类型的掺杂剂。
在一个实施例中，浅沟槽隔离结构12可嵌入半导体材料部分(22、23、24、7、32、33、38)的上部区中，且可覆盖在中间掺杂阱22的侧壁及凹陷水平表面上。漏极侧掺杂阱24可接触漏极区38的底表面及中间掺杂阱22的侧壁。浅沟槽隔离结构12的侧壁接触漏极区38的侧壁及漏极侧掺杂阱24的侧壁。
参考图7A至图7C，栅极介电层50可形成在半导体材料部分(22、23、24、7、32、33、38)及浅沟槽隔离结构12上方。栅极介电层50可由栅极介电材料的沉积及/或通过半导体材料部分(22、23、24、7、32、38、33)的顶表面部分的热转换来形成。在栅极介电层50由栅极介电材料(诸如氧化硅及/或至少一种介电金属氧化物材料(例如，氧化铝、氧化铪、氧化镧、氧化钛、氧化钽等))的沉积形成的实施例中，栅极介电层50可包括在基板8的整个顶表面上连续延伸的连续毯覆材料层。在栅极介电层50由半导体材料部分(22、23、24、7、32、33、38)的顶表面部分的热转换(例如热氧化)形成的实施例中，栅极介电层50可仅形成在半导体材料部分(22、23、24、7、32、33、38)的顶表面部分的实体暴露半导体表面上，亦即，在未被浅沟槽隔离结构12及深沟槽隔离结构14覆盖的区域中。一般而言，此项技术中已知的任何栅极介电材料均可用于栅极介电层50。栅极介电层50的厚度可取决于待形成的场效应晶体管的操作电压，且可例如在6nm至100nm的范围内，诸如12nm至30nm，但亦可使用更小及更大的厚度。
根据本揭示实施例的一态样，可在栅极介电层50的顶表面上形成光阻剂层47。光阻剂层47可经微影图案化以形成至少一个线形开口。至少一个线形开口可形成在光阻剂层47的一部分中，此部分覆盖在位于源极区32与漏极区38之间的浅沟槽隔离结构(例如第一浅沟槽隔离部分12A)的部分上。在一个实施例中，源极区32与漏极区38可沿第一水平方向hd1横向间隔开。接触栅极介电层50的第一浅沟槽隔离部分12A的顶部边缘可沿垂直于第一水平方向hd1的第二水平方向hd2横向延伸。光阻剂层47中的至少一个线形开口可沿第二水平方向hd2横向延伸。
随后可使用图案化光阻剂层47作为蚀刻遮罩来形成各向异性蚀刻制程。可使用光阻剂层47作为蚀刻遮罩层来各向异性地蚀刻浅沟槽隔离结构12的未遮蔽部分。浅沟槽隔离结构12的蚀刻体积包含至少一个线沟槽49。至少一个线沟槽49可垂直延伸至浅沟槽隔离结构12的一部分中，此部分位于源极侧掺杂阱23与漏极区38之间。至少一个线沟槽49的整个区域可位于浅沟槽隔离结构12的一部分的区域内，此区域在平面图(亦即，沿垂直方向的视图)中存在与中间掺杂阱22重叠的区域。
在一个实施例中，源极区32与漏极区38可沿第一水平方向hd1横向间隔开，且至少一个线沟槽49中的每一者可以各自均匀宽度沿第二水平方向hd2横向延伸穿过第一浅沟槽隔离结构12A。在一个实施例中，在垂直于第二水平方向hd2的垂直平面内的每个线沟槽49的垂直横截面轮廓在沿第二水平方向hd2平移时可不变。在一个实施例中，每个线沟槽49可具有沿第一水平方向hd1的各自均匀宽度，此宽度在沿第二水平方向hd2平移时不变。
在一个实施例中，浅沟槽隔离结构12的高度h_STI可在150nm至800nm的范围内，诸如200nm至600nm，及/或250nm至500nm，但亦可使用更小及更大的高度。至少一个线沟槽49的底表面与浅沟槽隔离结构12的下层部分的底表面之间的垂直距离可在浅沟槽隔离结构的高度h_STI的20％至60％的范围内。例如，至少一个线沟槽49的底表面与浅沟槽隔离结构12的下层部分的底表面之间的垂直距离可在30nm至480nm的范围内，诸如60nm至360nm，及/或120nm至300nm，但亦可使用更小及更大的垂直距离。至少一个线沟槽49的底表面与浅沟槽隔离结构12的下层部分的底表面之间的垂直距离的下限由浅沟槽隔离结构12在随后形成的栅电极的至少一个向下突出部分与位于至少一个线沟槽49下方的中间掺杂阱22的凹陷水平表面之间不发生电崩溃的要求来确定。至少一个线沟槽49的底表面与浅沟槽隔离结构12的下层部分的底表面之间的垂直距离的上限由随后形成在至少一个线沟槽49中的至少一个向下突出部分在高电压场效应晶体管的操作期间有效地改变其周围电场的要求来强加。
在一个实施例中，至少一个线沟槽49覆盖在接触中间掺杂阱22的第一浅沟槽隔离部分12A的底表面的第一区段上。第一浅沟槽隔离部分12A的第一侧壁自第一浅沟槽隔离部分12A的底表面的第一区段延伸至栅极介电层50的底表面。栅极介电层50接触源极侧掺杂阱23与中间掺杂阱22之间的界面的上部边缘。在一个实施例中，栅极介电层50可自接触栅极介电层50及中间掺杂阱22的第一浅沟槽隔离部分12A的上部边缘连续延伸至源极区32与浅沟槽隔离结构12的另一部分(诸如第二浅沟槽隔离部分12B)之间的界面的顶部边缘。
在一个实施例中，至少一个线沟槽与一界面的顶部边缘之间的最小横向距离可小于至少一个线沟槽49与漏极区38之间的横向距离，此界面位于中间掺杂阱22与接触栅极介电层50的浅沟槽隔离结构12(亦即，第一浅沟槽隔离部分12A的第一侧壁)之间。此最小距离在本文中被称为参考横向距离ld_0。
在一个实施例中，至少一个线沟槽49包含多个线沟槽49。此些线沟槽49中的每一者具有100nm至300nm范围内的各自宽度(w1，w2)。每个线沟槽49的宽度(w1，w2)的下限由使在导电结构的尖角处(诸如栅电极的窄突出部分的角)的电场集中效应最小化的需要来确定。每个线沟槽49的宽度(w1，w2)的上限由装入随后形成在浅沟槽隔离结构区域内的线沟槽49内的所有电极的需要来确定，此浅沟槽隔离结构区域覆盖中间掺杂阱22。例如，可提供沿第一水平方向hd1横向间隔开的第一线沟槽49及第二线沟槽48(及任选的第三线沟槽及/或第四线沟槽等)。第一线沟槽49可具有第一宽度w1，且第二线沟槽48可具有第二宽度w2。此些线沟槽49之间的最近邻间距可在100nm至300nm的范围内。线沟槽49之间的最近邻间距的下限由使在导电结构的尖角处(诸如栅电极的两个邻近突出部分的角)的电场集中效应最小化的需要来确定。线沟槽49之间的最近邻间距的上限由装入随后形成在浅沟槽隔离结构区域内的线沟槽49内的所有电极的需要来确定，此浅沟槽隔离结构区域覆盖中间掺杂阱22。此些线沟槽49与第一浅沟槽隔离部分12A的最近顶部边缘之间的横向距离可在100nm至300nm的范围内。此些线沟槽49与第一浅沟槽隔离部分12A的最近顶部边缘之间的横向距离的下限由在高电压场效应晶体管的操作期间避免第一浅沟槽隔离部分12A的介电崩溃的需要来确定。此些线沟槽49与第一浅沟槽隔离部分12A的最近顶部边缘之间的横向距离的上限由随后形成在此些线沟槽49中的栅电极的部分有效地用于在操作期间改变电场的轮廓以抑制热载流子及电荷注入的需要来确定。例如，第一线沟槽49可与第一浅沟槽隔离部分12A的最近顶部边缘横向间隔开100nm至300nm范围内的参考横向距离ld_0。第一线沟槽49的底表面的边缘与第一浅沟槽隔离部分12A的锥形第一侧壁横向间隔开第一横向距离ld_1(如图8B所示)，第一横向距离ld_1小于参考横向距离ld_0且可在50nm至150nm的范围内。第二线沟槽48可与第一线沟槽49横向间隔开第二横向距离ld_2，第二横向距离ld_2可在100nm至300nm的范围内。
参考图8A至图8C，可由诸如化学气相沉积制程的保形沉积制程在栅极介电层50上方及每个线沟槽49中沉积栅电极层54L。栅电极层54L包括诸如重掺杂多晶硅的导电材料，及/或至少一种金属材料，诸如包括导电金属氮化物材料及金属填充材料(诸如W、Ta、Ti、Co、Ru、Mo等)的金属屏障衬垫的组合。但其他适合金属填充材料亦在本揭示实施例的预期范围内。栅电极层54L的厚度可大于至少一个线沟槽49的最大宽度的一半。例如，栅电极层54L的厚度可在60nm至300nm的范围内，诸如100nm至200nm，但亦可使用更小及更大的厚度。每个线沟槽49可填充有栅电极层54L的各自向下突出部分。
参考图9A至图9C，光阻剂层(未示出)可施加在栅电极层54L上，且可经微影图案化以覆盖随后形成栅电极54的区域。栅电极可通过执行使用图案化光阻剂层作为蚀刻遮罩的各向异性蚀刻制程来移除栅电极层54L的未遮蔽部分。栅电极层54L的图案化部分构成栅电极54。
在一个实施例中，源极区32与漏极区38可沿第一水平方向hd1横向间隔开，且源极区32接触源极侧掺杂阱23的侧壁可平行于第二水平方向hd2。位于源极侧掺杂阱23与源极区32之间的界面与源极侧掺杂阱23与中间掺杂阱22之间的界面之间的源极侧掺杂阱23的表面部分的横向距离构成通道区。通道区沿第一水平方向hd1的通道长度可视场效应晶体管的操作电压来调整，且可在100nm至3000nm的范围内，诸如300nm至1000nm，但亦可使用更小及更大的通道长度。
在一个实施例中，栅电极54的第一横向侧壁可位于或靠近源极区32与源极侧掺杂阱23之间的界面的顶部边缘，且可平行于第二水平方向hd2。在一个实施例中，栅电极54的第二横向侧壁可完全位于第一浅沟槽隔离部分12A上方，且可比至少一个线沟槽49更靠近漏极区38。栅电极54的一对纵向侧壁可在源极侧掺杂阱23、中间掺杂阱22与栅极介电层50之间的界面，以及第一浅沟槽隔离部分12A的区域上方延伸。
根据本揭示实施例的一态样，栅电极54包含覆盖在栅极介电层50上的水平延伸部分54H及形成在至少一个线沟槽49内的至少一个向下突出部分(54P1、54P2)。至少一个向下突出部分(54P1、54P2)覆盖在中间掺杂阱22上且与其垂直间隔开。特定言之，至少一个向下突出部分(54P1、54P2)覆盖在接触中间掺杂阱22的第一浅沟槽隔离部分12A的底表面的第一区段上(亦即，位于此第一区段上方，且在平面图中存在与此第一区段的区域重叠)。
在一个实施例中，源极区32与漏极区38沿第一水平方向hd1横向间隔开，且栅电极54的至少一个向下突出部分(54P1、54P2)中的每一者位于各自线沟槽49内，线沟槽49沿垂直于第一水平方向hd1的第二水平方向hd2横向延伸穿过第一浅沟槽隔离部分12A。在一个实施例中，栅电极54的至少一个向下突出部分(54P1、54P2)中的每一者沿第一水平方向hd1具有各自均匀宽度(w1、w2)。各自均匀宽度(w1，w2)在沿第二水平方向hd2平移时不变。
在一个实施例中，浅沟槽隔离结构12的高度h_STI可在150nm至800nm的范围内，诸如200nm至600nm，及/或250nm至500nm，但亦可使用更小及更大的高度。栅电极54的每个向下突出部分(54P1、54P2)的底表面与浅沟槽隔离结构12的下层部分的底表面之间的垂直距离可在浅沟槽隔离结构的高度h_STI的20％至60％的范围内。例如，栅电极54的每个向下突出部分(54P1、54P2)的底表面与浅沟槽隔离结构12的下层部分的底表面之间的垂直距离可在30nm至480nm的范围内，诸如60nm至360nm，及/或120nm至300nm，但亦可使用更小及更大的垂直距离。栅电极54的每个向下突出部分(54P1、54P2)的柱高h_p可在浅沟槽隔离结构的高度h_STI的20％至60％的范围内。因此，栅电极54的每个向下突出部分(54P1、54P2)的柱高h_p可在60nm至650nm的范围内，诸如120nm至480nm，及/或180nm至360nm，但亦可使用更小及更大的柱高度。
在一个实施例中，至少一个线沟槽与一界面的顶部边缘之间的最小横向距离可小于至少一个线沟槽49与漏极区38之间的横向距离，此界面位于中间掺杂阱22与接触栅极介电层50的浅沟槽隔离结构12(亦即，第一浅沟槽隔离部分12A的第一侧壁)之间。此最小横向距离为参考横向距离ld_0。
在一个实施例中，至少一个向下突出部分(54P1、54P2)包含多个向下突出部分(54P1、54P2)。此些向下突出部分(54P1、54P2)中的每一者具有100nm至300nm范围内的各自宽度(w1、w2)。例如，可提供沿第一水平方向hd1横向间隔开的第一向下突出部分54P1及第二向下突出部分54P2(及任选的第三向下突出部分及/或第四向下突出部分等)。第一向下突出部分54P1可具有第一宽度w1，且第二向下突出部分54P2可具有第二宽度w2。此些向下突出部分(54P1、54P2)之间的最近邻间距可在100nm至300nm的范围内。此些向下突出部分(54P1、54P2)与第一浅沟槽隔离部分12A的最近顶部边缘之间的横向距离可在100nm至300nm的范围内。例如，第一向下突出部分54P1可与第一浅沟槽隔离部分12A的最近端顶部边缘横向间隔开100nm至300nm范围内的参考横向距离ld_0。第一向下突出部分54P1的底表面的边缘可与第一浅沟槽隔离部分12A的锥形第一侧壁横向间隔开第一横向距离ld_1，第一横向距离ld_1小于参考横向距离ld_0且可在50nm至150nm的范围内。第二向下突出部分54P2可与第一向下突出部分54P1横向间隔开第二横向距离ld_2，第二横向距离ld_2可在100nm至300nm的范围内。一般而言，可最佳化高电压场效应晶体管的各种尺寸以在高电压场效应晶体管的操作期间防止第一浅沟槽隔离部分12A的介电崩溃且提供对热载流子及电荷注入至第一浅沟槽隔离部分12A中的有效抑制。
一般而言，至少一个向下突出部分(54P1、54P2)与一界面的顶部边缘之间的横向距离小于至少一个向下突出部分(54P1、54P2)与漏极区38之间的横向距离，此界面位于中间掺杂阱22与接触栅极介电层50的浅沟槽隔离结构12之间。
在一个实施例中，浅沟槽隔离结构12包含具有沿第一水平方向hd1延伸的一对纵向边缘及沿第二水平方向hd2延伸的一对横向边缘的开口。源极区32与漏极区38沿第一水平方向hd1横向间隔开，且栅电极54的至少一个向下突出部分(54P1、54P2)沿第二水平方向hd2横向延伸，且沿第一水平方向hd1具有均匀宽度(w1,w2)，此均匀宽度在沿第二水平方向hd2平移时不变。在一个实施例中，栅电极54的至少一个向下突出部分(54P1、54P2)及水平延伸部分54H包含相同导电材料及/或由其组成。在一个实施例中，至少一个向下突出部分(54P1、54P2)中的每一者至源极区32的距离比漏极区38至源极区32的距离更近。
参考图10A及图10B，包括诸如氧化硅的可平坦化介电材料的平坦化介电层70可沉积在基板8及每个栅电极54上。平坦化介电层70的顶表面可例如由化学机械抛光来平坦化。各种接触通孔结构(72、73、76、78)可穿过各自导电结构的顶表面上的平坦化介电层70形成。例如，源极接触通孔结构72可形成在每个源极区32的顶表面上。漏极接触通孔结构78可形成在漏极区38的顶表面上。主体接触通孔结构73可形成在每个主体接触区33的顶表面上。基板连接通孔结构76可形成在每个基板接触通孔结构16的顶表面上。
线级介电层80可沉积在平坦化介电层70上，且各种金属线(82、83、86、88)可形成在线级介电层80中。例如，金属线(82、83、86、88)可包括接触各自源极接触通孔结构72的顶表面的至少一个源极连接金属线82、接触漏极接触通孔结构78的顶表面的漏极连接金属线88、接触各自主体接触通孔结构73的顶表面的至少一个主体连接金属线83，以及接触各自基板连接通孔结构76的顶表面的至少一个基板连接金属线86。
在图10A及图10B的例示性结构内，靠近栅极介电层50的中间掺杂阱22的上部及第一浅沟槽隔离部分12A可在场效应晶体管的操作期间用作漂移区。电荷载流子在漂移区内向漏极区38漂移而没有进一步增加速度。
对本揭示实施例的例示性结构及通过省去栅电极54的每个向下突出部分(54P1、54P2)从本揭示实施例衍生出的比较例示性结构进行的二维模拟显示势线(potentialline)及热载流子区99(如图11A及图11B所示)。模拟结果的比较表明，与省去栅电极54的向下突出部分(54P1、54P2)的比较例示性结构相比，拥挤势线可在本揭示实施例的例示性结构内位于中间掺杂阱22的上部的漂移区中得到缓解。此外，二维模拟表明，与省去栅电极54的向下突出部分(54P1、54P2)的比较例示性结构相比，碰撞电离率可在本揭示实施例的例示性结构内降低约10倍。
图11A示意性地示出不使用栅电极54中的向下突出部分的比较例示性场效应晶体管中的热载流子区99。图11B为示出根据本揭示的一实施例的例示性场效应晶体管中的热载流子区99的示意图。比较例示性场效应晶体管衍生自本揭示实施例的例示性场效应晶体管，其是出于量化至少一个向下突出部分(54P1、54P2)的存在的效应的明确目的，因此不应被解释为先前技术元件。图11A及图11B的比较清楚地表明，由于来自栅电极54的向下突出部分(54P1、54P2)的场效应，热载流子区99的体积显著减小。
共同参考图1至图11B，提供一种场效应晶体管，其可包括：半导体材料层(22、23、24、7、32、33、38)，其包括具有第一导电类型的掺杂的源极侧掺杂阱23，具有与第一导电类型相反的第二导电类型的掺杂且嵌入源极侧掺杂阱23中的源极区32，以及具有第二导电类型的掺杂且与源极区32横向间隔开的漏极区38；浅沟槽隔离结构12，其嵌入半导体材料层(22、23、24、7、32、33、38)中且可包括位于源极区32与漏极区38之间的一部分；栅极介电层50，其覆盖在半导体材料层(22、23、24、7、32、33、38)上；以及栅电极54，其可包括覆盖在栅极介电层50上的水平延伸部分54H以及自水平延伸部分54H的底表面向下延伸至浅沟槽隔离结构12的上部区中且与浅沟槽隔离结构12的底表面垂直间隔开的至少一个向下突出部分(54P1、54P2)。
在一个实施例中，场效应晶体管亦可包括位于源极侧掺杂阱与漏极区之间且具有第二导电类型的掺杂的中间掺杂阱，其中至少一个向下突出部分覆盖在接触中间掺杂阱的浅沟槽隔离结构的底表面的第一区段上。
在一个实施例中，浅沟槽隔离结构的第一侧壁可自浅沟槽隔离结构的底表面的第一区段延伸至栅极介电层的底表面。
在一个实施例中，栅极介电层可接触源极侧掺杂阱与中间掺杂阱之间的界面的上部边缘。
在一个实施例中，场效应晶体管亦可包括具有第二导电类型的掺杂、接触漏极区的底表面且接触中间掺杂阱的侧壁及浅沟槽隔离结构的底表面的第二区段的漏极侧掺杂阱。
在一个实施例中，漏极侧掺杂阱中的第二导电类型的掺杂剂的平均原子浓度可大于中间掺杂阱中的第二导电类型的掺杂剂的平均原子浓度且可小于漏极区中的第二导电类型的掺杂剂的平均原子浓度。
在一个实施例中，漏极区可位于浅沟槽隔离结构的第一部分中的第一开口内，且漏极区的所有侧壁的整体接触浅沟槽隔离结构；且源极区可位于浅沟槽隔离结构的第二部分中的第二开口内，且源极区的侧壁可接触源极侧掺杂阱且源极区的另一侧壁可接触浅沟槽隔离结构的第二部分。
在一个实施例中，场效应晶体管亦可包括具有第一导电类型的掺杂且可接触源极侧掺杂阱的底表面的埋入式掺杂半导体层；可位于埋入式掺杂半导体层下方的埋入式绝缘层；可接触源极侧掺杂阱的顶部且可具有第一导电类型的掺杂且包括原子浓度高于源极侧掺杂阱的第一导电类型的掺杂剂的主体接触区。
在一个实施例中，场效应晶体管亦可包括可位于埋入式绝缘层下方的基板半导体层；可包括介电材料且可垂直延伸穿过半导体材料层的深沟槽隔离结构；以及可垂直延伸穿过深沟槽隔离结构且可接触基板半导体层内的半导体材料的基板接触通孔结构。
在一个实施例中，源极区及漏极区可沿第一水平方向横向间隔开；栅电极的至少一个向下突出部分中的每一者可位于各自线沟槽内，此线沟槽可沿垂直于第一水平方向的第二水平方向横向延伸穿过浅沟槽隔离结构；且栅电极的至少一个向下突出部分中的每一者可具有沿第一水平方向的各自均匀宽度，此宽度在沿第二水平方向平移时可不变。
在一个实施例中，栅电极的至少一个向下突出部分可包括多个向下突出部分；此些向下突出部分中的每一者可具有100nm至300nm范围内的各自宽度；此些向下突出部分之间的最近邻间距可在100nm至300nm的范围内；以及此些向下突出部分与浅沟槽隔离结构的最近端顶部边缘之间的横向距离可在100nm至300nm的范围内。
根据本揭示实施例的一态样，提供了一种半导体结构，其可包括：埋入式掺杂半导体层7，其具有第一导电类型的掺杂；半导体材料部分(22、23、24、7、32、33、38)，其覆盖在埋入式掺杂半导体层7上且可包括具有第一导电类型的掺杂的源极侧掺杂阱23、具有与第一导电类型相反的第二导电类型的掺杂的源极区32、具有第二导电类型的掺杂且接触源极侧掺杂阱23的侧壁的中间掺杂阱22，以及由中间掺杂阱22与源极侧掺杂阱23横向间隔开且具有第二导电类型的掺杂的漏极区38；浅沟槽隔离结构12，其嵌入半导体材料部分(22、23、24、7、32、33、38)的上部区且覆盖在中间掺杂阱22的侧壁及凹陷水平表面上；栅极介电层50，其覆盖在源极区32及源极侧掺杂阱23上；以及栅电极54，其可包括覆盖在栅极介电层50上的水平延伸部分54H及自水平延伸部分54H的底表面向下延伸至浅沟槽隔离结构12的上部区且与中间掺杂阱22的凹陷水平表面垂直间隔开的至少一个向下突出部分(54P1、54P2)。
在一个实施例中，半导体结构亦可包括具有第二导电类型的掺杂的漏极侧掺杂阱且可接触漏极区的底表面及中间掺杂阱的侧壁，其中浅沟槽隔离结构的侧壁可接触漏极区的侧壁及漏极侧掺杂阱的侧壁。
在一个实施例中，浅沟槽隔离结构可包括具有沿第一水平方向延伸的一对纵向边缘及沿垂直于第一水平方向的第二水平方向延伸的一对横向边缘的开口；源极区与漏极区可沿第一水平方向横向间隔开；以及栅电极的至少一个向下突出部分可以沿第二水平方向横向延伸，且具有沿第一水平方向的均匀宽度，此宽度在沿第二水平方向平移时不变。
在一个实施例中，栅电极的至少一个向下突出部分及水平延伸部分可包括相同导电材料；至少一个向下突出部分中的每一者的水平底表面与中间掺杂阱的凹陷水平表面之间的垂直距离可在浅沟槽隔离结构的高度的20％至60％的范围内；且至少一个向下突出部分中的每一者至源极区的距离比漏极区至源极区的距离更近。至少一个向下突出部分中的每一者的水平底表面与中间掺杂阱的凹陷水平表面之间的垂直距离的下限由位于至少一个向下突出部分中的每一者的水平底表面与中间掺杂阱的凹陷水平表面之间的浅沟槽隔离结构12的部分在高电压场效应晶体管的操作期间不遭受介电崩溃的要求来确定。至少一个向下突出部分中的每一者的水平底表面与中间掺杂阱的凹陷水平表面之间的垂直距离的上限由至少一个向下突出部分在高电压场效应晶体管的操作期间有效地改变其周围电场的要求来强加。
参考图12，示出可用于形成本揭示实施例的高电压场效应晶体管的处理步骤的一般顺序。参考步骤1210以及图1及图2，可在半导体材料层6的上部中形成浅沟槽隔离结构12。参考步骤1220以及图3至图6C，可在半导体材料层6中形成掺杂半导体部分(22、23、24、7、32、33、38)。掺杂半导体部分(22、23、24、7、32、38、33)可包括具有第一导电类型的掺杂的源极侧掺杂阱23、具有与第一导电类型相反的第二导电类型的掺杂且嵌入源极侧掺杂阱23中的源极区32，以及具有第二导电类型的掺杂且由浅沟槽隔离结构12与源极区32横向间隔开的漏极区38。
参考步骤1230以及图7A至图7C，可在掺杂半导体部分(22、23、24、7、32、33、38)上形成栅极介电层50。参考步骤1240以及图7A至图7C，可在位于源极侧掺杂阱23与漏极区38之间的浅沟槽隔离结构12的一部分中形成至少一个线沟槽49。参考步骤1250以及图8A至图11B，可通过在至少一个线沟槽49中及栅极介电层50上沉积至少一种导电材料来形成栅电极54。栅电极54包含覆盖在栅极介电层50上的水平延伸部分54H及形成在至少一个线沟槽49内的至少一个向下突出部分(54P1、54P2)。
前述概述了若干实施例的特征，以便熟悉此项技术者可更好地理解本揭示实施例的态样。熟悉此项技术者应理解，其可容易地使用本揭示实施例作为设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或达成相同的优点。熟悉此项技术者亦应意识到，此类等效构造并不脱离本揭示实施例的精神及范畴，且在不脱离本揭示实施例的精神及范畴的情况下，其可在本文中进行各种变化、替换及变更。

Claims (10)

1.一种场效应晶体管，其特征在于，包含：
一半导体材料层，包括具有一第一导电类型的一掺杂的一源极侧掺杂阱、具有与该第一导电类型相反的一第二导电类型的一掺杂且嵌入该源极侧掺杂阱中的一源极区，以及具有该第二导电类型的一掺杂且与该源极区横向间隔开的一漏极区；
一浅沟槽隔离结构，嵌入该半导体材料层中，且包含位于该源极区与该漏极区之间的一部分；
一栅极介电层，覆盖在该半导体材料层上；以及
一栅电极，包含覆盖在该栅极介电层上的一水平延伸部分以及自该水平延伸部分的一底表面向下延伸至该浅沟槽隔离结构的一上部区中且与该浅沟槽隔离结构的一底表面垂直间隔开的至少一向下突出部分。
2.根据权利要求1所述的场效应晶体管，其特征在于，进一步包含位于该源极侧掺杂阱与该漏极区之间且具有该第二导电类型的一掺杂的一中间掺杂阱，其中该至少一向下突出部分覆盖在接触该中间掺杂阱的该浅沟槽隔离结构的一底表面的一第一区段上。
3.根据权利要求2所述的场效应晶体管，其特征在于，进一步包含一漏极侧掺杂阱，该漏极侧掺杂阱具有该第二导电类型的一掺杂、接触该漏极区的一底表面，以及接触该中间掺杂阱的一侧壁及该浅沟槽隔离结构的该底表面的一第二区段。
4.根据权利要求1所述的场效应晶体管，其特征在于，进一步包含：
一埋入式掺杂半导体层，具有该第一导电类型的一掺杂，且接触该源极侧掺杂阱的一底表面；
一埋入式绝缘层，位于该埋入式掺杂半导体层下方；
一主体接触区，接触该源极侧掺杂阱的一顶部且具有该第一导电类型的一掺杂且包括一原子浓度高于该源极侧掺杂阱的该第一导电类型的一掺杂剂。
5.根据权利要求1所述的场效应晶体管，其特征在于，其中：
该源极区与该漏极区沿一第一水平方向横向间隔开；
该栅电极的该至少一向下突出部分中的每一者位于沿垂直于该第一水平方向的一第二水平方向横向延伸穿过该浅沟槽隔离结构的一各自线沟槽内；以及
该栅电极的该至少一向下突出部分中的每一者具有沿该第一水平方向的一各自均匀宽度，该各自均匀宽度在沿该第二水平方向平移时不变。
6.一种半导体结构，其特征在于，包含：
一埋入式掺杂半导体层，具有一第一导电类型的一掺杂；
多个半导体材料部分，覆盖在该埋入式掺杂半导体层上，且包含具有该第一导电类型的一掺杂的一源极侧掺杂阱、具有与该第一导电类型相反的一第二导电类型的一掺杂的一源极区、具有该第二导电类型的一掺杂且接触该源极侧掺杂阱的一侧壁的一中间掺杂阱、以及由该中间掺杂阱与该源极侧掺杂阱横向间隔开且具有该第二导电类型的一掺杂的一漏极区；
一浅沟槽隔离结构，嵌入该多个半导体材料部分的一上部区且覆盖在该中间掺杂阱的一侧壁及一凹陷水平表面上；
一栅极介电层，覆盖在该源极区及该源极侧掺杂阱上；以及
一栅电极，包含覆盖在该栅极介电层上的一水平延伸部分以及自该水平延伸部分的一底表面向下延伸至该浅沟槽隔离结构的一上部区中且与该中间掺杂阱的该凹陷水平表面垂直间隔开的至少一向下突出部分。
7.根据权利要求6所述的半导体结构，其特征在于，其中：
该浅沟槽隔离结构包含一开口，该开口具有沿一第一水平方向延伸的一对纵向边缘及沿垂直于该第一水平方向的一第二水平方向延伸的一对横向边缘；
该源极区与该漏极区沿该第一水平方向横向间隔开；以及
该栅电极的该至少一向下突出部分沿该第二水平方向横向延伸，且具有沿该第一水平方向的一均匀宽度，该宽度在沿该第二水平方向平移时不变。
8.一种半导体结构的形成方法，其特征在于，包含：
在一半导体材料层的一上部形成一浅沟槽隔离结构；
在该半导体材料层中形成多个掺杂半导体部分，其中该多个掺杂半导体部分包含具有一第一导电类型的一掺杂的一源极侧掺杂阱、具有与该第一导电类型相反的一第二导电类型的一掺杂且嵌入该源极侧掺杂阱中的一源极区、以及具有该第二导电类型的一掺杂且由该浅沟槽隔离结构与该源极区横向间隔开的一漏极区；
在该多个掺杂半导体部分上方形成一栅极介电层；
在位于该源极侧掺杂阱与该漏极区之间的该浅沟槽隔离结构的一部分中形成至少一线沟槽；以及
通过在该至少一线沟槽中及该栅极介电层上方沉积至少一导电材料来形成一栅电极，其中该栅电极包含覆盖在该栅极介电层上的一水平延伸部分及形成于该至少一线沟槽内的至少一向下突出部分。
9.根据权利要求8所述的方法，其特征在于，其中：
该半导体材料层包含形成于该源极侧掺杂阱与该漏极区之间且具有该第二导电类型的一掺杂且接触该浅沟槽隔离结构的一水平底表面的一第一区段的一中间掺杂阱；以及
该至少一向下突出部分覆盖在该中间掺杂阱上且与该中间掺杂阱垂直间隔开。
10.根据权利要求8所述的方法，其特征在于，进一步包含：
在该栅极介电层的一顶表面上形成一光阻剂层；
在覆盖在该源极区与该漏极区之间的该浅沟槽隔离结构的一部分上的该光阻剂层的一部分中形成至少一线形开口，其中该源极区及该漏极区沿一第一水平方向横向间隔开，且该至少一线形开口沿垂直于该第一水平方向的一第二水平方向横向延伸；以及
使用该光阻剂层作为一蚀刻遮罩层，各向异性地蚀刻该浅沟槽隔离结构的一未遮蔽部分，其中该浅沟槽隔离结构的一蚀刻体积包含该至少一线沟槽。
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