JP2020167333A - 半導体装置 - Google Patents

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Abstract

【課題】コンタクト孔の位置ずれ抑制できる半導体装置を提供する。【解決手段】半導体装置１は、第１主面３を有する半導体層２と、第１幅Ｗ１を有し、第１主面３に形成された第１トレンチ部１１、および、第１幅Ｗ１未満の第２幅Ｗ２を有し、第１トレンチ部１１の第１底壁１４に形成された第２トレンチ部１２をそれぞれ含み、互いに間隔を空けて第１主面３に形成された複数のトレンチ１０と、各第２トレンチ部１２の内壁に形成された絶縁層２１と、絶縁層２１を挟んで各第２トレンチ部１２に埋設された埋設電極２４と、埋設電極２４を被覆するように各第１トレンチ部１１に埋設された絶縁体３１と、複数の絶縁体３１を露出させるように半導体層２において複数の第１トレンチ部１１の間の領域に形成されたコンタクト孔４１と、コンタクト孔４１に埋設されたソース電極５３と、を含む。【選択図】図１

Description

本発明は、半導体装置に関する。
特許文献１は、トレンチコンタクト構造を有する半導体装置を開示している。この半導体装置は、主面を有する半導体基板を含む。半導体基板の主面には、複数のトレンチが間隔を空けて形成されている。各トレンチには、絶縁層を挟んでゲート電極が埋設されている。半導体基板の主面の上には、層間絶縁層が形成されている。半導体基板の主面において複数のトレンチの間の領域には、コンタクト用トレンチ（コンタクト孔）が形成されている。コンタクト用トレンチは、層間絶縁層を貫通している。コンタクト用トレンチには、ソース電極が埋設されている。
特開２００６−１４０２３９号公報
複数のトレンチの間の領域に層間絶縁層を貫通するコンタクト孔を形成する場合、レジストマスクを利用する都合上、レジストマスクのアライメント誤差に起因してコンタクト孔の位置がずれることがある。この場合、コンタクト孔の位置ずれに起因して半導体装置の電気的特性が低下する可能性がある。
本発明の一実施形態は、コンタクト孔の位置ずれ抑制できる半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体層と、第１幅を有し、前記主面に形成された第１トレンチ部、および、前記第１幅未満の第２幅を有し、前記第１トレンチ部の底壁に形成された第２トレンチ部をそれぞれ含み、互いに間隔を空けて前記主面に形成された複数のトレンチと、各前記第２トレンチ部の内壁に形成された絶縁層と、前記絶縁層を挟んで各前記第２トレンチ部に埋設された第１電極と、前記第１電極を被覆するように各前記第１トレンチ部に埋設された絶縁体と、複数の前記絶縁体を露出させるように前記半導体層において複数の前記第１トレンチ部の間の領域に形成されたコンタクト孔と、前記コンタクト孔に埋設された第２電極と、を含む、半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体層と、第１幅を有し、前記主面に形成された第１トレンチ部、および、前記第１幅未満の第２幅を有し、前記第１トレンチ部の底壁に形成された第２トレンチ部をそれぞれ含み、互いに間隔を空けて前記主面に形成された複数のトレンチと、各前記第２トレンチ部の内壁に形成された絶縁層と、前記絶縁層を挟んで各前記第２トレンチ部の底壁側に埋設された底側電極と、前記絶縁層を挟んで各前記第２トレンチ部の開口側に埋設された開口側電極と、前記底側電極および前記開口側電極の間に介在するように各前記第２トレンチ部内に形成された中間絶縁層と、前記開口側電極を被覆するように各前記第１トレンチ部に埋設された絶縁体と、複数の前記絶縁体を露出させるように前記半導体層において複数の前記第１トレンチ部の間の領域に形成されたコンタクト孔と、前記コンタクト孔に埋設された電極と、を含む、半導体装置を提供する。
これらの半導体装置によれば、コンタクト孔の形成領域を複数の絶縁体の間の領域に制限できる。半導体層において複数の絶縁体の間の領域は、レジストマスクのアライメント誤差の影響を受けない。これにより、コンタクト孔の位置ずれを抑制できる。
図１は、本発明の第１実施形態に係る半導体装置の一部の領域を拡大して示す断面図である。 図２は、図１に示す１つのトレンチを拡大して示す断面図である。 図３は、図１に示す領域IIIの拡大図である。 図４は、オン抵抗値およびコンタクト孔の位置ずれ量の関係を実測によって調べたグラフである。 図５は、不適合数およびコンタクト孔の位置ずれ量の関係を実測によって調べたグラフである。 図６Ａは、図１に対応する領域の断面図であって、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図６Ｂは、図６Ａの後の工程を示す断面図である。 図６Ｃは、図６Ｂの後の工程を示す断面図である。 図６Ｄは、図６Ｃの後の工程を示す断面図である。 図６Ｅは、図６Ｄの後の工程を示す断面図である。 図６Ｆは、図６Ｅの後の工程を示す断面図である。 図６Ｇは、図６Ｆの後の工程を示す断面図である。 図６Ｈは、図６Ｇの後の工程を示す断面図である。 図６Ｉは、図６Ｈの後の工程を示す断面図である。 図６Ｊは、図６Ｉの後の工程を示す断面図である。 図６Ｋは、図６Ｊの後の工程を示す断面図である。 図６Ｌは、図６Ｋの後の工程を示す断面図である。 図６Ｍは、図６Ｌの後の工程を示す断面図である。 図６Ｎは、図６Ｍの後の工程を示す断面図である。 図６Ｏは、図６Ｎの後の工程を示す断面図である。 図６Ｐは、図６Ｏの後の工程を示す断面図である。 図６Ｑは、図６Ｐの後の工程を示す断面図である。 図６Ｒは、図６Ｑの後の工程を示す断面図である。 図６Ｓは、図６Ｒの後の工程を示す断面図である。 図６Ｔは、図６Ｓの後の工程を示す断面図である。 図６Ｕは、図６Ｔの後の工程を示す断面図である。 図７は、図１に対応する領域の断面図であって、本発明の第２実施形態に係る半導体装置の一部の領域を拡大して示す断面図である。 図８は、図１に対応する領域の断面図であって、本発明の第３実施形態に係る半導体装置の一部の領域を拡大して示す断面図である。
以下では、添付図面を参照して、本発明の実施形態を具体的に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の一部の領域を拡大して示す断面図である。図２は、図１に示す１つのトレンチを拡大して示す断面図である。図３は、図１に示す領域IIIの拡大図である。
図１〜図３を参照して、半導体装置１は、絶縁ゲート型のトランジスタの一例としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチングデバイスである。半導体装置１は、半導体層２を含む。半導体層２は、この形態では、Ｓｉ（シリコン）からなる。半導体層２は、直方体形状に形成されていてもよい。
半導体層２は、一方側の第１主面３および他方側の第２主面４を含む。図１では、第１主面３が破線によって示されている。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されていてもよい。
半導体層２は、この形態では、ｎ型のドリフト領域５およびｎ＋型のドレイン領域６を含む。ドリフト領域５は、第１主面３側の領域に形成されている。ドリフト領域５は、第１主面３を形成している。ドリフト領域５のｎ型不純物濃度は、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下であってもよい。
ドレイン領域６は、ドリフト領域５に対して第２主面４側の領域に形成されている。ドレイン領域６は、第２主面４を形成している。ドリフト領域５およびドレイン領域６の境界は、第１主面３に対して平行に延びている。ドレイン領域６は、ドリフト領域５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ドレイン領域６のｎ型不純物濃度は、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であってもよい。
ドリフト領域５は、１μｍ以上２５μｍ以下の厚さを有していてもよい。ドリフト領域５の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、または、２０μｍ以上２５μｍ以下であってもよい。ドリフト領域５の厚さは、５μｍ以上２０μｍ以下であることが好ましい。ドリフト領域５の厚さは、この形態では、１０μｍ程度である。
ドレイン領域６は、ドリフト領域５の厚さを超える厚さを有している。ドレイン領域６の厚さは、５０μｍ以上４５０μｍ以下であってもよい。ドレイン領域６の厚さは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または、３５０μｍ以上４５０μｍ以下であってもよい。
ドリフト領域５は、この形態では、ｎ型のエピタキシャル層によって形成されている。ドレイン領域６は、この形態では、ｎ＋型の半導体基板によって形成されている。
半導体装置１は、第２主面４の上に形成されたドレイン電極７を含む。ドレイン電極７は、ドレイン領域６に電気的に接続されている。ドレイン電極７は、半導体層２に電源電圧を伝達する。
ドレイン電極７は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極７は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極７は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。
半導体装置１は、第１主面３の表層部に形成されたｐ型のボディ領域８を含む。ボディ領域８は、ドリフト領域５の表層部に形成されている。ボディ領域８の底部は、ドリフト領域５の底部に対して第１主面３側の領域に形成されている。ボディ領域８のｐ型不純物濃度は、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下であってもよい。
ボディ領域８の厚さＴＢは、０．５μｍ以上１．５μｍ以下であってもよい。厚さＴＢは、第１主面３を基準としたときのボディ領域８の法線方向Ｚの厚さである。厚さＴＢは、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。
半導体装置１は、第１主面３に形成された複数のトレンチ１０を含む。複数のトレンチ１０は、第１方向Ｘに沿って間隔を空けて形成されている。複数のトレンチ１０は、平面視において第１方向Ｘに交差する第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。第１方向Ｘは、より具体的には、第２方向Ｙに直交する。これにより、複数のトレンチ１０は、平面視において全体として第２方向Ｙに沿って延びるストライプ状に形成されている。
互いに隣り合う複数のトレンチ１０の中央部間のピッチＰは、０．５μｍ以上５μｍ以下であってもよい。ピッチＰは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。ピッチＰは、１μｍ以上３μｍ以下であることが好ましい。
複数のトレンチ１０は、ボディ領域８を貫通し、ドリフト領域５に達している。これにより、ボディ領域８が、第１主面３の表層部において複数のトレンチ１０の間の領域に形成されている。複数のトレンチ１０は、ドリフト領域５の底部に対して第１主面３側に間隔を空けてそれぞれ形成されている。
複数のトレンチ１０は、第１トレンチ部１１および第２トレンチ部１２を含むダブルトレンチ構造をそれぞれ有している。第１トレンチ部１１は、第１主面３に形成されている。第１トレンチ部１１は、より具体的には、第１主面３を第２主面４に向けて掘り下げることによって形成されている。第１トレンチ部１１は、ボディ領域８の底部に対して第１主面３側に間隔を空けて形成されている。
第１トレンチ部１１は、第１側壁１３および第１底壁１４を含む。図１の領域では、第１側壁１３の一部が消失しているため、第１側壁１３の消失部が破線によって示されている。第１底壁１４は、ボディ領域８の底部に対して第１主面３側に間隔を空けて形成されている。第１底壁１４は、第１主面３に対して傾斜した傾斜面を有している。第１底壁１４は、より具体的には、第１トレンチ部１１の内部から半導体層２に向かう湾曲状に形成されている。
第１トレンチ部１１は、第１幅Ｗ１および第１深さＤ１を有している。第１幅Ｗ１は、第１トレンチ部１１の第１方向Ｘの開口幅である。第１深さＤ１は、第１主面３を基準としたときの第１トレンチ部１１の法線方向Ｚの深さである。
第１幅Ｗ１は、０．５μｍ以上４．５μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、または、４μｍ以上４．５μｍ以下であってもよい。第１幅Ｗ１は、１μｍ以上２．５μｍ以下であることが好ましい。
第１深さＤ１は、０．４μｍ以上１．６μｍ以下であってもよい。第１深さＤ１は、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１μｍ以下、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、または、１．４μｍ以上１．６μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上１μｍ以下であることが好ましい。
第２トレンチ部１２は、第１トレンチ部１１の第１底壁１４に形成されている。第２トレンチ部１２は、より具体的には、第１トレンチ部１１の第１底壁１４を第２主面４に向けて掘り下げることによって形成されている。第２トレンチ部１２は、ボディ領域８を貫通し、ドリフト領域５に達している。
第２トレンチ部１２は、第１トレンチ部１１の第１底壁１４の中央部に形成され、第１底壁１４の縁部１５を露出させている。これにより、第１トレンチ部１１は、第１底壁１４の縁部１５に応じた分だけ、第２トレンチ部１２から第１主面３に沿う横方向に張り出した構造を有している。
縁部１５の幅ＷＥは、０．１μｍ以上０．５μｍ以下であってもよい。幅ＷＥは、平面視において縁部１５が延びる方向に直交する方向の幅である。幅ＷＥは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。幅ＷＥは、０．１５μｍ以上０．３μｍ以下であることが好ましい。
第２トレンチ部１２は、第２側壁１６および第２底壁１７を含む。第２側壁１６は、第１トレンチ部１１の第１底壁１４に対して傾斜している。第２側壁１６は、より具体的には、法線方向Ｚに沿って延び、ボディ領域８およびドリフト領域５を露出させている。
半導体層２内において第２側壁１６が第１主面３との間で成す角度の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。つまり、第２トレンチ部１２は、断面視において第１主面３から第２底壁１７に向けて先細りになるテーパ形状に形成されていてもよい。
第２底壁１７は、ドリフト領域５の底部に対して第１主面３側の領域に位置している。つまり、第２底壁１７は、ドリフト領域５を露出させている。第２底壁１７は、ドリフト領域５の底部に向かう湾曲状に形成されている。
第２トレンチ部１２は、第２幅Ｗ２および第２深さＤ２を有している。第２幅Ｗ２は、第２トレンチ部１２の第１方向Ｘの開口幅である。第２深さＤ２は、第１トレンチ部１１の第１底壁１４を基準としたときの第２トレンチ部１２の法線方向Ｚの深さである。
第２幅Ｗ２は、第１幅Ｗ１未満（Ｗ２＜Ｗ１）である。第２幅Ｗ２は、０．３μｍ以上４μｍ以下であってもよい。第２幅Ｗ２は、０．３μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、または、３．５μｍ以上４μｍ以下であってもよい。第２幅Ｗ２は、０．８μｍ以上２．３μｍ以下であることが好ましい。
第２深さＤ２は、第１深さＤ１を超えている（Ｄ１＜Ｄ２）。第２深さＤ２は、１μｍ以上７μｍ以下であってもよい。第２深さＤ２は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。第２深さＤ２は、１．５μｍ以上６μｍ以下であることが好ましい。
第２底壁１７は、法線方向Ｚに関して、ドリフト領域５の底部から少なくとも１μｍ以上の距離Ｄを空けて形成されていることが好ましい。距離Ｄは、第２深さＤ２やドリフト領域５の厚さに応じて異なるが、１μｍ以上５μｍ以下であることが好ましい。
半導体装置１は、各第２トレンチ部１２の内壁に形成された絶縁層２１を含む。絶縁層２１は、第２トレンチ部１２の内壁に沿って膜状に形成されている。絶縁層２１は第２トレンチ部１２内においてＵ字状に窪んだＵ字空間を区画している。
絶縁層２１は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの少なくとも１つを含んでいてもよい。絶縁層２１は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層またはＴａ２Ｏ３層を含む単層構造を有していてもよい。絶縁層２１は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。絶縁層２１は、この形態では、ＳｉＯ２層を含む。
絶縁層２１は、第２トレンチ部１２の第２底壁１７側から第１トレンチ部１１側に向けてこの順に形成された底側絶縁層２２および開口側絶縁層２３を含む。底側絶縁層２２は、第２底壁１７側の内壁を被覆している。底側絶縁層２２は、より具体的には、ボディ領域８の底部に対して第２底壁１７側の内壁を被覆している。底側絶縁層２２は、第２底壁１７側においてＵ字空間を区画している。底側絶縁層２２の一部は、ボディ領域８に接していてもよい。
開口側絶縁層２３は、第２トレンチ部１２の開口側の内壁を被覆している。開口側絶縁層２３は、より具体的には、ボディ領域８の底部に対して第２トレンチ部１２の開口側の領域において第２側壁１６を被覆している。開口側絶縁層２３は、ボディ領域８に接している。開口側絶縁層２３の一部は、ドリフト領域５に接していてもよい。
底側絶縁層２２は、第１厚さＴ１を有している。開口側絶縁層２３は、第１厚さＴ１未満の第２厚さＴ２（Ｔ２＜Ｔ１）を有している。第２厚さＴ２は、第１厚さＴ１の１／１００以上１／１０以下であってもよい。第１厚さＴ１は、底側絶縁層２２において第２トレンチ部１２の内壁の法線方向に沿う厚さである。第２厚さＴ２は、開口側絶縁層２３において第２トレンチ部１２の内壁の法線方向に沿う厚さである。
第２トレンチ部１２の第２幅Ｗ２に対する底側絶縁層２２の第１厚さＴ１の比Ｔ１／Ｗ２は、０．１以上０．４以下であってもよい。比Ｔ１／Ｗ２は、０．１以上０．２以下、０．２以上０．３以下、または、０．３以上０．４以下であってもよい。比Ｔ１／Ｗ２は、０．２５以上０．３５以下であることが好ましい。
底側絶縁層２２の第１厚さＴ１は、０．１μｍ以上１．５μｍ以下であってもよい。第１厚さＴ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。第１厚さＴ１は、０．１５μｍ以上１μｍ以下であることが好ましい。
開口側絶縁層２３の第２厚さＴ２は、０．０３μｍ以上０．１５μｍ以下であってもよい。第２厚さＴ２は、０．０３μｍ以上０．０５μｍ以下、０．０５μｍ以上０．０７５μｍ以下、０．０７５μｍ以上０．１μｍ以下、０．１μｍ以上０．１２５μｍ以下、または、０．１２５μｍ以上０．１５μｍ以下であってもよい。第２厚さＴ２は、０．０５μｍ以上０．１μｍ以下であることが好ましい。
半導体装置１は、絶縁層２１を挟んで各第２トレンチ部１２に埋設された埋設電極２４（第１電極）を含む。埋設電極２４は、この形態では、底側電極２５、開口側電極２６および中間絶縁層２７を含む絶縁分離型のスプリット電極構造を有している。
底側電極２５に基準電圧（たとえばグランド電圧）が印加され、開口側電極２６にゲート電圧が印加されてもよい。この場合、底側電極２５がフィールド電極として機能する一方で、開口側電極２６がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
底側電極２５および開口側電極２６にゲート電圧が印加されてもよい。この場合、底側電極２５および開口側電極２６は、ゲート電極として機能する。これにより、底側電極２５および開口側電極２６の間の電圧降下を抑制できるから、底側電極２５および開口側電極２６の間の不所望な電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
底側電極２５は、絶縁層２１を挟んで第２底壁１７側に埋設されている。底側電極２５は、より具体的には、底側絶縁層２２を挟んで第２底壁１７側に埋設されている。底側電極２５は、底側絶縁層２２を挟んでドリフト領域５に対向している。底側電極２５の一部は、底側絶縁層２２を挟んでボディ領域８に対向していてもよい。
底側電極２５は、上端部２８、下端部２９および壁部３０を含む。上端部２８は、第２トレンチ部１２の開口側に位置している。下端部２９は、第２トレンチ部１２の第２底壁１７側に位置している。壁部３０は、上端部２８および下端部２９を接続し、第２トレンチ部１２の第２側壁１６に沿って壁状に延びている。
上端部２８は、法線方向Ｚに関して、第２トレンチ部１２の中間部よりも第２トレンチ部１２の開口側に位置していてもよい。上端部２８の第１方向Ｘの幅は、壁部３０の第１方向Ｘの幅未満である。底側電極２５は、図示しない領域においてトレンチ１０の開口に引き出された引き出し部を含む。ゲート電圧または基準電圧は、底側電極２５の引き出し部に印加される。
下端部２９は、第２トレンチ部１２の第２底壁１７に向かう湾曲状に形成されている。下端部２９は、より具体的には、底側絶縁層２２によって区画されたＵ字空間の底壁に倣って形成され、第２トレンチ部１２の第２底壁１７に向かう滑らかな湾曲状に形成されている。このような構造によれば、底側電極２５に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。
底側電極２５は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。底側電極２５は、この形態では、導電性ポリシリコンを含む。底側電極２５は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
開口側電極２６は、絶縁層２１を挟んで第２トレンチ部１２の開口側に埋設されている。開口側電極２６は、より具体的には、開口側絶縁層２３を挟んで第２トレンチ部１２の開口側に埋設されている。開口側電極２６は、開口側絶縁層２３を挟んでボディ領域８に対向している。開口側電極２６の一部は、開口側絶縁層２３を挟んでドリフト領域５に対向していてもよい。
開口側電極２６は、この形態では、第１トレンチ部１１の第１底壁１４から第２トレンチ部１２側に間隔を空けて形成されている。これにより、開口側電極２６は、第２トレンチ部１２の開口側において第２側壁１６との間でリセス空間を区画している。
開口側電極２６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。開口側電極２６は、底側電極２５と同一種の導電材料を含むことが好ましい。開口側電極２６は、この形態では、導電性ポリシリコンを含む。開口側電極２６は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
中間絶縁層２７は、底側電極２５および開口側電極２６の間に介在し、底側電極２５および開口側電極２６を電気的に絶縁している。中間絶縁層２７は、より具体的には、底側電極２５および開口側電極２６の間の領域において底側絶縁層２２から露出する底側電極２５の上端部２８を被覆している。中間絶縁層２７は、絶縁層２１（底側絶縁層２２および開口側絶縁層２３）に連なっている。
中間絶縁層２７は、法線方向Ｚに関して第３厚さＴ３を有している。第３厚さＴ３は、開口側絶縁層２３の第２厚さＴ２を超えている（Ｔ２＜Ｔ３）。第３厚さＴ３は、０．１μｍ以上１．５μｍ以下であってもよい。第３厚さＴ３は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。第３厚さＴ３は、０．２μｍ以上０．５μｍ以下であることが好ましい。
中間絶縁層２７は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの少なくとも１つを含んでいてもよい。中間絶縁層２７は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層またはＴａ２Ｏ３層を含む単層構造を有していてもよい。中間絶縁層２７は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。中間絶縁層２７は、絶縁層２１と同一の絶縁材料からなることが好ましい。中間絶縁層２７は、この形態では、ＳｉＯ２層からなる単層構造を有している。
半導体装置１は、埋設電極２４を被覆するように各第１トレンチ部１１に埋設された絶縁体３１を含む。絶縁体３１は、第１トレンチ部１１から露出する露出面３２を有している。露出面３２は、半導体層２の第１主面３に対して第１トレンチ部１１の第１底壁１４側に位置している。
法線方向Ｚに関して、露出面３２および第１主面３の間の距離ＤＥ１は、第１トレンチ部１１の第１深さＤ１未満（ＤＥ１＜Ｄ１）である。距離ＤＥ１は、０．１μｍ以上１．２μｍ以下であってもよい。距離ＤＥ１は、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１μｍ以下、または、１μｍ以上１．２μｍ以下であってもよい。
絶縁体３１は、第１トレンチ部１１内において第１底壁１４の縁部１５を被覆している。これにより、絶縁体３１は、断面視において第２トレンチ部１２から第１主面３に沿う横方向に張り出した延部３３を含む。延部３３の張り出量は、縁部１５の幅ＷＥによって調整される。絶縁体３１は、第２トレンチ部１２内において埋設電極２４（開口側電極２６）を被覆している。絶縁体３１は、第２トレンチ部１２内において絶縁層２１に連なっている。
絶縁体３１は、より具体的には、第２トレンチ部１２内に位置する第１領域３４、および、第１トレンチ部１１内に位置する第２領域３５を含む。第１領域３４は、第２トレンチ部１２内において開口側電極２６を被覆している。第２領域３５は、第１トレンチ部１１内において第１領域３４および第１トレンチ部１１の第１底壁１４を被覆している。絶縁体３１の延部３３は、第２領域３５によって形成されている。
第２領域３５の厚さは、第１領域３４の厚さ以下であってもよい。第２領域３５の厚さは、第１領域３４の厚さ未満であってもよい。第２領域３５の厚さは、第１領域３４の厚さ以上であってもよい。第２領域３５の厚さは、第１領域３４の厚さを超えていてもよい。
絶縁体３１は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの少なくとも１つを含んでいてもよい。絶縁体３１は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層またはＴａ２Ｏ３層を含む単層構造を有していてもよい。絶縁体３１は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。
絶縁体３１は、絶縁層２１と同一の絶縁材料からなることが好ましい。絶縁体３１は、この形態では、複数のＳｉＯ２層が積層された積層構造を有している。絶縁体３１の第１領域３４および第２領域３５は、ＳｉＯ２層によってそれぞれ形成されている。
半導体装置１は、複数の第１トレンチ部１１の間の領域にそれぞれ形成された複数のコンタクト孔４１を含む。複数のコンタクト孔４１は、１つの第１トレンチ部１１を挟み込む態様で、第１方向Ｘに沿って複数の第１トレンチ部１１と交互に形成されている。複数のコンタクト孔４１は、平面視において第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。
これにより、複数のコンタクト孔４１は、平面視において全体として第２方向Ｙに沿って延びるストライプ状に形成されている。具体的な図示は省略されるが、平面視において各コンタクト孔４１の第２方向Ｙの長さは、第１トレンチ部１１の第２方向Ｙの長さ未満であることが好ましい。
各コンタクト孔４１は、第１方向Ｘに隣り合う複数の絶縁体３１（露出面３２）を起点に、半導体層２を第２主面４に向けて掘り下げることによって形成されている。各コンタクト孔４１は、より具体的には、絶縁体３１の延部３３を起点に形成されている。
各コンタクト孔４１は、互いに隣り合う複数の絶縁体３１を露出させている。各コンタクト孔４１は、互いに隣り合う複数の第１トレンチ部１１に連なっている。各コンタクト孔４１は、より具体的には、互いに隣り合う複数の第１トレンチ部１１の第１底壁１４に連なっている。
各コンタクト孔４１は、ボディ領域８の底部に対して第１主面３側に間隔を空けて形成されている。各コンタクト孔４１は、平面視において第２トレンチ部１２から間隔を空けて形成されている。これにより、各コンタクト孔４１および第２トレンチ部１２の間の領域に半導体層２の一部が介在している。
各コンタクト孔４１は、第１方向Ｘに絶縁体３１に対向している。各コンタクト孔４１の一部は、第１方向Ｘに開口側電極２６に対向していてもよい。各コンタクト孔４１は、第１方向Ｘに絶縁体３１だけに対向していることが好ましい。
つまり、各コンタクト孔４１は、開口側電極２６に対して第１主面３側に間隔を空けて形成されていることが好ましい。この場合、コンタクト孔４１を開口側電極２６から離間させることができるから、開口側電極２６およびコンタクト孔４１の間で生じる電圧降下を抑制できる。これにより、コンタクト孔４１および開口側電極２６の間の領域において、不所望な電界集中を抑制できる。
各コンタクト孔４１は、コンタクト側壁４２およびコンタクト底壁４３を含む。コンタクト側壁４２は、法線方向Ｚに沿って延びている。コンタクト側壁４２は、半導体層２の一部を介して第２トレンチ部１２の第２側壁１６に対向している。
コンタクト側壁４２は、第１主面３に対して傾斜していてもよい。半導体層２内においてコンタクト側壁４２が第１主面３との間で成す角度の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。つまり、コンタクト孔４１は、第１主面３からコンタクト底壁４３に向かって先細りになるテーパ形状に形成されていてもよい。
コンタクト底壁４３は、ボディ領域８の底部に対して第１主面３側の領域に位置している。コンタクト底壁４３は、第１トレンチ部１１の第１底壁１４に対してボディ領域８の底部側の領域に位置している。
コンタクト孔４１は、コンタクト幅ＷＣおよびコンタクト深さＤＣを有している。コンタクト幅ＷＣは、コンタクト孔４１の第１方向Ｘの幅である。コンタクト深さＤＣは、絶縁体３１の露出面３２を基準としたときのコンタクト孔４１の法線方向Ｚの深さである。
コンタクト幅ＷＣは、第１トレンチ部１１の第１幅Ｗ１未満（ＷＣ＜Ｗ１）であることが好ましい。コンタクト幅ＷＣは、第２トレンチ部１２の第２幅Ｗ２未満（ＷＣ＜Ｗ２）であることがさらに好ましい。
コンタクト幅ＷＣは、０．１μｍ以上１μｍ以下であってもよい。コンタクト幅ＷＣは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。コンタクト幅ＷＣは、０．２μｍ以上０．６μｍ以下であることが好ましい。
コンタクト深さＤＣは、第１トレンチ部１１の第１深さＤ１以上（Ｄ１≦ＤＣ）であってもよいし、第１トレンチ部１１の第１深さＤ１未満（ＤＣ＜Ｄ１）であってもよい。コンタクト深さＤＣは、ボディ領域８の厚さＴＢ未満である（ＤＣ＜ＴＢ）。
コンタクト深さＤＣは、０．１μｍ以上１μｍ以下であってもよい。コンタクト深さＤＣは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。コンタクト深さＤＣは、０．２μｍ以上０．５μｍ以下であることが好ましい。
各コンタクト孔４１および第２トレンチ部１２の間の距離ＤＣＴは、０．０５μｍ以上０．６μｍ以下であってもよい。距離ＤＣＴは、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、０．４μｍ以上０．５μｍ以下、または、０．５μｍ以上０．６μｍ以下であってもよい。距離ＤＣＴは、０．１μｍ以上０．３μｍ以下であることが好ましい。
距離ＤＣＴは、第１底壁１４の縁部１５の幅ＷＥによって調整される。距離ＤＣＴは、コンタクト幅ＷＣ以下（ＤＣＴ≦ＷＣ）であることが好ましい。距離ＤＣＴは、コンタクト幅ＷＣ未満（ＤＣＴ＜ＷＣ）であることがさらに好ましい。
各コンタクト孔４１は、１５ｎｍ以下の位置ずれ量Ｍ（Ｍ≦１５ｎｍ）で形成されていることが好ましい。位置ずれ量Ｍは、互いに隣り合う２つの第２トレンチ部１２の間の中間部を基準（零地点）としたときのコンタクト孔４１の第１方向Ｘの位置ずれ量（絶対値）である。
位置ずれ量Ｍは、実測によって求められてもよい。位置ずれ量Ｍは、｜ＤＣＴ１−ＤＣＴ２｜／２の式で求められてもよい。「ＤＣＴ１」は、コンタクト孔４１および一方側の第２トレンチ部１２の間の距離ＤＣＴである。「ＤＣＴ２」は、コンタクト孔４１および他方側の第２トレンチ部１２の間の距離ＤＣＴである。「ＤＣＴ１」および「ＤＣＴ２」の差が小さいほど、設計値に対する電気的特性の変動を抑制できる。
半導体装置１は、ボディ領域８内において第１トレンチ部１１の第１底壁１４（縁部１５）に沿う領域にそれぞれ形成されたｎ＋型の複数のソース領域５１（不純物領域）を含む。ソース領域５１は、ドリフト領域５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域５１のｎ型不純物濃度は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であってもよい。
複数のソース領域５１は、平面視において複数の第１トレンチ部１１に沿って延びる帯状にそれぞれ形成されている。各ソース領域５１は、断面視において対応する第１トレンチ部１１の第１底壁１４からボディ領域８の底部に向けて延びる帯状に形成されている。
各ソース領域５１は、対応する第１トレンチ部１１から露出する絶縁体３１を被覆している。各ソース領域５１は、さらに、絶縁体３１を法線方向Ｚに沿って横切り、対応する第２トレンチ部１２から露出する開口側絶縁層２３を被覆している。
これにより、各ソース領域５１は、開口側絶縁層２３を挟んで対応する開口側電極２６に対向している。各ソース領域５１の底部は、ボディ領域８の底部に対して第１トレンチ部１１側の領域に位置している。各ソース領域５１は、ボディ領域８内においてドリフト領域５との間でＭＩＳＦＥＴのチャネル領域を画定する。
各ソース領域５１は、対応する第２トレンチ部１２およびコンタクト孔４１の間の領域に形成されている。各ソース領域５１は、コンタクト側壁４２を被覆している。各ソース領域５１は、コンタクト底壁４３を露出させている。これにより、各ソース領域５１は、第１トレンチ部１１の第１底壁１４、第２トレンチ部１２の第２側壁１６、および、コンタクト孔４１のコンタクト側壁４２を被覆している。
各ソース領域５１は、ソース幅ＷＳおよびソース厚さＴＳを有している。ソース幅ＷＳは、各ソース領域５１の第１方向Ｘの幅である。ソース厚さＴＳは、絶縁体３１の露出面３２を基準としたときの各ソース領域５１の法線方向Ｚの厚さである。ソース幅ＷＳは、縁部１５の幅ＷＥによって調整される。
ソース厚さＴＳは、ソース幅ＷＳ以上（ＷＳ≦ＴＳ）である。これにより、各ソース領域５１は、１以上のアスペクト比ＴＳ／ＷＳを有している。アスペクト比ＴＳ／ＷＳは、ソース幅ＷＳに対するソース厚さＴＳの比である。ソース厚さＴＳは、この形態では、ソース幅ＷＳを超えている（ＷＳ＜ＴＳ）。つまり、アスペクト比ＴＳ／ＷＳは、１を超えている。
ソース幅ＷＳは、コンタクト幅ＷＣ以下（ＷＳ≦ＷＣ）であることが好ましい。ソース幅ＷＳは、この形態では、コンタクト幅ＷＣ未満（ＷＳ＜ＷＣ）である。ソース厚さＴＳは、コンタクト深さＤＣ以上（ＤＣ≦ＴＳ）であることが好ましい。ソース厚さＴＳは、この形態では、コンタクト深さＤＣを超えている（ＤＣ＜ＴＳ）。
ソース幅ＷＳは、０．１μｍ以上０．６μｍ以下であってもよい。ソース幅ＷＳは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、０．４μｍ以上０．５μｍ以下、または、０．５μｍ以上０．６μｍ以下であってもよい。ソース幅ＷＳは、０．１５μｍ以上０．３μｍ以下であることが好ましい。
ソース厚さＴＳは、０．１μｍ以上１μｍ以下であってもよい。ソース厚さＴＳは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。ソース厚さＴＳは、０．２μｍ以上０．５μｍ以下であることが好ましい。
半導体装置１は、ボディ領域８内において複数のコンタクト孔４１に沿う領域にそれぞれ形成されたｐ＋型の複数のコンタクト領域５２を含む。各コンタクト領域５２は、各コンタクト底壁４３に沿って形成されている。各コンタクト領域５２は、ボディ領域８のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各コンタクト領域５２のｐ型不純物濃度は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であってもよい。
各コンタクト領域５２は、各コンタクト底壁４３の全域を被覆している。各コンタクト領域５２は、コンタクト底壁４３に対して平行に延び、複数のソース領域５１に電気的に接続されている。各コンタクト領域５２は、コンタクト孔４１の角部を介してコンタクト側壁４２を被覆する部分を有していてもよい。
各コンタクト領域５２の底部は、ボディ領域８の底部に対してコンタクト底壁４３側の領域に位置している。各コンタクト領域５２の底部は、より具体的には、複数のソース領域５１の底部に対してコンタクト底壁４３側の領域に位置している。
半導体装置１は、第１主面３の上に形成されたソース電極５３（第２電極）を含む。ソース電極５３は、ボディ領域８、ソース領域５１およびコンタクト領域５２に基準電圧（たとえばグランド電圧）を伝達する。
ソース電極５３は、複数のトレンチ１０（絶縁体３１）を被覆し、複数のコンタクト孔４１に入り込んでいる。ソース電極５３は、複数のコンタクト孔４１内においてボディ領域８、複数のソース領域５１および複数のコンタクト領域５２に電気的に接続されている。
ソース電極５３は、複数の第１電極部５４および第２電極部５５を含む。複数の第１電極部５４は、複数のコンタクト孔４１内に位置する部分である。第２電極部５５は、複数のコンタクト孔４１外に位置する部分である。
各第１電極部５４は、対応するコンタクト孔４１内において複数のソース領域５１およびコンタクト領域５２に電気的に接続されている。また、各第１電極部５４は、コンタクト領域５２を介してボディ領域８に電気的に接続されている。各第１電極部５４は、コンタクト側壁４２から露出する絶縁体３１に接している。
各第１電極部５４は、コンタクト孔４１から露出する電極面５６を有している。電極面５６は、第１主面３に対してコンタクト底壁４３側に位置している。電極面５６は、絶縁体３１の露出面３２に連なっている。電極面５６は、絶縁体３１の露出面３２に面一に形成されていてもよい。電極面５６は、複数の絶縁体３１に接する部分を起点にコンタクト底壁４３に向かって窪んだ湾曲面を有していてもよい。
法線方向Ｚに関して、電極面５６および第１主面３の間の距離ＤＥ２は、第１トレンチ部１１の第１深さＤ１未満（ＤＥ２＜Ｄ１）である。距離ＤＥ２は、０．１μｍ以上１．４μｍ以下であってもよい。距離ＤＥ２は、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１μｍ以下、１μｍ以上１．２μｍ以下、または、１．２μｍ以上１．４μｍ以下であってもよい。
各第１電極部５４は、この形態では、複数の電極が積層された積層構造を有している。第１電極部５４は、この形態では、コンタクト孔４１の内壁からこの順に積層された第１層５７および第２層５８を含む。
第１層５７は、コンタクト孔４１の内壁に沿って膜状に形成されている。第１層５７は、コンタクト孔４１内においてリセス空間を区画している。第１層５７は、Ｔｉ（チタン）層およびＴｉＮ（窒化チタン）層のうちの少なくとも１つを含む。
第１層５７は、コンタクト孔４１の内壁からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有していてもよい。第１層５７は、Ｔｉ層またはＴｉＮ層を含む単層構造を有していてもよい。第１層５７は、第２層５８に対するバリア層として機能している。
第２層５８は、第１層５７を挟んでコンタクト孔４１に埋設されている。第２層５８は、より具体的には、第１層５７によって区画されたリセス空間に埋設されている。第２層５８は、Ｗ（タングステン）層を含む。各第１電極部５４の電極面５６は、第１層５７および第２層５８によって形成されている。
第２電極部５５は、複数の第１電極部５４を被覆している。第２電極部５５は、複数の第１電極部５４を介して、ボディ領域８、複数のソース領域５１および複数のコンタクト領域５２に電気的に接続されている。
第２電極部５５は、より具体的には、複数の第１電極部５４の電極面５６および複数の絶縁体３１の露出面３２を被覆している。これにより、第２電極部５５は、第１主面３に対して第２主面４側の領域において、絶縁体３１の露出面３２に接すると同時に、第１電極部５４の電極面５６に接続されている。
第２電極部５５は、ニッケル層、パラジウム層、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１つを含んでいてもよい。第２電極部５５は、ニッケル層、パラジウム層、アルミニウム層、銅層、アルミニウム合金層および銅合金層を含む単層構造を有していてもよい。第２電極部５５は、ニッケル層、パラジウム層、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。
図４は、オン抵抗値およびコンタクト孔４１の位置ずれ量Ｍの関係を実測によって調べたグラフである。図４において縦軸はオン抵抗値の変化率［％］を示し、横軸はコンタクト孔４１の位置ずれ量Ｍ［ｎｍ］を示している。
オン抵抗値は、設計値を基準としたときの変化率を表している。図４では、位置ずれ量Ｍを正負で表している。位置ずれ量Ｍが正であるとは、コンタクト孔４１が一方側の第２トレンチ部１２に近接することを意味する。位置ずれ量Ｍが負であるとは、コンタクト孔４１が他方側の第２トレンチ部１２に近接することを意味する。
図４には、第１折れ線Ｌ１および第２折れ線Ｌ２が示されている。第１折れ線Ｌ１は、比較的大きいコンタクト幅ＷＣを有する寸法大のコンタクト孔４１のオン抵抗値を示している。寸法大のコンタクト孔４１のコンタクト幅ＷＣは１μｍを超えている。
第２折れ線Ｌ２は、比較的小さいコンタクト幅ＷＣを有する寸法小のコンタクト孔４１のオン抵抗値を示している。寸法小のコンタクト孔４１のコンタクト幅ＷＣは０．１μｍ以上１μｍ以下である。
第１折れ線Ｌ１を参照して、寸法大のコンタクト孔４１の場合、±６０ｎｍの位置ずれ範囲内においてオン抵抗値の変化率の最大値が１３％を超えた。寸法大のコンタクト孔４１では、位置ずれ量Ｍの増加に応じてオン抵抗値が上昇する傾向にあることが分かった。
一方、第２折れ線Ｌ２を参照して、寸法小のコンタクト孔４１の場合、±６０ｎｍの位置ずれ範囲内においてオン抵抗値の変化率の最大値が１０％未満であった。オン抵抗値の変化率の最大値は、より具体的には、６％であった。
図５は、不適合数およびコンタクト孔４１の位置ずれ量Ｍの関係を実測によって調べたグラフである。図５において縦軸は不適合数［ｐｃｓ］を示し、横軸はコンタクト孔４１の位置ずれ量Ｍ［ｎｍ］を示している。不適合とは、半導体装置１に誘導性負荷が接続された場合に、誘導性負荷に起因して生じる逆起電力に対する耐量が設計値に満たないことを意味する。
ここでは、寸法大のコンタクト孔４１を有する半導体装置１において、位置ずれ量Ｍを−５５ｎｍ、−４５ｎｍ、−３０ｎｍ、−１５ｎｍ、０、１５ｎｍ、３０ｎｍ、４５ｎｍおよび５５ｎｍとしたものを１２個ずつ用意し、それぞれの耐量を測定した。
また、寸法小のコンタクト孔４１を有する半導体装置１において、位置ずれ量Ｍを−５５ｎｍ、−４５ｎｍ、−３０ｎｍ、−１５ｎｍ、０、１５ｎｍ、３０ｎｍ、４５ｎｍおよび５５ｎｍとしたものを１２個ずつ用意し、それぞれの耐量を測定した。
図５は、寸法大のコンタクト孔４１が形成された場合の不適合数、および、寸法小のコンタクト孔４１が形成された場合の不適合数が示されている。寸法大のコンタクト孔４１の場合、いずれの位置ずれ量Ｍにおいても不適合数はゼロであったため、グラフには表れていない。
一方、寸法小のコンタクト孔４１の場合、位置ずれ量Ｍが１５ｎｍを超えると、不適合数が増加することが分かった。また、寸法小のコンタクト孔４１の場合、コンタクト孔４１の位置ずれ量Ｍが１５ｎｍ以下になると、不適合数はゼロとなった。
図４の結果から、コンタクト孔４１は、比較的小さいコンタクト幅ＷＣを有していることが好ましいことが分かった。これにより、コンタクト孔４１の位置ずれに起因するオン抵抗値の上昇を抑制できる。また、互いに隣り合う複数のトレンチ１０の間のピッチＰを狭めることができる。
しかし、図５の結果から、０．１μｍ以上１μｍ以下の比較的小さいコンタクト幅ＷＣを有するコンタクト孔４１を形成する場合には、位置ずれ量Ｍの許容範囲が極めて狭くなることが分かった。この場合、１５ｎｍ以下の位置ずれ量Ｍでコンタクト孔４１を形成する必要があることが分かった。
以上、半導体装置１によれば、コンタクト孔４１が複数の絶縁体３１を利用して形成されている。コンタクト孔４１は、より具体的には、複数の絶縁体３１に対して自己整合的に形成されている。コンタクト孔４１は、複数の絶縁体３１を露出させるように半導体層２において複数の第１トレンチ部１１の間の領域に形成されている。
これにより、コンタクト孔４１の形成領域を複数の絶縁体３１の間の領域に制限できる。半導体層２において複数の絶縁体３１の間の領域は、レジストマスクのアライメント誤差の影響を受けない。これにより、コンタクト孔４１の位置ずれを適切に抑制できる。よって、コンタクト孔４１の位置ずれに起因する電気的特性の低下を抑制できる。
絶縁体３１は、より具体的には、第１トレンチ部１１の第１底壁１４（縁部１５）を被覆する延部３３を有している。コンタクト孔４１は、絶縁体３１の延部３３を起点に形成されている。これにより、コンタクト孔４１の配置を絶縁体３１の延部３３によって精確に調整できる。
たとえば、半導体装置１によれば、コンタクト孔４１を１５ｎｍ以下の位置ずれ量Ｍで複数のトレンチ１０の間の領域に適切に形成できる。この場合、複数のトレンチ１０のピッチＰは、０．５μｍ以上５μｍであることが好ましい。
また、コンタクト幅ＷＣは、第１トレンチ部１１の第１幅Ｗ１未満（ＷＣ＜Ｗ１）であることが好ましい。また、コンタクト幅ＷＣは、第２トレンチ部１２の第２幅Ｗ２未満（ＷＣ＜Ｗ２）であることが好ましい。
また、コンタクト幅ＷＣは、０．１μｍ以上１μｍ以下であることが好ましい。この場合、コンタクト幅ＷＣは、０．２μｍ以上０．６μｍ以下であることがさらに好ましい。また、各コンタクト孔４１および第２トレンチ部１２の間の距離ＤＣＴ（縁部１５の幅ＷＥ）は、コンタクト幅ＷＣ以下（ＤＣＴ≦ＷＣ）であることが好ましい。この場合、距離ＤＣＴは、０．０５μｍ以上０．６μｍ以下であってもよい。距離ＤＣＴは、０．１μｍ以上０．３μｍ以下であることが好ましい。
図６Ａ〜図６Ｕは、図１に対応する領域の断面図であって、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。
図６Ａを参照して、半導体層２のベースとなるシリコン製の半導体ウエハ層６１が用意される。半導体ウエハ層６１は、第１ウエハ主面６２および第２ウエハ主面６３を有している。半導体ウエハ層６１の第１ウエハ主面６２および第２ウエハ主面６３は、半導体層２の第１主面３および第２主面４にそれぞれ対応している。
半導体ウエハ層６１は、ｎ＋型の半導体ウエハ６４の主面の上にｎ型のエピタキシャル層６５を形成する工程を経て製造される。エピタキシャル層６５は、半導体ウエハ６４の主面からシリコンをエピタキシャル成長させることによって形成される。半導体ウエハ６４によってドレイン領域６が形成され、エピタキシャル層６５によってドリフト領域５が形成される。
次に、第１トレンチ部１１が、第１ウエハ主面６２に形成される。この工程では、まず、所定パターンを有する絶縁性の第１ハードマスク６６が第１ウエハ主面６２の上に形成される。第１ハードマスク６６は、第１ウエハ主面６２において第１トレンチ部１１を形成すべき領域を露出させる開口６７を有している。
第１ハードマスク６６は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。第１ハードマスク６６の開口６７は、レジストマスク（図示せず）を介するエッチング法によって形成されてもよい。
次に、半導体ウエハ層６１の不要な部分が、第１ハードマスク６６を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１トレンチ部１１が、第１ウエハ主面６２に形成される。
次に、図６Ｂを参照して、絶縁性の第２ハードマスク６８が、第１ウエハ主面６２の上に形成される。第２ハードマスク６８は、第１ハードマスク６６および第１トレンチ部１１の内壁に沿って膜状に形成される。第２ハードマスク６８は、ＣＶＤ法および／または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
次に、図６Ｃを参照して、第２ハードマスク６８の不要な部分が、エッチング法によって除去される。エッチング法は、異方性のドライエッチング法である。これにより、第１トレンチ部１１の第１側壁１３に第２ハードマスク６８の一部がサイドウォール６８ａとして残存する。つまり、サイドウォール６８ａは、第１トレンチ部１１の第１側壁１３に自己整合的に形成される。サイドウォール６８ａは、第１トレンチ部１１内において開口６９を区画している。サイドウォール６８ａによって区画された開口６９は、第１ハードマスク６６の開口６７の開口幅未満の開口幅を有している。
次に、半導体ウエハ層６１の不要な部分が、第１ハードマスク６６および第２ハードマスク６８を介するエッチング法によって除去される。これにより、第１トレンチ部１１の第１底壁１４に第２トレンチ部１２が形成される。第２トレンチ部１２は、第１トレンチ部１１との間で１つのトレンチ１０を形成する。その後、第１ハードマスク６６および第２ハードマスク６８は除去される。
次に、図６Ｄを参照して、絶縁層２１の底側絶縁層２２のベースとなる第１ベース絶縁層７０が形成される。第１ベース絶縁層７０は、第１ウエハ主面６２、第１トレンチ部１１の内壁および第２トレンチ部１２の内壁に沿って膜状に形成される。第１ベース絶縁層７０は、酸化処理法またはＣＶＤ法によって形成されてもよい。第１ベース絶縁層７０は、この形態では、熱酸化処理法によって形成されている。
この工程において、第１トレンチ部１１の第１側壁１３および第１ウエハ主面６２を接続する角部は、酸化によって丸められる。また、第１トレンチ部１１の第１側壁１３および第１底壁１４を接続する角部は、酸化によって丸められる。また、第１トレンチ部１１の第１底壁１４および第２トレンチ部１２の第２側壁１６を接続する角部は、酸化によって丸められる。また、第２トレンチ部１２の第２側壁１６および第２底壁１７を接続する角部は、酸化によって丸められる。
次に、図６Ｅを参照して、埋設電極２４の底側電極２５のベースとなる第１ベース電極層７１が、第１ウエハ主面６２の上に形成される。第１ベース電極層７１は、第１トレンチ部１１および第２トレンチ部１２を埋めて第１ウエハ主面６２を被覆する。第１ベース電極層７１は、導電性ポリシリコンを含む。第１ベース電極層７１は、ＣＶＤ法によって形成されてもよい。
次に、図６Ｆを参照して、第１ベース電極層７１の不要な部分が除去される。第１ベース電極層７１の不要な部分は、エッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ベース電極層７１は、エッチング面（上端部２８）が第２トレンチ部１２の深さ方向途中部に位置するまで除去される。これにより、埋設電極２４の底側電極２５が形成される。
次に、図６Ｇを参照して、第１ベース絶縁層７０の不要な部分が除去される。第１ベース絶縁層７０の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ベース絶縁層７０は、底側電極２５の上端部２８（壁部３０の一部）が露出するまで除去される。これにより、絶縁層２１の底側絶縁層２２が形成される。
次に、図６Ｈを参照して、中間絶縁層２７のベースとなる第２ベース絶縁層７３が形成される。第２ベース絶縁層７３は、第１トレンチ部１１および第２トレンチ部１２を埋めて第１ウエハ主面６２を被覆する。第２ベース絶縁層７３は、酸化処理法（たとえば熱酸化処理法）および／またはＣＶＤ法によって形成されてもよい。第２ベース絶縁層７３は、この形態では、ＣＶＤ法によって形成されている。
次に、図６Ｉを参照して、第２ベース絶縁層７３の不要な部分が除去される。第２ベース絶縁層７３の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第２トレンチ部１２内において底側電極２５を被覆する中間絶縁層２７が形成される。中間絶縁層２７は、第２トレンチ部１２の第２側壁１６との間でリセス空間を区画している。
次に、図６Ｊを参照して、絶縁層２１の開口側絶縁層２３のベースとなる第３ベース絶縁層７４が形成される。第３ベース絶縁層７４は、第２トレンチ部１２の第２側壁１６および第１ウエハ主面６２を被覆する。第３ベース絶縁層７４は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第３ベース絶縁層７４は、この形態では、熱酸化処理法によって形成されている。
次に、図６Ｋを参照して、埋設電極２４の開口側電極２６のベースとなる第２ベース電極層７５が、第１ウエハ主面６２の上に形成される。第２ベース電極層７５は、第２トレンチ部１２を埋めて第１ウエハ主面６２を被覆する。第２ベース電極層７５は、導電性ポリシリコンを含む。第２ベース電極層７５は、ＣＶＤ法によって形成されてもよい。
次に、図６Ｌを参照して、第２ベース電極層７５の不要な部分が除去される。第２ベース電極層７５の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第２ベース電極層７５は、第１トレンチ部１１の第１底壁１４が露出するまで除去される。第２ベース電極層７５は、この形態では、第２トレンチ部１２の第２側壁１６が露出するまで除去される。
次に、図６Ｍを参照して、絶縁体３１の一部（第１領域３４）のベースとなる第４ベース絶縁層７６が形成される。第４ベース絶縁層７６は、第１トレンチ部１１および第２トレンチ部１２を埋めて第１ウエハ主面６２を被覆する。第４ベース絶縁層７６は、第２トレンチ部１２内において開口側電極２６を被覆する。第４ベース絶縁層７６は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第４ベース絶縁層７６は、この形態では、ＣＶＤ法によって形成されている。
次に、図６Ｎを参照して、第１ウエハ主面６２の表層部にボディ領域８が形成される。ボディ領域８は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面６２の表層部にｐ型不純物を導入することによって形成される。ボディ領域８のｐ型不純物は、より具体的には、第１ウエハ主面６２および第１トレンチ部１１の第１側壁１３から第１ウエハ主面６２の表層部に導入される。
また、第１ウエハ主面６２の表層部にソース領域５１が形成される。ソース領域５１は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面６２の表層部にｎ型不純物を導入することによって形成される。ソース領域５１のｎ型不純物は、より具体的には、第１ウエハ主面６２および第１トレンチ部１１の第１側壁１３から第１ウエハ主面６２の表層部に導入される。
ボディ領域８の形成工程およびソース領域５１の形成工程の順序は任意である。ボディ領域８の形成工程の後、ソース領域５１の形成工程が実施されてもよい。ソース領域５１の形成工程の後、ボディ領域８の形成工程が実施されてもよい。
第４ベース絶縁層７６において絶縁体３１の第１領域３４となる部分は、ボディ領域８のｐ型不純物と同一種のｐ型不純物を含んでいてもよい。第４ベース絶縁層７６において絶縁体３１の第１領域３４となる部分は、ソース領域５１のｎ型不純物と同一種のｎ型不純物を含んでいてもよい。
次に、図６Ｏを参照して、絶縁体３１の一部（第２領域３５）のベースとなる第５ベース絶縁層７７が形成される。第５ベース絶縁層７７は、第１トレンチ部１１を埋めて第１ウエハ主面６２を被覆する。第５ベース絶縁層７７は、第１トレンチ部１１内において絶縁体３１の第１領域３４を被覆する。第５ベース絶縁層７７は、酸化処理法（たとえば熱酸化処理法）および／またはＣＶＤ法によって形成されてもよい。第５ベース絶縁層７７は、この形態では、ＣＶＤ法によって形成されている。
次に、図６Ｐを参照して、第５ベース絶縁層７７の不要な部分が除去される。第５ベース絶縁層７７の不要な部分は、第５ベース絶縁層７７において第１トレンチ部１１から露出する部分である。第５ベース絶縁層７７の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法によって除去されてもよい。
エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第５ベース絶縁層７７は、第１トレンチ部１１の第１側壁１３が露出するまで除去される。これにより、第２トレンチ部１２内に第１領域３４を含み、第１トレンチ部１１内に第２領域３５を含む絶縁体３１が形成される。
次に、図６Ｑを参照して、複数のコンタクト孔４１が、第１ウエハ主面６２に形成される。コンタクト孔４１は、半導体ウエハ層６１の不要な部分を除去することによって形成される。半導体ウエハ層６１の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法によって除去されてもよい。
レジストマスクは、複数のトレンチ１０（絶縁体３１）を一括して露出させ、それ以外の領域を被覆するように第１ウエハ主面６２の上に形成されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１ウエハ主面６２において複数の絶縁体３１から露出する部分が除去される。
複数のコンタクト孔４１は、複数の絶縁体３１に対して自己整合的に形成される。第１ウエハ主面６２において複数の絶縁体３１の間の領域は、レジストマスクのアライメント誤差の影響を受けない。これにより、コンタクト孔４１の位置ずれを適切に抑制できる。
次に、図６Ｒを参照して、複数のコンタクト孔４１のコンタクト底壁４３にコンタクト領域５２が形成される。コンタクト領域５２は、イオン注入マスク（図示せず）を介するイオン注入法によってコンタクト底壁４３にｐ型不純物を導入することによって形成される。
次に、図６Ｓを参照して、ソース電極５３の一部（第１電極部５４）のベースとなる第３ベース電極層７８が、第１ウエハ主面６２の上に形成される。第３ベース電極層７８の形成工程は、第１ウエハ主面６２側から第１層５７および第２層５８をこの順に形成する工程を含む。
第１層５７は、コンタクト孔４１の内壁および絶縁体３１の露出面３２に沿って膜状に形成される。第２層５８は、第１層５７に沿って膜状に形成される。第１層５７および第２層５８は、スパッタ法および／またはＣＶＤ法によってそれぞれ形成されてもよい。
次に、図６Ｔを参照して、第３ベース電極層７８の不要な部分が除去される。第３ベース電極層７８の不要な部分は、エッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第３ベース電極層７８の不要な部分は、絶縁体３１の露出面３２が露出するまで除去される。これにより、第１電極部５４がコンタクト孔４１内に形成される。
次に、図６Ｕを参照して、ソース電極５３の一部（第２電極部５５）のベースとなる第４ベース電極層７９が、第１ウエハ主面６２の上に形成される。第４ベース電極層７９は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。
次に、第４ベース電極層７９の不要な部分が除去される。第４ベース電極層７９の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、所定パターンを有する第２電極部５５が形成される。
次に、第２ウエハ主面６３の上に、ドレイン電極７が形成される。ドレイン電極７は、スパッタ法によって形成されてもよい。ドレイン電極７の形成工程は、必ずしもこのタイミングで実施される必要はない。ドレイン電極７の形成工程は、半導体ウエハ層６１の準備後（図６Ａ参照）、任意のタイミングで実施される。その後、半導体ウエハ層６１が選択的に切断されて、半導体装置１が切り出される。以上を含む工程を経て半導体装置１が製造される。
図７は、図１に対応する領域の断面図であって、本発明の第２実施形態に係る半導体装置８１の一部の領域を拡大して示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置８１は、絶縁体３１の露出面３２および第１電極部５４の電極面５６が半導体層２の第１主面３と同一平面上に位置している点において、半導体装置１とは異なる。コンタクト孔４１は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。絶縁体３１の第２領域３５の厚さは、絶縁体３１の第１領域３４の厚さを超えていてもよい。
半導体装置８１は、前述の第５ベース絶縁層７７の除去工程（図６Ｐ参照）において、半導体ウエハ層６１の第１ウエハ主面６２が露出するまで第５ベース絶縁層７７を除去することによって形成される。
以上、半導体装置８１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
図８は、図１に対応する領域の断面図であって、本発明の第３実施形態に係る半導体装置９１の一部の領域を拡大して示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置１では、絶縁層２１が底側絶縁層２２および開口側絶縁層２３を含み、埋設電極２４が底側電極２５、開口側電極２６および中間絶縁層２７を含む。これに対して、半導体装置９１では、絶縁層２１が底側絶縁層２２を含まず、埋設電極２４が底側電極２５および中間絶縁層２７を含まない。半導体装置９１では、絶縁層２１が開口側絶縁層２３に対応したゲート絶縁層９２を含み、埋設電極２４が開口側電極２６に対応したゲート電極９３を含む。
ゲート絶縁層９２は、第２トレンチ部１２の内壁に沿って膜状に形成されている。ゲート絶縁層９２は、第２トレンチ部１２内においてリセス空間を区画している。ゲート絶縁層９２は、一様な厚さを有していてもよい。ゲート絶縁層９２において第２底壁１７を被覆する部分の厚さは、ゲート絶縁層９２において第２側壁１６を被覆する部分の厚さを超えていてもよい。ゲート絶縁層９２は、一様な厚さを有していてもよい。
ゲート電極９３は、一体物として、ゲート絶縁層９２を挟んで第２トレンチ部１２に埋め込まれている。ゲート電極９３は、より具体的には、第２トレンチ部１２においてゲート絶縁層９２によって区画されたリセス空間に埋め込まれている。ゲート電極９３には、ゲート電圧が印加される。
ゲート電極９３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ゲート電極９３は、この形態では、導電性ポリシリコンを含む。ゲート電極９３は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
以上、半導体装置９１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施できる。
前述の各実施形態において、ｐ型の半導体部分がｎ型の半導体部分とされ、ｎ型の半導体部分がｐ型の半導体部分とされてもよい。この場合、前述の各実施形態の説明は、「ｎ型」の部分が「ｐ型」と読み替えられ、「ｐ型」の部分が「ｎ型」と読み替えられる。
前述の各実施形態において、ｎ＋型のドレイン領域６に代えてｐ＋型のコレクタ領域が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて絶縁ゲート型トランジスタの一例としてのＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体装置を提供できる。
この場合、前述の各実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。ＩＧＢＴを含む半導体装置によっても、前述の半導体装置１に対して述べた効果と同様の効果を奏することができる。
前述の各実施形態は、半導体層２がＳｉ（シリコン）からなる例について説明した。しかし、前述の各実施形態において、ワイドバンドギャップ半導体からなる半導体層２が採用されてもよい。たとえば、前述の各実施形態において、ワイドバンドギャップ半導体の一例としてのIII-V族半導体、ＳｉＣ（炭化ケイ素）またはダイヤモンドからなる半導体層２が採用されてもよい。III-V族半導体の一例として、ＧａＮ、ＧａＡｓ、ＡｌＮ、ＩｎＮ等が例示される。
この明細書は、第１〜第３実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１〜第３実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１〜第３実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体層
３ 第１主面
８ ボディ領域
１０ トレンチ
１１ 第１トレンチ部
１２ 第２トレンチ部
１３ 第１トレンチ部の第１側壁
１４ 第１トレンチ部の第１底壁
１６ 第２トレンチ部の第２側壁
１７ 第２トレンチ部の第２底壁
２１ 絶縁層
２２ 底側絶縁層
２３ 開口側絶縁層
２４ 埋設電極
２５ 底側電極
２６ 開口側電極
２７ 中間絶縁層
３１ 絶縁体
３２ 露出面
４１ コンタクト孔
５１ ソース領域
５２ コンタクト領域
５３ ソース電極
５４ 第１電極部
５５ 第２電極部
８１ 半導体装置
９１ 半導体装置
Ｗ１ 第１トレンチ部の第１幅
Ｗ２ 第２トレンチ部の第２幅
ＷＣ コンタクト幅

Claims (20)

  1. 主面を有する半導体層と、
    第１幅を有し、前記主面に形成された第１トレンチ部、および、前記第１幅未満の第２幅を有し、前記第１トレンチ部の底壁に形成された第２トレンチ部をそれぞれ含み、互いに間隔を空けて前記主面に形成された複数のトレンチと、
    各前記第２トレンチ部の内壁に形成された絶縁層と、
    前記絶縁層を挟んで各前記第２トレンチ部に埋設された第１電極と、
    前記第１電極を被覆するように各前記第１トレンチ部に埋設された絶縁体と、
    複数の前記絶縁体を露出させるように前記半導体層において複数の前記第１トレンチ部の間の領域に形成されたコンタクト孔と、
    前記コンタクト孔に埋設された第２電極と、を含む、半導体装置。
  2. 前記コンタクト孔は、前記第１トレンチ部に連なっている、請求項１に記載の半導体装置。
  3. 前記コンタクト孔は、前記第１幅未満の幅を有している、請求項１または２に記載の半導体装置。
  4. 前記コンタクト孔の幅は、前記第２幅未満である、請求項３記載の半導体装置。
  5. 平面視において各前記トレンチにおける前記第１トレンチ部および前記第２トレンチ部の間の距離は、前記コンタクト孔の幅以下である、請求項３または４に記載の半導体装置。
  6. 前記絶縁体は、前記半導体層の前記主面に対して前記第２トレンチ部側に位置する露出面を有している、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記第２電極は、前記絶縁体を被覆する部分、および、前記コンタクト孔に埋設された部分を含む、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記半導体層の前記主面の表層部において複数の前記トレンチの間の領域に形成された第１導電型のボディ領域をさらに含み、
    前記第２電極は、前記ボディ領域に電気的に接続されている、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ボディ領域内において前記第１トレンチ部の底壁に沿う領域に形成された第２導電型の不純物領域をさらに含み、
    前記第２電極は、前記不純物領域に電気的に接続されている、請求項８に記載の半導体装置。
  10. 前記ボディ領域内において前記コンタクト孔の底壁に沿う領域に形成され、前記ボディ領域の第１導電型不純物濃度を超える第１導電型不純物濃度を有する第１導電型のコンタクト領域をさらに含み、
    前記第２電極は、前記コンタクト領域を介して前記ボディ領域に電気的に接続されている、請求項８または９に記載の半導体装置。
  11. 前記第１電極は、前記絶縁層を挟んで前記第２トレンチ部の底壁側に埋設された底側電極、前記絶縁層を挟んで前記第２トレンチ部の開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含む絶縁分離型の電極構造を有している、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記絶縁層は、前記第２トレンチ部の底壁側の領域を被覆し、第１厚さを有する底側絶縁層、および、前記第２トレンチ部の開口側の領域を被覆し、前記第１厚さ未満の第２厚さを有する開口側絶縁層を含み、
    前記底側電極は、前記底側絶縁層を挟んで前記第２トレンチ部の底壁側に埋設され、
    前記開口側電極は、前記開口側絶縁層を挟んで前記第２トレンチ部の開口側に埋設されている、請求項１１に記載の半導体装置。
  13. 前記底側電極には、基準電圧またはゲート電圧が印加され、
    前記開口側電極には、ゲート電圧が印加される、請求項１１または１２に記載の半導体装置。
  14. 前記第１電極は、一体物として前記第２トレンチ部に埋設されている、請求項１〜１０のいずれか一項に記載の半導体装置。
  15. 主面を有する半導体層と、
    第１幅を有し、前記主面に形成された第１トレンチ部、および、前記第１幅未満の第２幅を有し、前記第１トレンチ部の底壁に形成された第２トレンチ部をそれぞれ含み、互いに間隔を空けて前記主面に形成された複数のトレンチと、
    各前記第２トレンチ部の内壁に形成された絶縁層と、
    前記絶縁層を挟んで各前記第２トレンチ部の底壁側に埋設された底側電極と、
    前記絶縁層を挟んで各前記第２トレンチ部の開口側に埋設された開口側電極と、
    前記底側電極および前記開口側電極の間に介在するように各前記第２トレンチ部内に形成された中間絶縁層と、
    前記開口側電極を被覆するように各前記第１トレンチ部に埋設された絶縁体と、
    複数の前記絶縁体を露出させるように前記半導体層において複数の前記第１トレンチ部の間の領域に形成されたコンタクト孔と、
    前記コンタクト孔に埋設された電極と、を含む、半導体装置。
  16. 前記コンタクト孔は、前記第１トレンチ部に連なっている、請求項１５に記載の半導体装置。
  17. 前記絶縁層は、前記第２トレンチ部の底壁側の領域を被覆し、第１厚さを有する底側絶縁層、および、前記第２トレンチ部の開口側の領域を被覆し、前記第１厚さ未満の第２厚さを有する開口側絶縁層を含み、
    前記底側電極は、前記底側絶縁層を挟んで前記第２トレンチ部の底壁側に埋設され、
    前記開口側電極は、前記開口側絶縁層を挟んで前記第２トレンチ部の開口側に埋設されている、請求項１５または１６に記載の半導体装置。
  18. 前記半導体層の前記主面の表層部において複数の前記トレンチの間の領域に形成された第１導電型のボディ領域をさらに含み、
    前記電極は、前記ボディ領域に電気的に接続されている、請求項１５〜１７のいずれか一項に記載の半導体装置。
  19. 前記ボディ領域内において前記第１トレンチ部の底壁に沿う領域に形成された第２導電型の不純物領域をさらに含み、
    前記電極は、前記不純物領域に電気的に接続されている、請求項１８に記載の半導体装置。
  20. 前記ボディ領域内において前記コンタクト孔の底壁に沿う領域に形成され、前記ボディ領域の第１導電型不純物濃度を超える第１導電型不純物濃度を有する第１導電型のコンタクト領域をさらに含み、
    前記電極は、前記コンタクト領域を介して前記ボディ領域に電気的に接続されている、請求項１８または１９に記載の半導体装置。
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