CN102468175A

CN102468175A - 晶体管的制作方法

Info

Publication number: CN102468175A
Application number: CN2010105493581A
Authority: CN
Inventors: 何其旸; 张翼英
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-11-18
Filing date: 2010-11-18
Publication date: 2012-05-23
Anticipated expiration: 2030-11-18
Also published as: CN102468175B

Abstract

本发明提供了一种晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底内形成有源极、漏极，所述半导体衬底表面形成有第一介质层；在所述源极和漏极之间的第一介质层内形成栅极，所述栅极位于源极和漏极之间的位置并超出该位置向所述源极或漏极延伸，向所述源极或漏极延伸的部分形成栅极延伸段，所述栅极延伸段与所述源极和漏极电绝缘；在所述第一介质层上方形成第二介质层；刻蚀所述第二介质层，形成接触孔，所述接触孔露出所述栅极延伸段以及与所述栅极延伸段相邻的源极或漏极；在所述接触孔内形成共享插塞，所述共享插塞通过所述栅极延伸段将所述栅极与源极或漏极电连接。本发明提高了晶体管的良率，提高了器件可靠性。

Description

晶体管的制作方法

技术领域

本发明涉及半导体技术领域，特别涉及晶体管的制作方法。

背景技术

随着工艺节点缩小至45纳米以下，为了减小器件的RC时间常数，采用金属栅极作为晶体管的栅极。为了简化工艺流程，金属栅极与源极(或漏极)共用一个接触插塞(Shared Contact，SC)，该接触塞称为共享插塞。

由于采用了金属栅极和共享插塞结构，使得现有的晶体管的制作方法与普通的采用多晶硅栅极的晶体管不同。具体请参考图1～图5所示的现有的采用金属栅极和共享插塞的晶体管的制作方法剖面结构示意图。

首先，请参考图1，提供半导体衬底100，所述半导体衬底100内形成有源极101、漏极102、位于所述源极101和漏极102之间的半导体衬底100表面的功能层(function layer)104、位于所述功能层104内的金属层105、位于所述功能层104两侧的侧墙(spacer)103、覆盖所述功能层104和半导体衬底100的介质层106，所述金属层105与所述功能层104构成栅极结构。

然后，参考图2，对所述介质层106进行刻蚀，去除部分覆盖于所述漏极102和金属层105上方的介质层106，在所述源极102和金属层105上方形成开口。所述开口用于填充金属，形成源极102和栅极结构的共享插塞。

接着，请参考图3，在所述开口内形成金属镍层107。

然后，请参考图4，对所述金属镍层107进行退火，所述金属镍与漏极102的半导体衬底的硅反应，形成硅化镍(NixSiy，x+y＝1)。所述硅化镍形成于漏极102上。然后，利用湿法刻蚀工艺，将位于金属层105、功能层104、侧墙103和介质层106上的金属镍层去除(由于位于金属层105、功能层104、侧墙103和介质层106上的金属镍层下方没有硅，因而所述金属镍层经过退火仍然为金属镍层)。

接着，请参考图5，在所述开口内填充钨，形成金属层105和漏极102的共享插塞。

在专利公开号为CN101593686A的中国发明专利申请中还可以发现更多关于金属栅极的制作方法。

在实际中发现，利用现有技术制作的晶体管的良率低，器件可靠性较差。

发明内容

本发明解决的问题是提供了一种晶体管的制作方法，所述方法提高了晶体管的良率，改善了器件的可靠性。

为解决上述问题，本发明提供一种晶体管的制作方法，包括：

提供半导体衬底，所述半导体衬底内形成有源极、漏极，所述半导体衬底表面形成有第一介质层；

在所述源极和漏极之间的第一介质层内形成栅极，所述栅极位于源极和漏极之间的位置并超出该位置向所述源极或漏极延伸，向所述源极或漏极延伸的部分形成栅极延伸段，所述栅极延伸段与所述源极和漏极电绝缘；

在所述第一介质层上方形成第二介质层；

刻蚀所述第二介质层，形成接触孔，所述接触孔露出所述栅极延伸段以及与所述栅极延伸段相邻的源极或漏极；

在所述接触孔内形成共享插塞，所述共享插塞通过所述栅极延伸段将所述栅极与源极或漏极电连接。可选地，所述栅极包括功能层和位于所述功能层上方的金属层；

可选地，所述栅极延伸段包括功能层和位于所述功能层上方的金属层。

可选地，所述栅极和栅极延伸段的制作方法包括：

在所述第一介质层内形成第一开口，所述第一开口露出下方的第一介质层，所述第一开口位于所述源极和漏极之间的半导体衬底上；

在所述第一介质层内形成第二开口，所述第二开口与所述第一开口相通，所述第二开口露出源极或漏极上方的第一介质层；

在所述第一开口和第二开口内沉积功能层；

在所述功能层上方沉积金属层，所述金属层至少填充满所述第一开口和第二开口，位于所述第一开口内的所述功能层和金属层构成所述栅极，位于所述第二开口内的所述功能层和金属层构成所述栅极延伸段。

可选地，还包括：进行平坦化工艺，使得所述功能层和金属层与所述第一介质层齐平。

可选地，所述共享插塞的材质为导电物质。

可选地，在形成所述共享插塞前，还包括在所述接触孔内制作接触金属层的步骤。

可选地，所述接触金属层的材质为金属硅化物。

可选地，所述栅极延伸段的长度范围为所述源极或漏极长度的1/4～1/3。

可选地，所述栅极延伸段的长度范围为20～40纳米。

与现有技术相比，本发明具有以下优点：

通过在提供具有源极和漏极的半导体衬底，在半导体衬底上形成第一介质层，在所述第一介质层内形成栅极和栅极延伸段，然后在所述第一介质层上形成的第二介质层，刻蚀所述源极或漏极上方的第二介质层，形成接触孔时，所述接触孔露出所述栅极延伸段，栅极延伸段替代栅极，避免了对栅极本身的损伤，所述接触孔内形成的共享插塞通过所述栅极延伸段将所述栅极与源极或漏极电连接。本发明保护了栅极，防止了栅极的功能层和金属层的损伤，提高了制作的晶体管的良率，改善了晶体管的可靠性。

附图说明

图1～图5是现有技术的晶体管制作方法剖面结构示意图。

图6是本发明的晶体管制作方法流程示意图。

图7～图14本发明一个实施例的晶体管制作方法流程示意图。

具体实施方式

利用现有技术制作的晶体管的良率低，器件可靠性较差。经过发明人研究发现，由于现有技术的晶体管的栅极受损或栅极失效引起了晶体管的良率低以及器件的可靠性差。由于在制作过程接触孔的刻蚀工艺将栅极的金属层和功能层损伤，使得栅极受损或栅极失效，造成栅极无法正常工作甚至破坏栅极的结构。

具体请参考图3，现有技术沉积金属镍层107于所述开口露出的漏极102、金属层105、功能层104、介质层106，然后利用利用退火，使得金属镍层107与漏极102的半导体衬底的硅反应，形成硅化镍。漏极102上方以外的其他金属镍层107下方没有硅，因此在退火后仍然为金属镍。

参考图4，在进行湿法刻蚀工艺时，利用酸性溶液将未与硅发生反应的金属镍层107去除，在去除金属镍层107的同时，对部分金属层105、功能层104造成了损伤，使得金属层105的形貌以及功函数都发生变化，不符合器件设计时要求，且所述变化是不可控的，这影响了栅极的性能，也影响了工艺的稳定性，并且严重的情况下可能导致产品报废，影响产品的良率。

为了解决上述问题，本发明提出一种晶体管的制作方法，请参考图6所示的本发明的晶体管制作方法流程示意图，所述方法包括：

步骤S1，提供半导体衬底，所述半导体衬底内形成有源极、漏极，所述半导体衬底表面形成有第一介质层；

步骤S2，在所述源极和漏极之间的第一介质层内形成栅极，所述栅极位于源极和漏极之间的位置并超出该位置向所述源极或漏极延伸，向所述源极或漏极延伸的部分形成栅极延伸段，所述栅极延伸段与所述源极和漏极电绝缘；

步骤S3，在所述第一介质层上方形成第二介质层；

步骤S4，刻蚀所述第二介质层，形成接触孔，所述接触孔露出所述栅极延伸段以及与所述栅极延伸段相邻的源极或漏极；

步骤S5，在所述接触孔内形成共享插塞，所述共享插塞通过所述栅极延伸段将所述栅极与源极或漏极电连接。

下面结合具体的实施例对本发明的技术方案进行详细的说明。

请参考图7～图14所示的本发明一个实施例的晶体管制作方法剖面结构示意图。

首先，请参考图7，提供半导体衬底200，所述半导体衬底200表面形成有第一介质层204。所述第一介质层204内形成有伪栅极(dummy gate)205和位于所述伪栅极205两侧的侧墙203。所述伪栅极205两侧的半导体衬底200内形成源极201、漏极202。

其中，所述半导体衬底200材质可以为硅、锗硅或绝缘体上硅。

本实施例中，所述伪栅极205用于定义后续形成的栅极的位置、以及所述源极201和漏极202的位置。在实际中，所述伪栅极205通常先于所述源极201和漏极202形成在所述半导体衬底200上，即所述源极201和漏极202通常为以所述伪栅极205为掩膜进行离子注入形成。

所述伪栅极205和源极201、漏极202的制作方法将在后续进行详细地说明。

由于所述伪栅极205最终将会被去除，因此，所述伪栅极205的材质应选择与所述第一介质层204具有刻蚀选择比的材质。本实施例中，所述伪栅极205的材质为多晶硅。在其他的实施例中，所述伪栅极205的材质还可以为非晶碳。

所述伪栅极205的制作方法与普通的多晶硅栅极的制作方法相同。以在所述半导体衬底200上制作伪栅极205、源极201、漏极202、侧墙203和第一介质层204为例，所述方法包括：

首先，在半导体衬底200上形成多晶硅层，所述多晶硅层可以利用化学气相沉积或炉管沉积的方法制作；

然后，对所述多晶硅层进行刻蚀，形成所述伪栅极205；

然后，在所述伪栅极205两侧形成侧墙203，所述侧墙203的材质为可以为氧化硅、氮化硅或ONO(氧化硅-氮化硅-氧化硅)的多层结构；

接着，以所述伪栅极205为掩膜，对所述半导体衬底200进行离子注入，在所述半导体衬底200两侧的形成所述源极201和漏极202；

最后，在所述半导体衬底200上形成第一介质层204，所述第一介质层204与所述伪栅极205齐平。

所述第一介质层204的材质为电绝缘材质，其厚度范围为300～8000埃，优选为1000～5000埃，例如为2000埃、4000埃等。

作为本发明的一个实施例，所述第一介质层204的材质为低K介质层，以减小晶体管的RC时间常数，改善器件的性能。本实施例中，所述低K介质层的K值小于3.5。所述低K介质层204可以为黑金刚钻石(Black Diamond，BD)。

作为本发明的又一实施例，所述第一介质层204的材质也可以用为普通的氧化硅(即K指大于等于3.5的氧化硅)，其可以利用氧化工艺或沉积工艺形成。所述氧化工艺、沉积工艺的参数设置与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。

作为本发明的其他实施例，所述第一介质层204的材质还可以为氮化硅、碳化硅、含氮碳化硅或氮氧化硅，其制作方法可以为化学气相沉积工艺。

请参考图8，沿所述伪栅极205的厚度方向去除部分伪栅极205，在剩余的伪栅极205上方形成沟槽206。作为一个实施例，所述伪栅极205利用刻蚀方法去除，所述刻蚀为等离子体刻蚀。所述剩余的伪栅极205的厚度占刻蚀前的伪栅极205厚度的比例为5～20％。所述剩余的伪栅极205用于保护半导体衬底200，防止半导体衬底200受到刻蚀工艺的损伤。在其他的实施例中，在保证不损伤所述半导体衬底200的前提下，也可以将全部的伪栅极205去除。

然后，请参考图9，在所述介质层204表面和伪栅极205表面形成抗反射层207，所述抗反射层207至少填充满所述沟槽206(结合图8)。所述抗反射层207应选择与所述介质层204具有相近或相同刻蚀选择比的材质，且所述抗反射层207应选择与所述剩余的伪栅极205具有刻蚀选择比的材质。

接着，继续参考图9，在所述抗反射层207上形成光刻胶层208，所述光刻胶层208内形成有光刻胶开口。所述光刻胶开口的宽度大于所述伪栅极205的宽度，两者之差为20～40纳米。

然后，请参考图10，以所述光刻胶层208为掩膜，沿所述光刻胶开口进行刻蚀，去除所述抗反射层207、伪栅极205和部分第一介质层204，在所述第一介质层204内形成第一开口209和第二开口210，所述第一开口209与第二开口210相通。

本实施例中，刻蚀分为多个步骤进行。具体为：首先为沿所述光刻胶开口向下，刻蚀所述抗反射层207和第一介质层204，由于所述抗反射层207和第一介质层204的刻蚀速率相同或接近，而所述抗反射层207与所述剩余的伪栅极205具有刻蚀选择比，从而所述刻蚀工艺停止在所述剩余的伪栅极205上，并且在所述第一介质层204内形成第二开口210；

然后，改变刻蚀工艺的参数设置，对所述剩余的伪栅极205进行刻蚀，直至露出所述半导体衬底200，所述第一介质层204内形成第一开口209，所述第一开口209与所述第二开口210相通；

最后，利用等离子体刻蚀工艺，去除所述光刻胶层208。

经过上述步骤，在所述第一介质层204内分别形成了第一开口209和与所述第一开口209相通的第二开口210，所述第一开口209和第二开口210的制作与现有的CMOS工艺兼容。在实际中，还可以利用其他的方法在所述第一介质层204内形成第一开口209和第二开口210，但是会增加工艺步骤，并且需要对现有的CMOS工艺流程进行改造。

接着，请参考图11，在所述半导体衬底200上依次形成功能层211和位于所述功能层211上方的金属层212。所述功能层211和金属层212至少填充满所述第一开口209和第二开口210(结合图10)。

所述功能层211的材质选自二氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌等一种；所述金属层212的材质选自钛、氮化钛、氮化钽、钽、碳化钽、氮化硅钽、钨、氮化钨中的一种或多种组合。

然后，参考图12，进行平坦化工艺，去除第一介质层204上方的多余的功能层211和金属层212，从而位于所述第一开口209内的功能层211和金属层212构成栅极，所述栅极位于所述源极201、漏极202之间的位置，并超出该位置向漏极202上方延伸，向所述漏极202上方延伸的部分形成栅极延伸段，所述栅极延伸段与所述源极201和漏极202电绝缘。所述栅极延伸段包围位于所述第二开口210内的功能层211和金属层212。所述栅极延伸段的长度范围为所述源极201或漏极202长度的1/4～1/3。所述栅极延伸段的长度范围为20～40纳米。

接着，请参考13，在所述漏极202以及部分栅极延伸段上方形成接触孔202。所述接触孔通过刻蚀工艺形成。

作为优选的实施例，在所述接触孔202内形成接触金属层(例如为钛、钨等)，所述接触金属层与所述接触孔202的侧壁、栅极延伸段和漏极202接触。然后，对所述接触金属层进行退火。经过所述退火步骤，位于所述漏极202的接触金属层与半导体衬底的硅(即与所述漏极202表面的硅)发生反应，形成金属硅化物，所述金属硅化物可以减小最终形成的共享插塞与所述漏极202之间的接触电阻；而位于所述接触孔202的侧壁和栅极延伸段的材质不是硅，因此，位于所述接触孔202的侧壁和栅极延伸段的接触金属层未与硅发生反应，因此，位于接触孔202的侧壁和栅极延伸段的接触金属层经过退火后材质不变。

然后，进行清洗工艺，去除未与硅(即位于漏极202表面以外的其他的硅)发生反应的接触金属层。所述清洗工艺与现有技术相同，作为本领域技术人员人员的公知技术，在此不做赘述。

本实施例中，所述清洗工艺可能会损伤所述栅极延伸段的部分功能层211和金属层212，但是所述栅极延伸段主要用于将所述栅极与后续型形成的共享插塞电连接，而所述栅极的功能层211和金属层212并未被破坏，并不影响栅极与共享插塞电连接的效果。并且在上述的清洗工艺中，栅极的功能层211和金属层212的结构没有受到损伤，因此，防止了器件的功函数发生变化，从而避免了器件无法工作，改善了工艺稳定性和产品良率。

最后，请参考图14，在所述接触孔内填充金属层，形成共享插塞214。所述共享插塞为栅极与漏极102电连接。所述金属层的材质可以选自镍、钛、钨、铜、铝等。本实施例中，所述金属层利用物理气相沉积或化学气相沉积的方法制作。

需要说明的是，作为一个实施例，本发明以形成漏极102与栅极的共享插塞为例，对本发明的技术方案进行说明。在实际中，还可以形成所述源极101与栅极的共享插塞，具体的方法可以参考本发明形成漏极与栅极的共享插塞的制作方法，在此不在赘述。

综上，本发明提供的晶体管的制作方法，利用栅极延伸段将栅极与共享插塞电连接，在刻蚀工艺中栅极延伸段的功能层和金属层可能受到损伤，但是不影响栅极与共享插塞电连接的效果，而栅极本身的功能层和金属层在刻蚀工艺中没有损伤，因此，本发明保护了栅极结构，从而防止了栅极的功函数发生变化，防止晶体管无法工作，提高了制作的晶体管的良率，改善了晶体管的可靠性。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种晶体管的制作方法，其特征在于，包括：

在所述第一介质层上方形成第二介质层；

在所述接触孔内形成共享插塞，所述共享插塞通过所述栅极延伸段将所述栅极与源极或漏极电连接。

2.如权利要求1所述的晶体管的制作方法，其特征在于，所述栅极包括功能层和位于所述功能层上方的金属层。

3.如权利要求1所述的晶体管的制作方法，其特征在于，所述栅极延伸段包括功能层和位于所述功能层上方的金属层。

4.如权利要求1所述的晶体管的制作方法，其特征在于，所述栅极和栅极延伸段的制作方法包括：

在所述第一开口和第二开口内沉积功能层；

5.如权利要求4所述的晶体管的制作方法，其特征在于，还包括：进行平坦化工艺，使得所述功能层和金属层与所述第一介质层齐平。

6.如权利要求1所述的晶体管的制作方法，其特征在于，所述共享插塞的材质为导电物质。

7.如权利要求1所述的晶体管的制作方法，其特征在于，在形成所述共享插塞前，还包括在所述接触孔内制作接触金属层的步骤。

8.如权利要求7所述的晶体管的制作方法，其特征在于，所述接触金属层的材质为金属硅化物。

9.如权利要求1所述的晶体管的制作方法，其特征在于，所述栅极延伸段的长度范围为所述源极或漏极长度的1/4～1/3。

10.如权利要求9所述的晶体管的制作方法，其特征在于，所述栅极延伸段的长度范围为20～40纳米。