CN100485875C - 自行对准接触窗开口的制造方法与内连线结构及其制造方法 - Google Patents
自行对准接触窗开口的制造方法与内连线结构及其制造方法 Download PDFInfo
- Publication number
- CN100485875C CN100485875C CNB031566448A CN03156644A CN100485875C CN 100485875 C CN100485875 C CN 100485875C CN B031566448 A CNB031566448 A CN B031566448A CN 03156644 A CN03156644 A CN 03156644A CN 100485875 C CN100485875 C CN 100485875C
- Authority
- CN
- China
- Prior art keywords
- layer
- protective layer
- dielectric layer
- voluntarily
- manufacture method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明是关于一种自行对准接触窗开口的制造方法与内连线结构及其制造方法,该自行对准接触窗开口的制造方法,是先提供已形成有闸介电层、栅极导电层与顶盖层的基底。之后,在顶盖层上形成保护层,其中保护层的移除速率小于顶盖层的移除速率。接着,图案化保护层、顶盖层与栅极导电层,以形成数个栅极结构。然后,在栅极结构的侧壁形成间隙壁。继之,在基底上方形成介电层,以覆盖栅极结构与保护层。随后,图案化介电层,以形成自行对准接触窗开口。本发明由于栅极结构顶部覆盖有低移除速率的保护层,所以可以避免在图案化介电层的过程中栅极导电层被裸露出来。
Description
技术领域
本发明涉及一种半导体元件及其制造方法,特别是涉及一种自行对准接触窗开口的制造方法与内连线结构及其内连线的制造方法。
背景技术
目前超大规模集成电路(ULSI)制程解析度(分辨率)已经发展到0.18微米以下,即深度对宽度或直径的比例愈来愈大,金属和半导体的接触窗也愈来愈小,因此要如何克服愈来愈小的线宽,防止接触窗发生对准失误(Misalignment),已成为半导体业界的研发重点。
为了克服愈来愈小的线宽以及防止接触窗发生对准失误,通常许多半导体元件会采用自行对准接触窗(self-aligned contact,SAC)的设计。特别是,若欲使基底中的掺杂区与形成在基底上方的导线结构电性连接,则可以采用自行对准接触窗的设计来达成。
请参阅图1A至图1D所示,是现有习知一种自行对准接触窗的制造流程及结构剖面示意图。
首先请参阅图1A所示,该自行对准接触窗的制造流程及结构,是提供基底100,基底100上已形成有数个具有顶盖层108的栅极结构110,且每一栅极结构110还包括有闸介电层102、多晶硅层104以及硅化金属层106,其中多晶硅层104以及硅化金属层106是为栅极导电层。
接着,请参阅图1B所示,在栅极结构110的侧壁形成间隙壁112。
之后,请参阅图1C所示,在基底100上沉积氧化硅介电层114,以覆盖栅极结构110。然后,图案化介电层114,以在相邻二个栅极结构110之间形成自行对准接触窗开口116。之后,再填入导电材料,以形成自行对准接触窗118(如图1D所示)。
然而,在形成自行对准接触窗开口116的过程中,由于氧化硅介电层114对于氮化硅顶盖层108的蚀刻选择比不够高(约10-20),因此在图案化介电层114的过程中,会因顶盖层108逐渐被移除而可能造成下方的栅极导电层(多晶硅层104与硅化金属层106)被裸露出来(如图1C所示),如此会使得后续所形成的自行对准接触窗118与裸露的栅极导电层(多晶硅层104与硅化金属层106)短路(如图1D所示)。
由此可见,上述现有的自行对准接触窗开口的制造方法与内连线结构及其制造方法仍存在有缺陷,而亟待加以进一步改进。为了解决现有的制造方法与内连线结构的缺陷,相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用设计被发展完成,此显然是相关业者急欲解决的问题。
有鉴于上述现有的自行对准接触窗开口的制造方法与内连线结构及其制造方法存在的缺陷,本发明人基于从事此类产品设计制造多年丰富实务经验及专业知识,积极加以研究创新,以创设一种新的自行对准接触窗开口的制造方法与内连线结构及其制造方法,使其更具有实用性。经过不断的研究、设计,并经反复试作样品及改进后,终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于,克服上述现有的自行对准接触窗开口的制造方法与内连线结构及其制造方法存在的缺陷,而提供一种新的自行对准接触窗开口的制造方法与内连线结构及其内连线的制造方法,所要解决的主要技术问题是使其可以解决现有习知的在相邻二个栅极结构之间进行自行对准接触窗开口制程时,由于介电层对于顶盖层的蚀刻选择比不够高,而可能使得栅极导电层被裸露出来,进而造成短路的问题,从而更具有实用性,且具有产业上的利用价值。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种自行对准接触窗开口的制造方法,其包括以下步骤:提供一基底,该基底上已形成有一闸介电层、一栅极导电层与一顶盖层;在该顶盖层上形成一保护层,其中该保护层的移除速率小于该顶盖层的移除速率;图案化该保护层、该顶盖层与该栅极导电层,以形成覆盖有该保护层的复数个栅极结构;在该些栅极结构的侧壁形成一间隙壁;在该基底上方形成一介电层,以覆盖该些栅极结构与该保护层;以及图案化该介电层,以在相邻的其中二该些栅极结构之间形成一自行对准接触窗开口,暴露出该基底表面。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的自行对准接触窗开口的制造方法,其中所述的介电层对该保护层的移除速率的比值是大于30。
前述的自行对准接触窗开口的制造方法,其中所述的介电层对该顶盖层的移除速率的比值是介于10至20之间。
前述的自行对准接触窗开口的制造方法,其中所述的保护层的材质包括一金属材料。
前述的自行对准接触窗开口的制造方法,其中所述的金属材料是选自钨、氮化钨与氮化钛其中之一。
前述的自行对准接触窗开口的制造方法,其中在该些栅极结构的侧壁形成该间隙壁的步骤之后,与在该基底上方形成该介电层的步骤之前,更包括移除部分的该保护层,以保留下预定形成的自行对准接触窗开口处的该保护层。
前述的自行对准接触窗开口的制造方法,其中在图案化该保护层、该顶盖层与该栅极导电层的步骤中,更包括同时图案化该闸介电层,以暴露出该基底表面。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种内连线的制造方法,其包括以下步骤:提供一基底,该基底上已形成有一闸介电层、一栅极导电层与一顶盖层;在该顶盖层上形成一保护层,其中该保护层的移除速率小于该顶盖层的移除速率;图案化该保护层、该顶盖层与该栅极导电层,以形成覆盖有该保护层的复数个栅极结构;在该些栅极结构的侧壁形成一间隙壁;在该基底上方形成一介电层,以覆盖该些栅极结构与该保护层;图案化该介电层,以在相邻的其中二该些栅极结构之间形成一自行对准接触窗开口,暴露出该基底表面;在该自行对准接触窗开口中填入一导电材料,以形成一自行对准接触窗;以及在该介电层上形成一导线结构,以覆盖该自行对准接触窗。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的内连线的制造方法,其中所述的介电层对该保护层的移除速率的比值是大于30。
前述的内连线的制造方法,其中所述的介电层对该顶盖层的移除速率的比值是介于10至20之间。
前述的内连线的制造方法,其中所述的保护层的材质包括一金属材料。
前述的内连线的制造方法,其中所述的金属材料是选自钨、氮化钨与氮化钛其中之一。
前述的内连线的制造方法,其中在该些栅极结构的侧壁形成该间隙壁的步骤之后,与在该基底上方形成该介电层的步骤之前,更包括移除部分的该保护层,以保留下预定形成的自行对准接触窗开口处的该保护层。
前述的内连线的制造方法,其中在图案化该保护层、该顶盖层与该栅极导电层的步骤中,更包括同时图案化该闸介电层,以暴露出该基底表面。
前述的内连线的制造方法,其中所述的导线结构的形成方法包括进行金属镶嵌制程。
前述的内连线的制造方法,其中所述的导线结构的形成方法包括:在该介电层上形成一导线材料层,以覆盖该自行对准接触窗;以及图案化该导线材料层,以定义出该导线结构。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种内连线结构,其包括:复数个栅极结构,配置在一基底上,其中每一该些栅极结构具有一闸介电层、一栅极导电层以及一顶盖层;一保护层,配置在该些栅极结构的顶部;一间隙壁,配置在该些栅极结构的侧壁;一介电层,覆盖该保护层、该基底以及该些栅极结构;一自行对准接触窗,配置于其中二相邻的该些栅极结构之间的该介电层中,其中该自行对准接触窗是与该保护层邻接;以及一导线结构,配置在该介电层上,且该导线结构是与该自行对准接触窗电性连接。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的内连线结构,其中所述的保护层的材质包括一金属材料。
前述的内连线结构,其中所述的金属材料是选自钨、氮化钨与氮化钛其中之一。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知,为了达到前述发明目的,本发明的主要技术内容如下:
本发明提出一种自行对准接触窗开口的制造方法,该方法是先提供一基底,该基底上已形成有闸介电层、栅极导电层与顶盖层。之后,在顶盖层上形成保护层,其中保护层的移除速率小于顶盖层的移除速率。接着,图案化保护层、顶盖层与栅极导电层,以形成数个覆盖有保护层的栅极结构。然后,在这些栅极结构的侧壁形成间隙壁。继之,在基底上方形成介电层,以覆盖这些栅极结构与保护层。随后,图案化介电层,以在相邻二个栅极结构之间形成自行对准接触窗开口。
由于在本发明的自行对准接触窗开口的制造方法中,在栅极结构上方覆盖有移除速率比顶盖层低的保护层,所以在进行图案化介电层时,保护层比现有习知的顶盖层更不易被移除。因此,可以解决现有制造方法在图案化介电层的过程中,栅极导电层可能被裸露出来的问题,故可以避免后续在所形成的自行对准接触窗会与栅极导电层产生短路的问题。
本发明又提出一种内连线的制造方法,该方法是先提供一基底,该基底上已形成有闸介电层、栅极导电层与顶盖层。之后,在顶盖层上形成保护层,其中保护层的移除速率小于顶盖层的移除速率。接着,图案化保护层、顶盖层与栅极导电层,以形成数个覆盖有保护层的栅极结构。然后,在这些栅极结构的侧壁形成间隙壁。继之,在基底上方形成介电层,以覆盖这些栅极结构与保护层。随后,图案化介电层,以在相邻二个栅极结构之间形成自行对准接触窗开口。之后,在自行对准接触窗开口中填入导电材料,以形成自行对准接触窗。然后,在介电层上形成导线结构,以覆盖自行对准接触窗。
由于在本发明的内连线的制造方法中,在栅极结构上方覆盖有移除速率比顶盖层低的保护层,所以在进行图案化介电层时,保护层比现有习知的顶盖层更不易被移除。因此,可以解决现有习知在图案化介电层的过程中,栅极导电层可能被裸露出来的问题,故可以避免自行对准接触窗会与栅极导电层产生短路的问题。
此外,上述的制造方法除了应用于一般元件的内连线制程外,更可应用于记忆体(即内存、存储器,以下均称为记忆体)元件中,以使基底中的掺杂区藉由自行对准接触窗与上方的位元线电性连接。
本发明还提出一种内连线的结构,该结构包括有数个栅极结构、保护层、间隙壁、介电层、自行对准接触窗与导线结构,且这些栅极结构包括闸介电层、栅极导电层以及顶盖层。其中,这些栅极结构是配置在基底上。此外,保护层是配置在这些栅极结构的顶部,其中保护层的移除速率小于顶盖层的移除速率。另外,间隙壁是配置在这些栅极结构的侧壁。此外,介电层是覆盖保护层、基底以及这些栅极结构。另外,自行对准接触窗是配置于相邻的二个栅极结构之间的介电层中,其中该自行对准接触窗是与保护层邻接。此外,导线结构是配置在介电层上,且该导线结构是与自行对准接触窗电性连接。
在本发明的内连线的结构中,在栅极结构上方覆盖有保护层,该保护层的配置可以保护栅极结构,避免在图案化介电层的过程中,自行对准接触窗与栅极导电层接触而造成短路。
综上所述,本发明特殊的自行对准接触窗开口的制造方法与内连线结构及其制造方法,可解决现有技术在相邻二个栅极结构之间进行自行对准接触窗开口制程时,由于介电层对于顶盖层的蚀刻选择比不够高,而可能使得栅极导电层被裸露出来,进而造成短路的问题,而更具有实用性。其具有上述诸多优点及实用价值,并在同类制造方法及产品中未见有类似方法及结构公开发表或使用而确属创新,不论在制造方法、结构或功能上皆有较大改进,在技术上有较大进步,较现有技术具有增进的多项功效,从而更加适于实用,而具有产业的广泛利用价值,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,并可依照说明书的内容予以实施,以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1A至图1D是现有习知的一种自行对准接触窗的制造流程及结构剖面示意图。
图2A至图2E是依照本发明的一较佳实施例的一种内连线的制造流程及结构剖面示意图。
100、200:基底 102、202、202a:闸介电层
104、204、204a:多晶硅层 106、205、205a:硅化金属层
108、208、208a:顶盖层 110、212:栅极结构
112、214:间隙壁 114、216、216a:介电层
116、218:自行对准接触窗开口 118、220:自行对准接触窗
206、206a:栅极导电层 210、210a、210b:保护层
224:导线结构
具体实施方式
以下结合附图及较佳实施例,对依据本发明提出的自行对准接触窗开口的制造方法与内连线结构及其制造方法其具体制造方法、步骤、结构、特征及其功效,详细说明如后。
请参阅图2A至图2E所示,是依照本发明一较佳实施例的一种内连线的制造流程及结构剖面示意图。
首先请参阅图2A所示,本发明较佳实施例的内连线的制造方法,是先提供基底200,且基底200上已形成有闸介电层202、栅极导电层206与顶盖层208。其中,闸介电层202的材质例如是氧化硅。栅极导电层206例如是由多晶硅层204与硅化金属层205所构成,而硅化金属层205的材质例如是硅化钨或硅化钛。而顶盖层208的材质例如是氮化硅。
之后,请继续参阅图2A所示,在顶盖层208上形成保护层210。其中,保护层210的移除速率小于顶盖层208的移除速率。保护层210的材质例如是金属材料,且该金属材料例如是钨、氮化钨或氮化钛。此外,保护层210的形成方法例如是进行化学气相沉积法。
接着,请参阅图2B所示,图案化保护层210、顶盖层208、栅极导电层206与闸介电层202,以形成数个覆盖有保护层210a的栅极结构212。其中,栅极结构212是包括有图案化的顶盖层208a、栅极导电层206a与闸介电层202a,且栅极导电层206a是由多晶硅层204a与硅化金属层205a所构成。
此外,在另一较佳实施例中,该图案化步骤是进行至栅极导电层206a,而保留下闸介电层202。而该闸介电层202是在后续形成自行对准接触窗开口的步骤中再移除之,以使基底200裸露出来。
然后,请继续参阅图2B,在栅极结构212的侧壁形成间隙壁214。其中,间隙壁214的形成方法是先在基底200上形成共形的间隙壁材料层(图中未示),该间隙壁材料层的材质例如是氮化硅。然后,以非等向蚀刻该间隙壁材料层而形成间隙壁214。
随后,请参阅图2C所示,移除部分的保护层210a,以保留下预定形成的自行对准接触窗开口处的保护层210b。在另一较佳实施例中,移除部分的保护层210a的步骤是可省略,而保留原先图2B中的保护层210a。
继之,请继续参阅图2C所示,在基底200上方形成介电层216,以覆盖栅极结构212与保护层210b。其中,介电层216的材质例如氧化硅。在一较佳实施例中,介电层216是由无掺杂硅玻璃层(氧化硅)与掺杂硅玻璃层(硼磷硅玻璃)所构成,而形成介电层216的方法例如是先利用化学气相沉积法形成硼磷硅玻璃,以覆盖栅极结构212与保护层210b。之后,再利用化学气相沉积法在硼磷硅玻璃上形成氧化硅。其中,氧化硅介电层的反应气体例如是四乙基硅酸酯(tetra-ethyl-ortho-silicate,简称TEOS)。
特别值得一提的是,保护层210b会与介电层216之间具有高的蚀刻选择比。而且介电层216对保护层210b的移除速率的比值大于介电层216对顶盖层208a的移除速率的比值。在一较佳实施例中,介电层216对保护层210b的移除速率的比值例如是大于30,而介电层216对顶盖层208a的移除速率的比值例如是介于10至20之间。
随后,请参阅图2D,图案化介电层216,以在相邻二个栅极结构212之间形成自行对准接触窗开口218。其中,图案化介电层216的方法例如是进行微影制程以及干式蚀刻制程。
此外,值得一提的是,由于在栅极结构212上方覆盖有保护层210b,且介电层216对保护层210b的蚀刻选择比大于介电层216对顶盖层208a的蚀刻选择比,所以现有技术中因顶盖层208a被移除而可能造成栅极导电层206a(硅化金属层205a与多晶硅层204a)被裸露出来的问题,在本发明中并不会发生。亦即保护层210b相较现有技术的顶盖层208a更不易被蚀刻,故保护层210b可以有效地阻挡蚀刻的侵蚀,并且发挥保护下方的栅极结构212的功用,所以在进行图案化介电层216时,栅极结构212不会被裸露出来。
之后,请参阅图2E所示,在自行对准接触窗开口218中填入导电材料,以形成自行对准接触窗220。其中,导电材料例如是金属钨或是多晶硅等导电材料,而导电材料的填入方法例如是先在介电层216a上形成导电材料,且该导电材料至少填满自行对准接触窗开口218,然后以回蚀刻法或是化学机械研磨法去除开口218以外的导电材料。
然后,请继续参阅图2E所示,在介电层216a上形成导线结构224,且该导线结构224是与自行对准接触窗220电性连接。其中,导线结构224的形成方法例如是进行金属镶嵌制程。该金属镶嵌制程例如是先在介电层216a上形成另一层介电层(图中未示),其中,该介电层具有沟渠(图中未示),以暴露出自行对准接触窗220。然后,在沟渠中填入导线材料层(图中未示)。其中,导线材料层的材质例如是钨或铜等导线材料。接着,以化学机械研磨法去除沟渠以外的导线材料层。
此外,在另一较佳实施例中,导线结构224的形成方法,例如是先在介电层216a上形成导线材料层(图中未示),以覆盖自行对准接触窗220。其中,该导线材料层例如是钨或铝等导线材料。接着,进行微影蚀刻制程,以定义出导线结构224。
由于在本发明在形成自行对准接触窗的过程中,在栅极结构上方覆盖有移除速率比顶盖层低的保护层,所以在进行图案化介电层时,保护层比现有技术的顶盖层更不易被移除。因此,可以解决现有技术在图案化介电层的过程中,栅极导电层可能被裸露出来的问题,故可以避免自行对准接触窗会与栅极导电层产生短路的问题。
此外,上述的制造方法除了应用于一般元件的内连线制程外,更可应用于记忆体元件中,以使基底中的掺杂区藉由自行对准接触窗与上方的位元线的电性连接。若上述的制程是应用于记忆体元件中,上述的导电结构224则是位元线,而自动对准接触窗220则是位元线接触窗。
以下将针对利用上述方法所得的结构加以说明。请参阅图2E所示,该结构包括数个栅极结构212、保护层210b、间隙壁214、介电层216a、自行对准接触窗220与导线结构224,且这些栅极结构212包括闸介电层202a、多晶硅层204a、硅化金属层205a以及顶盖层208a,且多晶硅层204a与硅化金属层205a是为栅极导电层206a。
其中,这些栅极结构212是配置在基底200上。此外,保护层210b是配置在这些栅极结构212的顶部。其中,保护层210b的材质例如是金属材料,且该金属材料例如是钨、氮化钨或氮化钛。
另外,间隙壁214是配置在这些栅极结构212的侧壁。此外,介电层216a是覆盖保护层210b、基底200以及这些栅极结构212。
另外,自行对准接触窗220是配置于相邻的二个栅极结构212之间的介电层216a中,且自行对准接触窗220是与保护层210b邻接。其中,自行对准接触窗220的材质例如是金属钨或是多晶硅等导电材料。
此外,导线结构224是配置在介电层216a上,且该导线结构224是与自行对准接触窗220电性连接。其中,导线结构224的材质例如是钨、铝或是铜等导线材料。
在本发明的内连线的结构中,在栅极结构上方覆盖有保护层,且该保护层的配置可以保护栅极结构,从而可以避免在图案化介电层的过程中使栅极导电层暴露出来,而造成后续所形成的自行对准接触窗与栅极导电层接触而短路。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例,但是凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (19)
1、一种自行对准接触窗开口的制造方法,其特征在于其包括以下步骤:
提供一基底,该基底上已形成有一栅介电层、一栅极导电层与一顶盖层;
在该顶盖层上形成一保护层,其中该保护层的移除速率小于该顶盖层的移除速率;
图案化该保护层、该顶盖层与该栅极导电层,以形成覆盖有该保护层的复数个栅极结构;
在该些栅极结构的侧壁形成一间隙壁;
在该基底上方形成一介电层,以覆盖该些栅极结构与该保护层;以及
图案化该介电层,以在相邻的其中二该些栅极结构之间形成一自行对准接触窗开口,暴露出该基底表面。
2、根据权利要求1所述的自行对准接触窗开口的制造方法,其特征在于其中所述的介电层对该保护层的移除速率的比值是大于30。
3、根据权利要求1所述的自行对准接触窗开口的制造方法,其特征在于其中所述的介电层对该顶盖层的移除速率的比值是介于10至20之间。
4、根据权利要求1所述的自行对准接触窗开口的制造方法,其特征在于其中所述的保护层的材质包括一金属材料。
5、根据权利要求4所述的自行对准接触窗开口的制造方法,其特征在于其中所述的金属材料是选自钨、氮化钨与氮化钛其中之一。
6、根据权利要求1所述的自行对准接触窗开口的制造方法,其特征在于其中在该些栅极结构的侧壁形成该间隙壁的步骤之后,与在该基底上方形成该介电层的步骤之前,更包括移除部分的该保护层,以保留下预定形成的自行对准接触窗开口处的该保护层。
7、根据权利要求1所述的自行对准接触窗开口的制造方法,其特征在于其中在图案化该保护层、该顶盖层与该栅极导电层的步骤中,更包括同时图案化该栅介电层,以暴露出该基底表面。
8、一种内连线的制造方法,其特征在于其包括以下步骤:
提供一基底,该基底上已形成有一栅介电层、一栅极导电层与一顶盖层;
在该顶盖层上形成一保护层,其中该保护层的移除速率小于该顶盖层的移除速率;
图案化该保护层、该顶盖层与该栅极导电层,以形成覆盖有该保护层的复数个栅极结构;
在该些栅极结构的侧壁形成一间隙壁;
在该基底上方形成一介电层,以覆盖该些栅极结构与该保护层;
图案化该介电层,以在相邻的其中二该些栅极结构之间形成一自行对准接触窗开口,暴露出该基底表面;
在该自行对准接触窗开口中填入一导电材料,以形成一自行对准接触窗;以及
在该介电层上形成一导线结构,以覆盖该自行对准接触窗。
9、根据权利要求8所述的内连线的制造方法,其特征在于其中所述的介电层对该保护层的移除速率的比值是大于30。
10、根据权利要求8所述的内连线的制造方法,其特征在于其中所述的介电层对该顶盖层的移除速率的比值是介于10至20之间。
11、根据权利要求8所述的内连线的制造方法,其特征在于其中所述的保护层的材质包括一金属材料。
12、根据权利要求11所述的内连线的制造方法,其特征在于其中所述的金属材料是选自钨、氮化钨与氮化钛其中之一。
13、根据权利要求8所述的内连线的制造方法,其特征在于其中在该些栅极结构的侧壁形成该间隙壁的步骤之后,与在该基底上方形成该介电层的步骤之前,更包括移除部分的该保护层,以保留下预定形成的自行对准接触窗开口处的该保护层。
14、根据权利要求8所述的内连线的制造方法,其特征在于其中在图案化该保护层、该顶盖层与该栅极导电层的步骤中,更包括同时图案化该栅介电层,以暴露出该基底表面。
15、根据权利要求8所述的内连线的制造方法,其特征在于其中所述的导线结构的形成方法包括进行金属镶嵌制程。
16、根据权利要求8所述的内连线的制造方法,其特征在于其中所述的导线结构的形成方法包括:
在该介电层上形成一导线材料层,以覆盖该自行对准接触窗;以及
图案化该导线材料层,以定义出该导线结构。
17、一种内连线结构,其特征在于其包括:
复数个栅极结构,配置在一基底上,其中每一该些栅极结构具有一栅介电层、一栅极导电层以及一顶盖层;
一保护层,配置在该些栅极结构的顶部,其中该保护层的移除速率小于该顶盖层的移除速率;
一间隙壁,配置在该些栅极结构的侧壁;
一介电层,覆盖该保护层、该基底以及该些栅极结构;
一自行对准接触窗,配置于其中二相邻的该些栅极结构之间的该介电层中,其中该自行对准接触窗是与该保护层邻接;以及
一导线结构,配置在该介电层上,且该导线结构是与该自行对准接触窗电性连接。
18、根据权利要求17所述的内连线结构,其特征在于其中所述的保护层的材质包括一金属材料。
19、根据权利要求18所述的内连线结构,其特征在于其中所述的金属材料是选自钨、氮化钨与氮化钛其中之一。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB031566448A CN100485875C (zh) | 2003-09-05 | 2003-09-05 | 自行对准接触窗开口的制造方法与内连线结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB031566448A CN100485875C (zh) | 2003-09-05 | 2003-09-05 | 自行对准接触窗开口的制造方法与内连线结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1591785A CN1591785A (zh) | 2005-03-09 |
CN100485875C true CN100485875C (zh) | 2009-05-06 |
Family
ID=34598485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB031566448A Expired - Lifetime CN100485875C (zh) | 2003-09-05 | 2003-09-05 | 自行对准接触窗开口的制造方法与内连线结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN100485875C (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100394552C (zh) * | 2005-04-18 | 2008-06-11 | 力晶半导体股份有限公司 | 接触窗开口的形成方法与半导体元件的制造方法 |
US20160351462A1 (en) * | 2015-05-25 | 2016-12-01 | Inotera Memories, Inc. | Fan-out wafer level package and fabrication method thereof |
-
2003
- 2003-09-05 CN CNB031566448A patent/CN100485875C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1591785A (zh) | 2005-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW543103B (en) | Vertical gate top engineering for improved GC and CB process windows | |
CN110718532B (zh) | 半导体元件及其制作方法 | |
US20050048721A1 (en) | Structure and fabricating method with self-aligned bit line contact to word line in split gate flash | |
CN100485875C (zh) | 自行对准接触窗开口的制造方法与内连线结构及其制造方法 | |
US7755127B2 (en) | Capacitor in semiconductor device and method of manufacturing the same | |
CN102468175A (zh) | 晶体管的制作方法 | |
TW582080B (en) | Method of forming bit line contact via | |
JP2000216354A (ja) | 深い記憶トレンチに自己整列した埋込みストラップの形成方法および半導体デバイス | |
CN108269804B (zh) | 半导体存储装置的制作方法 | |
KR20100030216A (ko) | 반도체 소자 및 이의 제조 방법 | |
EP1113500B1 (en) | Process for manufacturing non-volatile memory cells | |
TW550765B (en) | Manufacturing method of split-gate flash memory | |
JPH11274434A (ja) | 半導体装置及びその製造方法 | |
TWI830539B (zh) | 半導體結構及其形成方法 | |
CN100487886C (zh) | 形成半导体器件的位线的方法 | |
CN100394552C (zh) | 接触窗开口的形成方法与半导体元件的制造方法 | |
CN209487515U (zh) | 功率晶体管装置 | |
KR100373344B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
CN1979838A (zh) | 内连线结构及其制造方法 | |
KR100312386B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
CN106158794A (zh) | 半导体装置 | |
KR20010008589A (ko) | 상감 기법을 이용한 반도체장치의 비트라인 형성방법 | |
KR970053925A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
CN1280389A (zh) | 千兆级无边界接触的新接触形状及其制造方法 | |
KR20010036335A (ko) | 반도체 디바이스의 메모리 셀 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term | ||
CX01 | Expiry of patent term |
Granted publication date: 20090506 |