JP2000216354A - 深い記憶トレンチに自己整列した埋込みストラップの形成方法および半導体デバイス - Google Patents
深い記憶トレンチに自己整列した埋込みストラップの形成方法および半導体デバイスInfo
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
Abstract
(57)【要約】
【課題】 深い記憶トレンチに自己整列した埋込みスト
ラップを形成するための方法を提供すること。 【解決手段】 充填済みの深いトレンチ・キャパシタ３
０上にある凹部の壁面上にスペーサ４２／５２を形成す
る。スペーサ間の領域内にプラグ４６／５４を形成す
る。スペーサ４２／５２、プラグ４６／５４、および周
囲の材料４０の上にフォトレジスト５６を付着し、プラ
グ４６／５４、スペーサ４２／５２、および材料４０の
一部分を露出する。フォトレジストで覆われていないス
ペーサ部分を選択的にエッチングする。基板と、スペー
サ除去によって露出されたトレンチ部分を選択的にエッ
チングする。エッチングによって作成された空間内にア
イソレーション領域５８を形成する。
ラップを形成するための方法を提供すること。 【解決手段】 充填済みの深いトレンチ・キャパシタ３
０上にある凹部の壁面上にスペーサ４２／５２を形成す
る。スペーサ間の領域内にプラグ４６／５４を形成す
る。スペーサ４２／５２、プラグ４６／５４、および周
囲の材料４０の上にフォトレジスト５６を付着し、プラ
グ４６／５４、スペーサ４２／５２、および材料４０の
一部分を露出する。フォトレジストで覆われていないス
ペーサ部分を選択的にエッチングする。基板と、スペー
サ除去によって露出されたトレンチ部分を選択的にエッ
チングする。エッチングによって作成された空間内にア
イソレーション領域５８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関する。特に、本発明は、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）デバイスに関する。
関する。特に、本発明は、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）デバイスに関する。
【０００２】
【従来の技術】単一チップ上に作成される個々のメモリ
・セルなどの半導体デバイスの数が増加している。その
結果、デバイスの寸法は縮小し続けている。デバイスの
寸法が縮小すると、デバイス構造を整列する際の難しさ
とエラー、ならびに半導体デバイスに含まれる構造の妥
当な機能エリアにおいて適正な整列を確保することの難
しさが増加する。
・セルなどの半導体デバイスの数が増加している。その
結果、デバイスの寸法は縮小し続けている。デバイスの
寸法が縮小すると、デバイス構造を整列する際の難しさ
とエラー、ならびに半導体デバイスに含まれる構造の妥
当な機能エリアにおいて適正な整列を確保することの難
しさが増加する。
【０００３】
【発明が解決しようとする課題】本発明の目的は、深い
記憶トレンチに自己整列した埋込みストラップを形成す
るためのプロセスを提供することである。
記憶トレンチに自己整列した埋込みストラップを形成す
るためのプロセスを提供することである。
【０００４】
【課題を解決するための手段】本発明は、半導体デバイ
スおよびそのデバイスを形成するエレメントの寸法がま
すます縮小していることを考慮して、半導体デバイス構
造のエレメントの適正な整列を確保しやすくするための
方法および半導体デバイス構造を提供するものである。
スおよびそのデバイスを形成するエレメントの寸法がま
すます縮小していることを考慮して、半導体デバイス構
造のエレメントの適正な整列を確保しやすくするための
方法および半導体デバイス構造を提供するものである。
【０００５】本発明は、深い記憶トレンチに自己整列し
た埋込みストラップを形成するためのプロセスを提供す
るものである。このプロセスによれば、充填済みの深い
トレンチ・キャパシタおよび基板の上にある凹部の壁面
上にスペーサを形成する。スペーサ間の領域内にプラグ
を形成する。スペーサ、プラグ、およびプラグのスペー
サを取り囲んでいる材料の上にフォトレジストを付着さ
せる。このフォトレジストにパターン形成し、それによ
り、プラグ、スペーサ、および取り囲んでいる材料の一
部分を露出する。取り囲んでいる材料中のスペーサのう
ち、フォトレジストで覆われていない部分に対して選択
的にエッチングし、スペーサの残留部分を残す。基板の
うち、フォトレジストで保護されていない部分に選択的
にエッチングする。スペーサおよび基板のエッチングに
よって作成された空間内にアイソレーション領域を形成
する。
た埋込みストラップを形成するためのプロセスを提供す
るものである。このプロセスによれば、充填済みの深い
トレンチ・キャパシタおよび基板の上にある凹部の壁面
上にスペーサを形成する。スペーサ間の領域内にプラグ
を形成する。スペーサ、プラグ、およびプラグのスペー
サを取り囲んでいる材料の上にフォトレジストを付着さ
せる。このフォトレジストにパターン形成し、それによ
り、プラグ、スペーサ、および取り囲んでいる材料の一
部分を露出する。取り囲んでいる材料中のスペーサのう
ち、フォトレジストで覆われていない部分に対して選択
的にエッチングし、スペーサの残留部分を残す。基板の
うち、フォトレジストで保護されていない部分に選択的
にエッチングする。スペーサおよび基板のエッチングに
よって作成された空間内にアイソレーション領域を形成
する。
【０００６】また、本発明は、基板を含む半導体デバイ
スも提供するものである。基板内に深いトレンチ・キャ
パシタを配置する。この深いトレンチ・キャパシタに半
導体材料を充填する。深いトレンチの壁面上にカラーを
配置する。トレンチ充填材およびカラーの上にあるトレ
ンチの上部の付近にトレンチ上部領域を配置する。深い
トレンチ、トレンチ・カラー、トレンチ上部領域内にア
イソレーション領域が延びている。
スも提供するものである。基板内に深いトレンチ・キャ
パシタを配置する。この深いトレンチ・キャパシタに半
導体材料を充填する。深いトレンチの壁面上にカラーを
配置する。トレンチ充填材およびカラーの上にあるトレ
ンチの上部の付近にトレンチ上部領域を配置する。深い
トレンチ、トレンチ・カラー、トレンチ上部領域内にア
イソレーション領域が延びている。
【０００７】
【発明の実施の形態】深いトレンチ記憶ＤＲＡＭアレイ
において寸法が縮小すると、アレイ内のフィーチャのサ
イズに対する活動エリア／深いトレンチのオーバレイ許
容差（トレランス）が増大するので、埋込みストラップ
抵抗の変動が増大する可能性がある。この問題に対処す
る技法の１つは、活動エリア／深いトレンチのオーバレ
イとは無関係のストラップ形成プロセスを提供すること
である。このプロセスは、「合併活動エリア／深いトレ
ンチ・ストラップ・プロセス（merged active area-dee
p trench strap process）」と呼ぶことができる。合併
活動エリア／深いトレンチ・ストラップ・プロセスから
得られる埋込みストラップは活動エリア／深いトレンチ
のオーバレイ・エラーによる抵抗の変動を被らないが、
深いトレンチと隣接活動エリアとの間のスプリアス・ス
トラップ（後述する）の形成は、活動エリア／深いトレ
ンチの極端な整列不良、または大きい活動エリアあるい
は深いトレンチのフォトおよびエッチ・バイアス許容
差、またはその両方を伴って行われる可能性がある。
において寸法が縮小すると、アレイ内のフィーチャのサ
イズに対する活動エリア／深いトレンチのオーバレイ許
容差（トレランス）が増大するので、埋込みストラップ
抵抗の変動が増大する可能性がある。この問題に対処す
る技法の１つは、活動エリア／深いトレンチのオーバレ
イとは無関係のストラップ形成プロセスを提供すること
である。このプロセスは、「合併活動エリア／深いトレ
ンチ・ストラップ・プロセス（merged active area-dee
p trench strap process）」と呼ぶことができる。合併
活動エリア／深いトレンチ・ストラップ・プロセスから
得られる埋込みストラップは活動エリア／深いトレンチ
のオーバレイ・エラーによる抵抗の変動を被らないが、
深いトレンチと隣接活動エリアとの間のスプリアス・ス
トラップ（後述する）の形成は、活動エリア／深いトレ
ンチの極端な整列不良、または大きい活動エリアあるい
は深いトレンチのフォトおよびエッチ・バイアス許容
差、またはその両方を伴って行われる可能性がある。
【０００８】合併活動エリア／深いトレンチ・ストラッ
プ・プロセスに関連するスプリアス・ストラップ形成問
題についてより適切に説明するために、合併活動エリア
／深いトレンチ・ストラップ・プロセスの簡単な説明を
以下に示す。図１は半導体デバイス構造の断面図を示し
ている。図１に示す構造は、基板内に配置された深いト
レンチ１を含む。この深いトレンチには多結晶シリコン
が充填されている。
プ・プロセスに関連するスプリアス・ストラップ形成問
題についてより適切に説明するために、合併活動エリア
／深いトレンチ・ストラップ・プロセスの簡単な説明を
以下に示す。図１は半導体デバイス構造の断面図を示し
ている。図１に示す構造は、基板内に配置された深いト
レンチ１を含む。この深いトレンチには多結晶シリコン
が充填されている。
【０００９】カラー３は深いトレンチの壁面に配置され
ている。カラー３および深いトレンチの側壁を形成する
ために、様々なプロセスを使用することができる。本発
明により、シリコンの局所酸化（ＬＯＣＯＳ）を使用し
てカラーを形成することができる。カラー３は、ＣＶＤ
酸化物の付着に続いてＲＩＥを行うことによっても形成
することができ、これは当業者にとって既知のものであ
る。
ている。カラー３および深いトレンチの側壁を形成する
ために、様々なプロセスを使用することができる。本発
明により、シリコンの局所酸化（ＬＯＣＯＳ）を使用し
てカラーを形成することができる。カラー３は、ＣＶＤ
酸化物の付着に続いてＲＩＥを行うことによっても形成
することができ、これは当業者にとって既知のものであ
る。
【００１０】ｐウェル５は深いトレンチに隣接して基板
内に配置されている。ｎ＋プレート７は深いトレンチに
隣接し、ｐウェルの下の基板内に配置されている。
内に配置されている。ｎ＋プレート７は深いトレンチに
隣接し、ｐウェルの下の基板内に配置されている。
【００１１】トレンチ上部構造９は深いトレンチの上に
配置されている。図１に示す構造では、トレンチ上部構
造は酸化物である。窒化物パッド領域１１は、深いトレ
ンチを取り囲む基板の表面上に配置され、トレンチ上部
領域９に接している。
配置されている。図１に示す構造では、トレンチ上部構
造は酸化物である。窒化物パッド領域１１は、深いトレ
ンチを取り囲む基板の表面上に配置され、トレンチ上部
領域９に接している。
【００１２】図１に示す状態では、深いトレンチを充填
する材料は凹んでおり、絶縁トレンチ上部領域９が作成
され、窒化物パッド１１に合わせて平坦化されている。
プロセスのこの時点では、図１に示す構造の上部表面全
体の上にフォトレジストを付着させることができる。次
に、典型的なフォトリソグラフィの慣行により、フォト
レジストにパターン形成することができる。
する材料は凹んでおり、絶縁トレンチ上部領域９が作成
され、窒化物パッド１１に合わせて平坦化されている。
プロセスのこの時点では、図１に示す構造の上部表面全
体の上にフォトレジストを付着させることができる。次
に、典型的なフォトリソグラフィの慣行により、フォト
レジストにパターン形成することができる。
【００１３】図２は結果として得られる構造を示してい
る。図２に示すように、窒化物パッド１１およびトレン
チ上部領域９の一部分を覆う構造の上部表面上にはフォ
トレジストの少なくとも１つの領域１３が残っている。
このフォトレジスト領域（複数も可）１３は、デバイス
の活動エリアを画定するのに役に立つ。
る。図２に示すように、窒化物パッド１１およびトレン
チ上部領域９の一部分を覆う構造の上部表面上にはフォ
トレジストの少なくとも１つの領域１３が残っている。
このフォトレジスト領域（複数も可）１３は、デバイス
の活動エリアを画定するのに役に立つ。
【００１４】深いトレンチの上にあるフォトレジスト・
パターンとトレンチ上部領域９との連合をマスクとして
使用すると、露出した窒化物パッドを、下にある基板表
面までエッチングすることができる。このエッチングは
反応性イオン・エッチングによって行うことができる。
次に、露出したシリコン基板は、トレンチ上部領域９お
よびフォトレジスト領域１３に応じて選択的にエッチン
グすることができる。窒化物パッド１１とその後露出さ
れる基板のエッチングは、後で材料によって充填し平坦
化することができるアイソレーション領域を画定するの
に役に立つ。
パターンとトレンチ上部領域９との連合をマスクとして
使用すると、露出した窒化物パッドを、下にある基板表
面までエッチングすることができる。このエッチングは
反応性イオン・エッチングによって行うことができる。
次に、露出したシリコン基板は、トレンチ上部領域９お
よびフォトレジスト領域１３に応じて選択的にエッチン
グすることができる。窒化物パッド１１とその後露出さ
れる基板のエッチングは、後で材料によって充填し平坦
化することができるアイソレーション領域を画定するの
に役に立つ。
【００１５】図３は結果として得られる構造を示してい
る。アイソレーション領域は通常、浅いトレンチ・アイ
ソレーション領域である。図３はアイソレーション領域
１５も示している。図１〜図３に示すプロセスによれ
ば、アイソレーション用のパターン全体は、深いトレン
チの上にあるトレンチ上部領域と活動エリア・マスクと
の連合によって画定される。
る。アイソレーション領域は通常、浅いトレンチ・アイ
ソレーション領域である。図３はアイソレーション領域
１５も示している。図１〜図３に示すプロセスによれ
ば、アイソレーション用のパターン全体は、深いトレン
チの上にあるトレンチ上部領域と活動エリア・マスクと
の連合によって画定される。
【００１６】図４は、図１〜図３に示すようなプロセス
によって形成可能な構造の平面図を示している。図４は
活動エリア・パターン１７および深いトレンチ／トレン
チ上部領域１９を示している。この構造では、この構造
の浅いトレンチ・アイソレーション・パターンが深いト
レンチの上にあるトレンチ上部領域キャップと活動エリ
ア・マスクとの連合の外側の領域によって画定される。
活動エリアと深いトレンチとのオーバラップによってス
トラップ２１が画定される。活動エリアと深いトレンチ
との連合は線２３によって輪郭が示される。図４は隣接
活動エリア２５も示している。
によって形成可能な構造の平面図を示している。図４は
活動エリア・パターン１７および深いトレンチ／トレン
チ上部領域１９を示している。この構造では、この構造
の浅いトレンチ・アイソレーション・パターンが深いト
レンチの上にあるトレンチ上部領域キャップと活動エリ
ア・マスクとの連合の外側の領域によって画定される。
活動エリアと深いトレンチとのオーバラップによってス
トラップ２１が画定される。活動エリアと深いトレンチ
との連合は線２３によって輪郭が示される。図４は隣接
活動エリア２５も示している。
【００１７】図４に示すような構造では、深いトレンチ
と活動エリアとの整列が不良である場合、またはフォト
あるいはエッチ・バイアスが過剰である場合、またはそ
の両方である場合、深いトレンチ・エッジが隣接活動エ
リア領域に接近し、その結果、活動エリアから深いトレ
ンチへのブリッジが発生する可能性がある。この結果、
図５に示すように、深いトレンチと隣接活動エリアとの
間にスプリアス・ストラップ２７が形成される可能性が
ある。
と活動エリアとの整列が不良である場合、またはフォト
あるいはエッチ・バイアスが過剰である場合、またはそ
の両方である場合、深いトレンチ・エッジが隣接活動エ
リア領域に接近し、その結果、活動エリアから深いトレ
ンチへのブリッジが発生する可能性がある。この結果、
図５に示すように、深いトレンチと隣接活動エリアとの
間にスプリアス・ストラップ２７が形成される可能性が
ある。
【００１８】図５は、太線２３で輪郭を示した活動エリ
アと深いトレンチとの連合とともに、活動エリア・パタ
ーン１７、深いトレンチ１９、ストラップ２１を示して
いる。しかし、図４に示す構造とは異なり、図５に示す
深いトレンチは活動エリア１７に対して整列しておら
ず、深いトレンチ１９またはトレンチ上部領域が隣接活
動エリア２５の近接している。深いトレンチと活動エリ
アは実際に接触するかまたはわずかにオーバラップする
可能性がある。図５に示す実施の形態では深いトレンチ
１９と隣接エリア２５が近接しているので、スプリアス
・ストラップ２７が形成される。
アと深いトレンチとの連合とともに、活動エリア・パタ
ーン１７、深いトレンチ１９、ストラップ２１を示して
いる。しかし、図４に示す構造とは異なり、図５に示す
深いトレンチは活動エリア１７に対して整列しておら
ず、深いトレンチ１９またはトレンチ上部領域が隣接活
動エリア２５の近接している。深いトレンチと活動エリ
アは実際に接触するかまたはわずかにオーバラップする
可能性がある。図５に示す実施の形態では深いトレンチ
１９と隣接エリア２５が近接しているので、スプリアス
・ストラップ２７が形成される。
【００１９】図５に示す配置の結果として、活動エリア
１７および２５に関連するメモリ・セルはどちらも故障
する。スプリアス・ストラップが形成されないように保
証するため、深いトレンチのサイズは縮小されてきた。
図５では、上から見た場合、トレンチの幅は長さの２倍
になっている。しかし、深いトレンチのサイズを縮小す
ると記憶キャパシタンスがさらに低減され、このキャパ
シタンスは現代のＤＲＡＭ構造の縮小寸法ではすでに不
足している。
１７および２５に関連するメモリ・セルはどちらも故障
する。スプリアス・ストラップが形成されないように保
証するため、深いトレンチのサイズは縮小されてきた。
図５では、上から見た場合、トレンチの幅は長さの２倍
になっている。しかし、深いトレンチのサイズを縮小す
ると記憶キャパシタンスがさらに低減され、このキャパ
シタンスは現代のＤＲＡＭ構造の縮小寸法ではすでに不
足している。
【００２０】本発明は、深いトレンチに自己整列した埋
込みストラップを形成するための改良されたプロセスを
含む、メモリ・セルを形成するための方法を提供するも
のである。本発明によれば、活動エリア／深いトレンチ
のオーバレイ許容差に対して鈍感な埋込みストラップが
形成される。本発明による埋込みストラップは、深いト
レンチとその深いトレンチに関連しない隣接活動アリア
との間のスプリアス・ストラップが形成されにくい。ス
プリアス・ストラップが形成されにくいので、記憶トレ
ンチのサイズは、図１〜図５に示す方法で使用する縮小
寸法記憶トレンチより大きくすることができる。したが
って、本発明は、活動エリア／深いトレンチのオーバレ
イ許容差に対して鈍感な、深いトレンチ・キャパシタへ
の埋込みストラップを形成するためのプロセスを提供す
るだけでなく、本発明は高い歩留まりを保証するために
記憶キャパシタンスの低減を必要としない。
込みストラップを形成するための改良されたプロセスを
含む、メモリ・セルを形成するための方法を提供するも
のである。本発明によれば、活動エリア／深いトレンチ
のオーバレイ許容差に対して鈍感な埋込みストラップが
形成される。本発明による埋込みストラップは、深いト
レンチとその深いトレンチに関連しない隣接活動アリア
との間のスプリアス・ストラップが形成されにくい。ス
プリアス・ストラップが形成されにくいので、記憶トレ
ンチのサイズは、図１〜図５に示す方法で使用する縮小
寸法記憶トレンチより大きくすることができる。したが
って、本発明は、活動エリア／深いトレンチのオーバレ
イ許容差に対して鈍感な、深いトレンチ・キャパシタへ
の埋込みストラップを形成するためのプロセスを提供す
るだけでなく、本発明は高い歩留まりを保証するために
記憶キャパシタンスの低減を必要としない。
【００２１】図６は、本発明によるプロセスの一実施形
態のある段階における本発明による構造を示している。
図６に示す構造は深いトレンチ３０を含む。深いトレン
チは多結晶シリコンで充填することができる。多結晶シ
リコンはｎ＋ドーピングを施すことができる。カラー３
２は深いトレンチの壁面の一部分に配置することができ
る。基板は、深いトレンチに隣接して配置されたｎ＋プ
レート３８ならびにｎ＋プレートの上であって深いトレ
ンチ３０に隣接して配置されたｐウェル３６を含むこと
ができる。
態のある段階における本発明による構造を示している。
図６に示す構造は深いトレンチ３０を含む。深いトレン
チは多結晶シリコンで充填することができる。多結晶シ
リコンはｎ＋ドーピングを施すことができる。カラー３
２は深いトレンチの壁面の一部分に配置することができ
る。基板は、深いトレンチに隣接して配置されたｎ＋プ
レート３８ならびにｎ＋プレートの上であって深いトレ
ンチ３０に隣接して配置されたｐウェル３６を含むこと
ができる。
【００２２】領域４０の材料は、深いトレンチの上の領
域を除き、構造の表面、換言すれば、基板の上部表面上
に配置することができる。領域４０を形成する材料は誘
電体にすることができる。領域４０で使用可能な材料の
一例は窒化物である。
域を除き、構造の表面、換言すれば、基板の上部表面上
に配置することができる。領域４０を形成する材料は誘
電体にすることができる。領域４０で使用可能な材料の
一例は窒化物である。
【００２３】トレンチ上部領域３４は充填済みの深いト
レンチ３０の上部に配置することができる。このトレン
チ上部領域は、トレンチ充填材の上にある空洞を充填
し、空洞を充填する材料を平坦化し、空洞を充填する材
料を凹ませることによって形成することができる。トレ
ンチ上部は誘電体を含むことができる。トレンチ上部を
形成可能な誘電体の一例は酸化物である。トレンチ上部
材料は、化学気相付着法またはその他の適当なプロセス
によって形成することができる。
レンチ３０の上部に配置することができる。このトレン
チ上部領域は、トレンチ充填材の上にある空洞を充填
し、空洞を充填する材料を平坦化し、空洞を充填する材
料を凹ませることによって形成することができる。トレ
ンチ上部は誘電体を含むことができる。トレンチ上部を
形成可能な誘電体の一例は酸化物である。トレンチ上部
材料は、化学気相付着法またはその他の適当なプロセス
によって形成することができる。
【００２４】トレンチ上部領域３４の上部表面は、基板
の上部表面と同一平面または実質的に同一平面にするこ
とができる。トレンチ上部領域またはキャップ３４の上
部表面は、基板の上部表面よりわずかに上またはわずか
に下に位置することができる。基板の上部表面は、領域
４０の下部表面に接している表面である。
の上部表面と同一平面または実質的に同一平面にするこ
とができる。トレンチ上部領域またはキャップ３４の上
部表面は、基板の上部表面よりわずかに上またはわずか
に下に位置することができる。基板の上部表面は、領域
４０の下部表面に接している表面である。
【００２５】本発明によれば、深いトレンチの上の領域
４０内の凹部４４の壁面上にスペーサ４２を形成するこ
とができる。このスペーサは様々な材料から形成するこ
とができる。一例によれば、誘電体を使用してスペーサ
を形成する。スペーサを形成するために使用可能な誘電
体の一例は窒化物である。一例によれば、窒化珪素を使
用してスペーサを形成する。
４０内の凹部４４の壁面上にスペーサ４２を形成するこ
とができる。このスペーサは様々な材料から形成するこ
とができる。一例によれば、誘電体を使用してスペーサ
を形成する。スペーサを形成するために使用可能な誘電
体の一例は窒化物である。一例によれば、窒化珪素を使
用してスペーサを形成する。
【００２６】スペーサは様々なプロセスによって形成す
ることができる。ここでは、このようなプロセスのうち
の特定の２つの例について説明する。他のプロセスを使
用してスペーサを形成することもできるが、当業者であ
れば、ここに含まれる開示内容を承知していれば過度の
実験を行わずにスペーサを形成するための代替方法を識
別できるだろう。
ることができる。ここでは、このようなプロセスのうち
の特定の２つの例について説明する。他のプロセスを使
用してスペーサを形成することもできるが、当業者であ
れば、ここに含まれる開示内容を承知していれば過度の
実験を行わずにスペーサを形成するための代替方法を識
別できるだろう。
【００２７】本発明によるスペーサ形成プロセスの第１
の例によれば、凹部４４内にスペーサ材料を付着させ
る。次に、このスペーサ材料をエッチングして、図６に
示すようにスペーサ４２を形成することができる。スペ
ーサ材料は、反応性イオン・エッチング・プロセスによ
ってエッチングすることができる。
の例によれば、凹部４４内にスペーサ材料を付着させ
る。次に、このスペーサ材料をエッチングして、図６に
示すようにスペーサ４２を形成することができる。スペ
ーサ材料は、反応性イオン・エッチング・プロセスによ
ってエッチングすることができる。
【００２８】スペーサを形成するための本発明の第１の
実施の形態によれば、次に、スペーサ間の領域内に誘電
体を付着させることができる。スペーサ間の領域に付着
させる材料４６（図７）は、スペーサ間の領域を充填す
るように付着される。スペーサ間の領域の外側にある過
剰な材料は、構造全体の上部表面を平坦化することによ
って除去することができる。
実施の形態によれば、次に、スペーサ間の領域内に誘電
体を付着させることができる。スペーサ間の領域に付着
させる材料４６（図７）は、スペーサ間の領域を充填す
るように付着される。スペーサ間の領域の外側にある過
剰な材料は、構造全体の上部表面を平坦化することによ
って除去することができる。
【００２９】スペーサ間に付着させる材料４６は誘電体
にすることができる。使用可能な誘電体の一例は酸化物
である。材料４６は様々なプロセスによって付着させる
ことができる。一例によれば、化学気相付着法を使用し
て材料４６を付着させる。材料４６は、深いトレンチ３
０およびスペーサ４２間の領域の上にプラグを形成す
る。図７は結果として得られる構造を示している。
にすることができる。使用可能な誘電体の一例は酸化物
である。材料４６は様々なプロセスによって付着させる
ことができる。一例によれば、化学気相付着法を使用し
て材料４６を付着させる。材料４６は、深いトレンチ３
０およびスペーサ４２間の領域の上にプラグを形成す
る。図７は結果として得られる構造を示している。
【００３０】図８および図９は、本発明によりスペーサ
を形成するためのプロセスの第２の例を示している。図
８および図９に示し、後述するプロセスは、前述の第１
のプロセスより強固なものになる可能性がある。後述
し、図８および図９に示すプロセスは、トレンチ上部材
料のオーバ・エッチングのためにトレンチ上部領域３４
の厚さに対する制御を改善することができる。
を形成するためのプロセスの第２の例を示している。図
８および図９に示し、後述するプロセスは、前述の第１
のプロセスより強固なものになる可能性がある。後述
し、図８および図９に示すプロセスは、トレンチ上部材
料のオーバ・エッチングのためにトレンチ上部領域３４
の厚さに対する制御を改善することができる。
【００３１】前述のスペーサを形成するための第１のプ
ロセスとは異なり、深いトレンチの上の凹部にスペーサ
材料を付着させるのではなく、まず、構造および凹部の
露出表面上に材料の層を付着させる。層４８は、深いト
レンチの上の凹部４４の垂直側壁上より基板の水平上部
表面上の方が厚くなるように付着される。トレンチ上部
領域３４はこの時点で形成することができる。また、ト
レンチ上部領域があらかじめ形成されている場合、トレ
ンチ上部領域上に材料の層を形成することもできる。
ロセスとは異なり、深いトレンチの上の凹部にスペーサ
材料を付着させるのではなく、まず、構造および凹部の
露出表面上に材料の層を付着させる。層４８は、深いト
レンチの上の凹部４４の垂直側壁上より基板の水平上部
表面上の方が厚くなるように付着される。トレンチ上部
領域３４はこの時点で形成することができる。また、ト
レンチ上部領域があらかじめ形成されている場合、トレ
ンチ上部領域上に材料の層を形成することもできる。
【００３２】差別的に厚い層４８を形成するために様々
なプロセスを使用することができる。一例によれば、高
密度プラズマ（ＨＤＰ）プロセスを使用して、差別的に
厚い層４８を形成することができる。ＨＤＰプロセスは
指向的に層４８を付着させ、その結果、凹部の側壁上よ
り水平表面上の方が層が厚くなるように、層の厚さを差
別的なものにすることができる。
なプロセスを使用することができる。一例によれば、高
密度プラズマ（ＨＤＰ）プロセスを使用して、差別的に
厚い層４８を形成することができる。ＨＤＰプロセスは
指向的に層４８を付着させ、その結果、凹部の側壁上よ
り水平表面上の方が層が厚くなるように、層の厚さを差
別的なものにすることができる。
【００３３】差別的に厚い層４８は様々な材料を含むこ
とができる。たとえば、差別的に厚い層４８は誘電体を
含むことができる。使用可能な誘電体の一例は酸化物で
ある。
とができる。たとえば、差別的に厚い層４８は誘電体を
含むことができる。使用可能な誘電体の一例は酸化物で
ある。
【００３４】差別的に厚い層４８を付着させた後、差別
的に厚い層４８の上に均一に厚いかまたは共形の材料の
層５０を付着させることができる。共形層５０の付着の
前に、垂直表面上の層４８の部分をエッチングすること
ができる。層４８の垂直部分をエッチングするために使
用可能なエッチング・プロセスの一例は等方性エッチン
グである。
的に厚い層４８の上に均一に厚いかまたは共形の材料の
層５０を付着させることができる。共形層５０の付着の
前に、垂直表面上の層４８の部分をエッチングすること
ができる。層４８の垂直部分をエッチングするために使
用可能なエッチング・プロセスの一例は等方性エッチン
グである。
【００３５】また、共形層５０は誘電体で構成すること
もできる。たとえば、一実施形態によれば、共形層は窒
化物にすることができる。共形層５０で使用可能な窒化
物の一例は窒化珪素である。
もできる。たとえば、一実施形態によれば、共形層は窒
化物にすることができる。共形層５０で使用可能な窒化
物の一例は窒化珪素である。
【００３６】共形層５０を付着させた後、共形層をエッ
チングする。一例によれば、反応性イオン・エッチング
により共形層にエッチングする。その後、スペーサは、
共形層の残存部分５２を含むものと見なすことができ
る。共形層５０のエッチング後、４８は基板の上部表面
上に残ってもよく、または残らなくてもよい。
チングする。一例によれば、反応性イオン・エッチング
により共形層にエッチングする。その後、スペーサは、
共形層の残存部分５２を含むものと見なすことができ
る。共形層５０のエッチング後、４８は基板の上部表面
上に残ってもよく、または残らなくてもよい。
【００３７】共形層をエッチングしてスペーサ５２を形
成した後、スペーサ間の領域内に材料５４を付着させる
ことができる。スペーサ５２間の領域内に付着させる材
料５４は誘電体にすることができる。一例によれば、ス
ペーサ５２間の領域内に酸化物を付着させる。材料５４
は、スペーサ５２間の領域内および深いトレンチの上に
プラグを形成する。
成した後、スペーサ間の領域内に材料５４を付着させる
ことができる。スペーサ５２間の領域内に付着させる材
料５４は誘電体にすることができる。一例によれば、ス
ペーサ５２間の領域内に酸化物を付着させる。材料５４
は、スペーサ５２間の領域内および深いトレンチの上に
プラグを形成する。
【００３８】材料５４を付着させた後、構造全体を研磨
し、材料５４の過剰部分ならびに構造の水平表面上に残
っているかも知れない厚い層４８の部分を除去すること
ができる。領域４０の上部表面に達するまで構造を研磨
する。図９は結果として得られる構造を示している。
し、材料５４の過剰部分ならびに構造の水平表面上に残
っているかも知れない厚い層４８の部分を除去すること
ができる。領域４０の上部表面に達するまで構造を研磨
する。図９は結果として得られる構造を示している。
【００３９】図７と図９を比較することによって分かる
ように、この時点では、スペーサを形成するための第１
のプロセスと第２のプロセスは、結果的に同様の構造を
形成することができる。スペーサの形成後、この構造を
さらに処理することができる。スペーサを形成するため
に使用したプロセスにかかわらず、スペーサを含むどの
構造についても後述する追加処理を実施することができ
る。
ように、この時点では、スペーサを形成するための第１
のプロセスと第２のプロセスは、結果的に同様の構造を
形成することができる。スペーサの形成後、この構造を
さらに処理することができる。スペーサを形成するため
に使用したプロセスにかかわらず、スペーサを含むどの
構造についても後述する追加処理を実施することができ
る。
【００４０】この追加処理は、領域４０と、図９および
図７にそれぞれ示すスペーサ５２または４２と、プラグ
５４または４６とを含む構造全体の上にフォトレジスト
の層を塗布することによって開始することができる。次
に、フォトレジストを露光し現像して、構造の上にフォ
トレジストのパターン形成層５６を形成することができ
る。
図７にそれぞれ示すスペーサ５２または４２と、プラグ
５４または４６とを含む構造全体の上にフォトレジスト
の層を塗布することによって開始することができる。次
に、フォトレジストを露光し現像して、構造の上にフォ
トレジストのパターン形成層５６を形成することができ
る。
【００４１】図１０はパターン形成フォトレジスト層５
６の一例を示している。図示の通り、フォトレジストに
パターン形成することにより、プラグ４６／５４の少な
くとも一部分、スペーサ４２／５２の一方、領域４０の
一部分を露出することができる。本発明によれば、フォ
トレジスト領域５６は図１０に示すスペーサ領域４２／
５２のうちの少なくとも一方を覆わなければならない。
これは、除去されるスペーサ窒化物ストリップによって
浅いトレンチ・アイソレーション形状が画定されるの
で、埋込みストラップを確実に形成するために役に立
つ。
６の一例を示している。図示の通り、フォトレジストに
パターン形成することにより、プラグ４６／５４の少な
くとも一部分、スペーサ４２／５２の一方、領域４０の
一部分を露出することができる。本発明によれば、フォ
トレジスト領域５６は図１０に示すスペーサ領域４２／
５２のうちの少なくとも一方を覆わなければならない。
これは、除去されるスペーサ窒化物ストリップによって
浅いトレンチ・アイソレーション形状が画定されるの
で、埋込みストラップを確実に形成するために役に立
つ。
【００４２】フォトレジストのパターン形成後、パター
ン形成によって露呈された構造の一部分をエッチングで
除去することができる。たとえば、プロセス中のこの時
点では、スペーサのうちフォトレジストで覆われていな
い部分をすべて除去することができる。スペーサの除去
は、活動エリアと合併した深いトレンチの周りにバッフ
ァ領域を作成するのに役に立つ。通常、マスクは、フォ
トレジスト５６のエッジの公称位置がトレンチを横切る
中途付近に位置するように設計される。
ン形成によって露呈された構造の一部分をエッチングで
除去することができる。たとえば、プロセス中のこの時
点では、スペーサのうちフォトレジストで覆われていな
い部分をすべて除去することができる。スペーサの除去
は、活動エリアと合併した深いトレンチの周りにバッフ
ァ領域を作成するのに役に立つ。通常、マスクは、フォ
トレジスト５６のエッジの公称位置がトレンチを横切る
中途付近に位置するように設計される。
【００４３】一例によれば、フォトレジストのパターン
形成後、スペーサ４２／５２の露出部分と領域４０にエ
ッチングすることができる。これらの領域は、プラグ４
６／５４などの他の露出エリアおよびフォトレジストよ
りかなり速い速度でエッチングするプロセスによってエ
ッチングすることができる。たとえば、反応性イオン・
エッチング成分を使用することができる。
形成後、スペーサ４２／５２の露出部分と領域４０にエ
ッチングすることができる。これらの領域は、プラグ４
６／５４などの他の露出エリアおよびフォトレジストよ
りかなり速い速度でエッチングするプロセスによってエ
ッチングすることができる。たとえば、反応性イオン・
エッチング成分を使用することができる。
【００４４】このような領域のエッチングによってアイ
ソレーション領域が画定される。アイソレーション領域
は、深いトレンチの上のプラグまたはキャップ４６／５
４と活動エリア・パターンの連合によって画定すること
ができる。
ソレーション領域が画定される。アイソレーション領域
は、深いトレンチの上のプラグまたはキャップ４６／５
４と活動エリア・パターンの連合によって画定すること
ができる。
【００４５】本発明の方法によれば、フォトレジストの
パターン形成によって露出した領域４０およびスペーサ
４２／５２をエッチングすることができる。これらのエ
リアは、反応性イオン・エッチングによってエッチング
することができる。領域４０の下にある基板のうち、領
域４０のエッチングによって露出した部分ならびにトレ
ンチ上部構造３４およびトレンチ充填材の一部分は、ス
ペーサ４２／５２および領域４０のエッチングによって
露出された後でエッチングすることができる。下にある
基板およびトレンチ上部３４ならびにトレンチ３０は、
カラー３２ならびにプラグ４６／５４を構成する材料に
対して選択的な反応性イオン・エッチングによってエッ
チングすることができる。
パターン形成によって露出した領域４０およびスペーサ
４２／５２をエッチングすることができる。これらのエ
リアは、反応性イオン・エッチングによってエッチング
することができる。領域４０の下にある基板のうち、領
域４０のエッチングによって露出した部分ならびにトレ
ンチ上部構造３４およびトレンチ充填材の一部分は、ス
ペーサ４２／５２および領域４０のエッチングによって
露出された後でエッチングすることができる。下にある
基板およびトレンチ上部３４ならびにトレンチ３０は、
カラー３２ならびにプラグ４６／５４を構成する材料に
対して選択的な反応性イオン・エッチングによってエッ
チングすることができる。
【００４６】前述のように、基板、深いトレンチ、トレ
ンチ上部、領域４０およびスペーサのうちエッチング中
に除去される諸領域は、アイソレーション領域、通常は
浅いトレンチ・アイソレーション領域になりうる領域を
形成する。このアイソレーション領域は、アイソレーシ
ョン領域を充填するのに適した材料で充填することがで
きる。一例によれば、誘電体を付着して領域５８を充填
する。このような材料の一例は酸化物である。エッチン
グし、アイソレーション領域５８を充填した後、フォト
レジスト５６の残留部分を除去することができる。図１
１は結果として得られる構造を示している。
ンチ上部、領域４０およびスペーサのうちエッチング中
に除去される諸領域は、アイソレーション領域、通常は
浅いトレンチ・アイソレーション領域になりうる領域を
形成する。このアイソレーション領域は、アイソレーシ
ョン領域を充填するのに適した材料で充填することがで
きる。一例によれば、誘電体を付着して領域５８を充填
する。このような材料の一例は酸化物である。エッチン
グし、アイソレーション領域５８を充填した後、フォト
レジスト５６の残留部分を除去することができる。図１
１は結果として得られる構造を示している。
【００４７】図１２は、本発明により形成された構造を
示し、深いトレンチ内に本発明による窒化物スペーサを
使用することにより、スプリアス・ストラップを形成せ
ずにより大きい深いトレンチ・サイズが可能になること
を示している。図１２は、整列不良の深いトレンチ６０
および関連のスペーサ６２を示している。図１２に示す
構造は活動エリア・パターン６４を含む。ストラップ６
６は活動エリア６４と整列不良の深いトレンチ６０との
間に存在する。太線６８は活動エリアと深いトレンチか
らスペーサ６２を除いた部分との連合を示している。ま
た、図１２は隣接活動エリア７０も示している。スペー
サの結果として、図１２に示す構造では、整列不良の深
いトレンチ６０と活動エリア７０との間にスプリアス・
ストラップが形成されなくなる。
示し、深いトレンチ内に本発明による窒化物スペーサを
使用することにより、スプリアス・ストラップを形成せ
ずにより大きい深いトレンチ・サイズが可能になること
を示している。図１２は、整列不良の深いトレンチ６０
および関連のスペーサ６２を示している。図１２に示す
構造は活動エリア・パターン６４を含む。ストラップ６
６は活動エリア６４と整列不良の深いトレンチ６０との
間に存在する。太線６８は活動エリアと深いトレンチか
らスペーサ６２を除いた部分との連合を示している。ま
た、図１２は隣接活動エリア７０も示している。スペー
サの結果として、図１２に示す構造では、整列不良の深
いトレンチ６０と活動エリア７０との間にスプリアス・
ストラップが形成されなくなる。
【００４８】図１１に示す構造には、追加処理を実施す
ることができる。この追加処理は単に標準的な処理技法
を含むだけである。たとえば、残留領域４０および残留
スペーサ４２／５２を除去することができる。一例によ
れば、領域４０とスペーサ４２／５２はどちらも窒化物
で形成される。これらの窒化物領域は、高温燐酸中での
エッチングによって除去することができる。他の構造の
中でも、犠牲酸化物、ウェル・インプラント、ゲート酸
化物、ゲート導体画定、ソース／ドレイン・インプラン
ト、レベル間誘電体、配線レベルは通常の処理の一部と
して形成することができる。領域４０およびスペーサ４
２／５２の除去中および除去後、５８および４６／５４
の上部表面も腐食され、この結果、ワード線を形成する
と、実質的な平面が形成される。
ることができる。この追加処理は単に標準的な処理技法
を含むだけである。たとえば、残留領域４０および残留
スペーサ４２／５２を除去することができる。一例によ
れば、領域４０とスペーサ４２／５２はどちらも窒化物
で形成される。これらの窒化物領域は、高温燐酸中での
エッチングによって除去することができる。他の構造の
中でも、犠牲酸化物、ウェル・インプラント、ゲート酸
化物、ゲート導体画定、ソース／ドレイン・インプラン
ト、レベル間誘電体、配線レベルは通常の処理の一部と
して形成することができる。領域４０およびスペーサ４
２／５２の除去中および除去後、５８および４６／５４
の上部表面も腐食され、この結果、ワード線を形成する
と、実質的な平面が形成される。
【００４９】図１３は、ソース／ドレイン形成後の構造
の実施形態を示している。また、図１３は、埋込みスト
ラップ外方拡散７２、ソース／ドレイン延長部７４、通
過ワード線７６、活動ワード線７８、通過ワード線７６
および活動ワード線７８のそれぞれの上にある絶縁キャ
ップ８０および８２、絶縁側壁スペーサ８４を示してい
る。
の実施形態を示している。また、図１３は、埋込みスト
ラップ外方拡散７２、ソース／ドレイン延長部７４、通
過ワード線７６、活動ワード線７８、通過ワード線７６
および活動ワード線７８のそれぞれの上にある絶縁キャ
ップ８０および８２、絶縁側壁スペーサ８４を示してい
る。
【００５０】本発明は半導体デバイスも含む。本発明に
よる半導体デバイスは、前述のプロセスによって形成す
ることができる。あるいは、他のプロセスを使用して、
本発明による半導体デバイスを形成することもできる。
一実施の形態によれば、本発明による半導体デバイスは
ＤＲＡＭ ＭＯＳＦＥＴデバイスにすることができる。
よる半導体デバイスは、前述のプロセスによって形成す
ることができる。あるいは、他のプロセスを使用して、
本発明による半導体デバイスを形成することもできる。
一実施の形態によれば、本発明による半導体デバイスは
ＤＲＡＭ ＭＯＳＦＥＴデバイスにすることができる。
【００５１】本発明による半導体デバイスは基板を含む
ことができる。深いトレンチは、基板内に配置すること
ができ、半導体材料で充填することができる。この半導
体材料は多結晶シリコンにすることができる。カラー
は、深いトレンチが形成される基板とトレンチ充填材と
の間の深いトレンチの壁面上に配置することができる。
トレンチ上部領域は、トレンチ充填材およびカラーの上
にあるトレンチの上部の付近に配置することができる。
アイソレーション領域は、深いトレンチ、トレンチ・カ
ラー、およびトレンチ上部領域内に延びることができ
る。
ことができる。深いトレンチは、基板内に配置すること
ができ、半導体材料で充填することができる。この半導
体材料は多結晶シリコンにすることができる。カラー
は、深いトレンチが形成される基板とトレンチ充填材と
の間の深いトレンチの壁面上に配置することができる。
トレンチ上部領域は、トレンチ充填材およびカラーの上
にあるトレンチの上部の付近に配置することができる。
アイソレーション領域は、深いトレンチ、トレンチ・カ
ラー、およびトレンチ上部領域内に延びることができ
る。
【００５２】本発明による半導体デバイスでは、トレン
チ上部領域は電気絶縁材料で作成することができる。ま
た、トレンチ上部領域は酸化物で作成することもでき
る。さらに、カラーはトレンチ上部領域の下に凹ませる
ことができる。本発明による半導体デバイスの各領域を
構成する材料は、本発明のプロセスに関して前述した通
りにすることができる。
チ上部領域は電気絶縁材料で作成することができる。ま
た、トレンチ上部領域は酸化物で作成することもでき
る。さらに、カラーはトレンチ上部領域の下に凹ませる
ことができる。本発明による半導体デバイスの各領域を
構成する材料は、本発明のプロセスに関して前述した通
りにすることができる。
【００５３】本発明の利点としては、活動エリアと深い
トレンチ・パターンを合併することにより、埋込みスト
ラップ抵抗の活動エリア／深いトレンチのオーバレイ感
度を除去することを含む。本発明によるプロセスは、ス
プリアス・ストラップが発生する可能性を大幅に低減す
る。図１０に示す構造のフォトレジスト・パターンによ
って覆われていないスペーサを除去すると、活動エリア
と合併された深いトレンチの周りにバッファ領域を作成
するのに役に立つ。本発明のもう１つの利点は、アイソ
レーション領域を形成するためにスペーサを除去する
と、アイソレーション領域と深いトレンチとのオーバラ
ップを確保するのに役に立つことである。
トレンチ・パターンを合併することにより、埋込みスト
ラップ抵抗の活動エリア／深いトレンチのオーバレイ感
度を除去することを含む。本発明によるプロセスは、ス
プリアス・ストラップが発生する可能性を大幅に低減す
る。図１０に示す構造のフォトレジスト・パターンによ
って覆われていないスペーサを除去すると、活動エリア
と合併された深いトレンチの周りにバッファ領域を作成
するのに役に立つ。本発明のもう１つの利点は、アイソ
レーション領域を形成するためにスペーサを除去する
と、アイソレーション領域と深いトレンチとのオーバラ
ップを確保するのに役に立つことである。
【００５４】本発明の上記の説明は、本発明を例証し説
明するものである。さらに、その開示内容は、本発明の
好ましい実施の形態のみを示し説明しているが、前述の
ように、本発明は他の様々な組合せ、変更態様、および
環境での使用が可能であり、ここに記載した本発明の概
念の範囲内であって、上記の教示または関連技術分野の
技能または知識あるいはその両方と同等の変更または修
正が可能であることを理解されたい。上記の実施の形態
はさらに、本発明を実施するために知られている最良の
態様を説明し、本発明の特定の応用例または使用に必要
な様々な変更態様とともに他の当業者がこのような実施
の形態または他の実施の形態で本発明を使用できるよう
にするためのものである。したがって、上記の説明は、
本発明をここに開示した形式に限定するためのものでは
ない。また、特許請求の範囲は代替実施形態を含むもの
と解釈すべきものである。
明するものである。さらに、その開示内容は、本発明の
好ましい実施の形態のみを示し説明しているが、前述の
ように、本発明は他の様々な組合せ、変更態様、および
環境での使用が可能であり、ここに記載した本発明の概
念の範囲内であって、上記の教示または関連技術分野の
技能または知識あるいはその両方と同等の変更または修
正が可能であることを理解されたい。上記の実施の形態
はさらに、本発明を実施するために知られている最良の
態様を説明し、本発明の特定の応用例または使用に必要
な様々な変更態様とともに他の当業者がこのような実施
の形態または他の実施の形態で本発明を使用できるよう
にするためのものである。したがって、上記の説明は、
本発明をここに開示した形式に限定するためのものでは
ない。また、特許請求の範囲は代替実施形態を含むもの
と解釈すべきものである。
【００５５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５６】（１）深い記憶トレンチに自己整列した埋
込みストラップを形成するための方法であって、基板内
の充填済みの深いトレンチ・キャパシタの上にある凹部
の壁面上にスペーサを形成するステップと、前記スペー
サ間の領域内にプラグを形成するステップと、前記スペ
ーサ、前記プラグ、および前記プラグと前記スペーサを
取り囲んでいる材料の上にフォトレジストを付着させる
ステップと、前記フォトレジストをパターン形成し、そ
れにより、前記プラグ、前記スペーサ、および前記取り
囲んでいる材料の一部分を露出するステップと、前記ス
ペーサおよび前記取り囲んでいる材料のうち、前記フォ
トレジストで覆われていない部分を選択的にエッチング
し、前記スペーサの残留部分を残すステップと、前記基
板と前記充填済みの深いトレンチを選択的にエッチング
するステップと、前記スペーサ、取り囲んでいる材料、
基板、および充填済みの深いトレンチのエッチングによ
って作成された空間内にアイソレーション領域を形成す
るステップとを含む方法。 （２）前記スペーサが第１の誘電体で形成され、前記プ
ラグが第２の誘電体で形成され、前記アイソレーション
領域が第３の誘電体を付着させることによって形成さ
れ、前記取り囲んでいる材料が前記基板の表面上の第４
の誘電体である、上記（１）に記載のプロセス。 （３）前記第１の誘電体が窒化物であり、前記第２の誘
電体が酸化物であり、前記第３の誘電体が窒化物であ
り、前記第４の誘電体が窒化物である、上記（２）に記
載のプロセス。 （４）前記スペーサの前記残留部分を除去するステップ
をさらに含む、上記（１）に記載のプロセス。 （５）前記充填済みの深いトレンチの上の前記凹部が前
記基板の表面上の窒化物層内にある、上記（１）に記載
のプロセス。 （６）前記凹部が、前記充填済みの深いトレンチの上部
に付着させたトレンチ上部酸化物の上に配置される、上
記（１）に記載のプロセス。 （７）前記取り囲んでいる材料を除去するステップと、
犠牲酸化物領域を設けるステップと、ウェル・インプラ
ントを設けるステップと、ゲート酸化物領域を設けるス
テップと、ゲート導体を画定するステップと、ソースお
よびドレイン領域を注入するステップと、レベル間誘電
体領域を設けるステップと、配線レベルを設けるステッ
プとをさらに含む、上記（４）に記載のプロセス。 （８）基板と、前記基板内にあって、半導体材料で充填
される深いトレンチと、前記深いトレンチの壁面上のカ
ラーと、前記トレンチ充填剤および前記カラーの上にあ
る前記トレンチの上部の付近に配置されたトレンチ上部
領域と、前記深いトレンチ、前記トレンチ・カラー、お
よび前記トレンチ上部領域内に延びるアイソレーション
領域とを含む半導体デバイス。 （９）前記トレンチ上部領域が電気絶縁性である、上記
（８）に記載の半導体デバイス。 （１０）前記トレンチ上部領域が酸化物である、上記
（８）に記載の半導体デバイス。 （１１）基板内の充填済みの深いトレンチ・キャパシタ
の上にある凹部の壁面上にスペーサを形成するステップ
と、前記スペーサ間の領域内にプラグを形成するステッ
プと、前記スペーサ、前記プラグ、および前記プラグと
前記スペーサを取り囲んでいる材料の上にフォトレジス
トを付着させるステップと、前記フォトレジストをパタ
ーン形成し、それにより、前記プラグ、前記スペーサ、
および前記取り囲んでいる材料の一部分を露出するステ
ップと、前記スペーサおよび前記取り囲んでいる材料の
うち、前記フォトレジストで覆われていない部分に対し
て選択的にエッチングし、前記スペーサの残留部分を残
すステップと、前記基板と前記充填済みの深いトレンチ
を選択的にエッチングするステップと、前記スペーサ、
取り囲んでいる材料、基板、および充填済みの深いトレ
ンチのエッチングによって作成された空間内にアイソレ
ーション領域を形成するステップとを含むプロセスによ
って形成された半導体デバイス。
込みストラップを形成するための方法であって、基板内
の充填済みの深いトレンチ・キャパシタの上にある凹部
の壁面上にスペーサを形成するステップと、前記スペー
サ間の領域内にプラグを形成するステップと、前記スペ
ーサ、前記プラグ、および前記プラグと前記スペーサを
取り囲んでいる材料の上にフォトレジストを付着させる
ステップと、前記フォトレジストをパターン形成し、そ
れにより、前記プラグ、前記スペーサ、および前記取り
囲んでいる材料の一部分を露出するステップと、前記ス
ペーサおよび前記取り囲んでいる材料のうち、前記フォ
トレジストで覆われていない部分を選択的にエッチング
し、前記スペーサの残留部分を残すステップと、前記基
板と前記充填済みの深いトレンチを選択的にエッチング
するステップと、前記スペーサ、取り囲んでいる材料、
基板、および充填済みの深いトレンチのエッチングによ
って作成された空間内にアイソレーション領域を形成す
るステップとを含む方法。 （２）前記スペーサが第１の誘電体で形成され、前記プ
ラグが第２の誘電体で形成され、前記アイソレーション
領域が第３の誘電体を付着させることによって形成さ
れ、前記取り囲んでいる材料が前記基板の表面上の第４
の誘電体である、上記（１）に記載のプロセス。 （３）前記第１の誘電体が窒化物であり、前記第２の誘
電体が酸化物であり、前記第３の誘電体が窒化物であ
り、前記第４の誘電体が窒化物である、上記（２）に記
載のプロセス。 （４）前記スペーサの前記残留部分を除去するステップ
をさらに含む、上記（１）に記載のプロセス。 （５）前記充填済みの深いトレンチの上の前記凹部が前
記基板の表面上の窒化物層内にある、上記（１）に記載
のプロセス。 （６）前記凹部が、前記充填済みの深いトレンチの上部
に付着させたトレンチ上部酸化物の上に配置される、上
記（１）に記載のプロセス。 （７）前記取り囲んでいる材料を除去するステップと、
犠牲酸化物領域を設けるステップと、ウェル・インプラ
ントを設けるステップと、ゲート酸化物領域を設けるス
テップと、ゲート導体を画定するステップと、ソースお
よびドレイン領域を注入するステップと、レベル間誘電
体領域を設けるステップと、配線レベルを設けるステッ
プとをさらに含む、上記（４）に記載のプロセス。 （８）基板と、前記基板内にあって、半導体材料で充填
される深いトレンチと、前記深いトレンチの壁面上のカ
ラーと、前記トレンチ充填剤および前記カラーの上にあ
る前記トレンチの上部の付近に配置されたトレンチ上部
領域と、前記深いトレンチ、前記トレンチ・カラー、お
よび前記トレンチ上部領域内に延びるアイソレーション
領域とを含む半導体デバイス。 （９）前記トレンチ上部領域が電気絶縁性である、上記
（８）に記載の半導体デバイス。 （１０）前記トレンチ上部領域が酸化物である、上記
（８）に記載の半導体デバイス。 （１１）基板内の充填済みの深いトレンチ・キャパシタ
の上にある凹部の壁面上にスペーサを形成するステップ
と、前記スペーサ間の領域内にプラグを形成するステッ
プと、前記スペーサ、前記プラグ、および前記プラグと
前記スペーサを取り囲んでいる材料の上にフォトレジス
トを付着させるステップと、前記フォトレジストをパタ
ーン形成し、それにより、前記プラグ、前記スペーサ、
および前記取り囲んでいる材料の一部分を露出するステ
ップと、前記スペーサおよび前記取り囲んでいる材料の
うち、前記フォトレジストで覆われていない部分に対し
て選択的にエッチングし、前記スペーサの残留部分を残
すステップと、前記基板と前記充填済みの深いトレンチ
を選択的にエッチングするステップと、前記スペーサ、
取り囲んでいる材料、基板、および充填済みの深いトレ
ンチのエッチングによって作成された空間内にアイソレ
ーション領域を形成するステップとを含むプロセスによ
って形成された半導体デバイス。
【図１】既知の半導体デバイス構造の一部分の断面図で
ある。
ある。
【図２】図１に示す半導体デバイス構造の一部分の断面
図であり、その構造に対して追加の処理が行われたこと
を示す図である。
図であり、その構造に対して追加の処理が行われたこと
を示す図である。
【図３】図１および図２に示す半導体デバイス構造の一
部分の断面図であり、その構造がさらに処理されたこと
を示す図である。
部分の断面図であり、その構造がさらに処理されたこと
を示す図である。
【図４】半導体デバイス構造の一部分の平面図であり、
その構造の様々なエレメントの相対位置を示す図であ
る。
その構造の様々なエレメントの相対位置を示す図であ
る。
【図５】他の半導体デバイス構造の一部分の平面図であ
り、その構造の様々なエレメントのあまり好ましくない
相対位置を示す図である。
り、その構造の様々なエレメントのあまり好ましくない
相対位置を示す図である。
【図６】本発明によるプロセスの一実施の形態のある段
階における本発明による半導体デバイス構造の一実施の
形態の断面図である。
階における本発明による半導体デバイス構造の一実施の
形態の断面図である。
【図７】プロセス内のその後の段階における図６に示す
構造の断面図である。
構造の断面図である。
【図８】本発明によるプロセスの他の実施の形態のある
段階における本発明による半導体デバイス構造の他の実
施の形態の断面図である。
段階における本発明による半導体デバイス構造の他の実
施の形態の断面図である。
【図９】追加処理を実施した後の図８に示す実施の形態
の断面図である。
の断面図である。
【図１０】本発明によるプロセス内のその後の段階にお
いて追加処理を実施した後の図７または図９に示すよう
な半導体デバイス構造の断面図である。
いて追加処理を実施した後の図７または図９に示すよう
な半導体デバイス構造の断面図である。
【図１１】追加処理を実施した後の図１０に示す実施の
形態の断面図である。
形態の断面図である。
【図１２】本発明による半導体デバイスの一実施の形態
の平面図であり、そのデバイスの様々なエレメントの相
対位置を示す図である。
の平面図であり、そのデバイスの様々なエレメントの相
対位置を示す図である。
【図１３】追加処理を実施した後の図１１に示す実施の
形態の断面図である。
形態の断面図である。
３０ 深いトレンチ ３２ カラー ３４ トレンチ上部領域 ３６ ｐウェル ３８ ｎ＋プレート ４０ 領域 ４２ スペーサ ４４ 凹部
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥＬ ＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 ジャック・マンデルマン アメリカ合衆国12582 ニューヨーク州ス トームヴィル ジャミー・レーン５ (72)発明者 カール・レイデンス アメリカ合衆国12540 ニューヨーク州ラ グランジェヴィル カチラー・ドライブ35 (72)発明者 ウルリケ・グリューニング アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ タウン・ビュ ー・ドライブ38
Claims (11)
- 【請求項１】深い記憶トレンチに自己整列した埋込みス
トラップを形成するための方法であって、 基板内の充填済みの深いトレンチ・キャパシタの上にあ
る凹部の壁面上にスペーサを形成するステップと、 前記スペーサ間の領域内にプラグを形成するステップ
と、 前記スペーサ、前記プラグ、および前記プラグと前記ス
ペーサを取り囲んでいる材料の上にフォトレジストを付
着させるステップと、 前記フォトレジストをパターン形成し、それにより、前
記プラグ、前記スペーサ、および前記取り囲んでいる材
料の一部分を露出するステップと、 前記スペーサおよび前記取り囲んでいる材料のうち、前
記フォトレジストで覆われていない部分を選択的にエッ
チングし、前記スペーサの残留部分を残すステップと、 前記基板と前記充填済みの深いトレンチを選択的にエッ
チングするステップと、 前記スペーサ、取り囲んでいる材料、基板、および充填
済みの深いトレンチのエッチングによって作成された空
間内にアイソレーション領域を形成するステップとを含
む方法。 - 【請求項２】前記スペーサが第１の誘電体で形成され、
前記プラグが第２の誘電体で形成され、前記アイソレー
ション領域が第３の誘電体を付着させることによって形
成され、前記取り囲んでいる材料が前記基板の表面上の
第４の誘電体である、請求項１に記載のプロセス。 - 【請求項３】前記第１の誘電体が窒化物であり、前記第
２の誘電体が酸化物であり、前記第３の誘電体が窒化物
であり、前記第４の誘電体が窒化物である、請求項２に
記載のプロセス。 - 【請求項４】前記スペーサの前記残留部分を除去するス
テップをさらに含む、請求項１に記載のプロセス。 - 【請求項５】前記充填済みの深いトレンチの上の前記凹
部が前記基板の表面上の窒化物層内にある、請求項１に
記載のプロセス。 - 【請求項６】前記凹部が、前記充填済みの深いトレンチ
の上部に付着させたトレンチ上部酸化物の上に配置され
る、請求項１に記載のプロセス。 - 【請求項７】前記取り囲んでいる材料を除去するステッ
プと、 犠牲酸化物領域を設けるステップと、 ウェル・インプラントを設けるステップと、 ゲート酸化物領域を設けるステップと、 ゲート導体を画定するステップと、 ソースおよびドレイン領域を注入するステップと、 レベル間誘電体領域を設けるステップと、 配線レベルを設けるステップとをさらに含む、請求項４
に記載のプロセス。 - 【請求項８】基板と、 前記基板内にあって、半導体材料で充填される深いトレ
ンチと、 前記深いトレンチの壁面上のカラーと、 前記トレンチ充填剤および前記カラーの上にある前記ト
レンチの上部の付近に配置されたトレンチ上部領域と、 前記深いトレンチ、前記トレンチ・カラー、および前記
トレンチ上部領域内に延びるアイソレーション領域とを
含む半導体デバイス。 - 【請求項９】前記トレンチ上部領域が電気絶縁性であ
る、請求項８に記載の半導体デバイス。 - 【請求項１０】前記トレンチ上部領域が酸化物である、
請求項８に記載の半導体デバイス。 - 【請求項１１】基板内の充填済みの深いトレンチ・キャ
パシタの上にある凹部の壁面上にスペーサを形成するス
テップと、 前記スペーサ間の領域内にプラグを形成するステップ
と、 前記スペーサ、前記プラグ、および前記プラグと前記ス
ペーサを取り囲んでいる材料の上にフォトレジストを付
着させるステップと、 前記フォトレジストをパターン形成し、それにより、前
記プラグ、前記スペーサ、および前記取り囲んでいる材
料の一部分を露出するステップと、 前記スペーサおよび前記取り囲んでいる材料のうち、前
記フォトレジストで覆われていない部分に対して選択的
にエッチングし、前記スペーサの残留部分を残すステッ
プと、 前記基板と前記充填済みの深いトレンチを選択的にエッ
チングするステップと、 前記スペーサ、取り囲んでいる材料、基板、および充填
済みの深いトレンチのエッチングによって作成された空
間内にアイソレーション領域を形成するステップとを含
むプロセスによって形成された半導体デバイス。
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|---|---|
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