KR20010059982A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR20010059982A
KR20010059982A KR1019990067978A KR19990067978A KR20010059982A KR 20010059982 A KR20010059982 A KR 20010059982A KR 1019990067978 A KR1019990067978 A KR 1019990067978A KR 19990067978 A KR19990067978 A KR 19990067978A KR 20010059982 A KR20010059982 A KR 20010059982A
Authority
KR
South Korea
Prior art keywords
forming
film
plug
contact
capacitor
Prior art date
Application number
KR1019990067978A
Other languages
English (en)
Other versions
KR100359163B1 (ko
Inventor
안준권
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990067978A priority Critical patent/KR100359163B1/ko
Priority to US09/751,842 priority patent/US6451649B2/en
Publication of KR20010059982A publication Critical patent/KR20010059982A/ko
Application granted granted Critical
Publication of KR100359163B1 publication Critical patent/KR100359163B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 하부 구조상에 BPSG막과 식각정지막 및 TEOS막을 순차적으로 형성하는 공정과; 상기 TEOS막과 식각정지막 및 BPSG막을 선택적으로 제거하여 플러그콘택을 형성하는 공정과; 상기 플러그콘택을 포함한 전체 구조상에 다결정실리콘층을 형성하고 이를 에치백한 다음 이를 다시 선택적으로 식각하여 상기 BPSG막내에만 남도록 하는 공정과; 상기 전체 구조의 표면상에 코아산화막패턴을 형성하는 공정과; 상기 전체 구조의 노출된 표면상에 내부다결정실리콘막을 형성하는 공정을 포함하여 구성되어, 캐패시터의 실린더의 면적을 증대시켜 셀 리프레쉬 특성을 향상시키고, 캐패시터를 쐐기형 실린더 구조로 형성하기 때문에 셀구조의 안정성이 확보되어 코아산화막의 제거시에 셀 캐패시터의 리프팅(lifting)이 방지되며, 기존 공정중에 가장 어려운 문제중의 하나인 에치백 공정을 줄일 수 있어 공정단순화가 용이한 것이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 보다 상세하게는 반도체소자의 캐패시터를 형성함에 있어 콘택플러그 공정을 개선하여 안정적인 실린더 캐패시터의 형성이 가능하도록한 반도체소자의 캐패시터 형성방법에 관한 것이다.
종래 기술의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도 1 및 2를 참조하여 설명하면 다음과 같다.
도 1 및 도 2은 종래 기술의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정단면도이다.
도 3 및 도 4 는 종래 기술의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정단면도이다.
종래 기술의 제1실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 1 에 도시된 바와같이, 비트라인과 워드라인을 형성된 하부구조상에 BPSG막(4)을 형성한다. 그다음, CMP 공정을 통해 상기 BPSG막(4)을 평탄화시킨다.
이어서, 상기 BPSG막(4)상에 플라즈마증착방법을 이용하여 PE-TEOS막(5)을 형성하고, 그 위에 식각정지막(6)을 증착한다.
그다음, 콘택마스크(미도시)를 이용하여 상기 식각정지막(6), PE-TEOS막(5) 및 BPSG막(4)을 노광 및 현상공정에 의해 선택적으로 식각하여 콘택(7)을 형성한다.
이어서, 상기 콘택(7)을 포함한 전체 구조의 노출된 표면상에 콘택플러그용 다결정실리콘층(미도시)을 증착하고 이를 상기 식각정지막(6)의 표면이 노출될때까지 에치백하여 플러그(8)를 형성한다.
그다음, 전체 구조의 표면상에 산화막(미도시)을 형성하고 이를 실린더마스크(미도시)를 사용하여 노광 및 현상공정에 의해 선택적으로 제거하여 코어산화막(9)을 형성한다.
이어서, 상기 전체 구조의 노출된 표면상에 내부 다결정실리콘층(10)을 형성한다.
이와 같은 순으로 진행되는 종래기술의 제1실시예에 따른 캐패시터 형성방법에 있어서는, 콘택플러그와 실린더바닥과의 접촉면적이 작음으로 인하여 리프팅(lifting)현상이 발생한다. 또한, 캐패시터의 높이에 대한 하중(burden)으로 인하여 캐패시터의 무너짐(collapse)의 발생이 우려된다.
그리고, 콘택플러그의 에치백시에 플러그계면에 잔류하고 있는 찌꺼기성 물질로 인한 콘택 저항이 증가하는 등의 문제점이 있다.
한편, 이러한 종래기술의 제1실시예에 따른 문제점을 개선하기 방법으로서 아래와 같은 제2실시예가 제안되었다.
도 3 및 도 4 는 종래 기술의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정단면도이다.
종래기술의 제2실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 3에 도시된 바와같이, 비트라인과 워드라인이 형성된 하부 구조상에 BPSG막(14)을 형성한다. 그다음, CMP 공정을 통해 상기 BPSG막(14)을 평탄화시킨다.
이어서, 상기 평탄화된 BPSG막(14)상에 질화막 계열의 식각정지막(15)을 증착하고, 그 위에 플라즈마증착방법을 이용하여 PE-TEOS막(16)을 형성한다.
그다음, 콘택마스크(미도시)를 이용하여 상기 PE-TEOS막(16), 식각정지막(15) 및 BPSG막(14)을 노광 및 현상공정에 의해 선택적으로 식각하여 콘택(17)을 형성한다.
이어서, 상기 콘택(17)을 포함한 전체 구조의 노출된 표면상에 콘택플러그용 다결정실리콘층(미도시)을 증착하고 이를 상기 PE-TEOS막(16)의 표면이 노출될때까지 에치백하여 콘택플러그(18)를 형성한다.
그다음, 전체 구조의 표면상에 산화막(미도시)을 형성하고 이를 코아마스크(미도시)를 사용하여 노광 및 현상공정에 의해 선택적으로 제거하여 코아산화막(19)을 형성한다.
이때, 상기 코아산화막(18)형성시에 상기 PE-TEOS막(16)의 일부분이 동시에 제거되어 상기 식각정지막(15)부분이 노출된다. 또한, 플러그(18)의 상면이 외부로 돌출된 형태가 된다. 이어서, 상기 전체 구조의 노출된 표면상에 내부다결정실리콘막(19)을 형성한다.
이와 같이, 종래기술의 제2실시예에 있어서는 제1실시예에서 사용한 방법보다 안정적이라고 할 수 있다. 그러나, 플러그 계면의 찌꺼기 문제는 구조적으로 개선이 어려운 문제점이 있다.
또한, 에이치빔(H-Beam) 형태의 플러그가 꺾여질 수 있는 구조적인 문제점을 안고 있다. 더우기 그 이후 진행되는 MPS 공정은 더더욱 그 가능성을 높게한다.
그리고, 캐패시터의 높이에 대한 하중측면에서 보더라도 비록 구조적으로 H-형태의 구조적인 개선을 꾀하고 있지만 어차피 점차 캐패시터 높이가 셀 리프레시 증대를 위해 높아지는 추세에 있다고 볼때 근본적인 해결이 될 수 없다는 점에서 역시 안정성에 한계가 있다.
한편, 종래 기술의 제3 실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 5 에 도시된 바와같이, 비트라인과 워드라인이 형성된 하부 구조상에 BPSG막(24)을 형성한다. 그다음, 상기 BPSG막(24)상에 플라즈마증착방법을 이용하여 식각정지막(25)을 형성한다.
이어서, 상기 식각정지막(25)상에 PE-TEOS막(26)을 형성하고, 콘택마스크(미도시)를 이용하여 상기 PE-TEOS막(26), 식각정지막(25) 및 BPSG막(24)을 노광 및 현상공정에 의해 선택적으로 제거하여 제1 콘택(27)을 형성한다.
그다음, 상기 제1 콘택(27)을 포함한 전체 구조의 상부에 제1 다결정 실리콘층(28)을 증착하고, 이를 에치백하여 플러그(28)를 형성한다.
이어서, 상기 전체 구조의 노출된 표면상에 층간절연막(29)을 형성하고, 상기 층간절연막(29)을 제2 콘택마스크(미도시)를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 제2 콘택(30)을 형성한다.
이어서, 상기 제2 콘택(30)을 포함한 상기 전체 구조의 노출된 표면상에 상기 제2 콘택(30)을 완전히 매립하는 제2 다결정실리콘층(미도시)을 형성하고, 이를 에치백하여 제2 플러그(31)를 형성한다.
그다음, 상기 전체 구조의 노출된 표면상에 제3 다결정실리콘층(미도시)을 형성하고, 이를 선택적으로 제거하여 플러그 패드(32)를 형성한다.
이와 같은 순으로 진행되는 제3 실시예에 있어서는, 제2 플러그의 높이가 부득이하게 길어졌을때 콘택이 제2 플러그를 안정적으로 지지하지 못하게 되므로써 제2콘택이 떨어져 나가거나 제2 플러그가 시프트(shift)되는 현상과 같은 문제점이 발생하게 된다.
이에 본 발명은 상기 종래의 문제점을 해소하기 위하여 안출한 것으로서, 캐패시터의 실린더의 면적을 증대시켜 셀 리프레쉬 특성을 향상시키고자한 반도체소자의 캐패시터 형성방법을 제공함에그 목적이 있다.
또한, 본 발명의 다른 목적은 캐패시터를 쐐기형 실린더 구조로 형성하기 때문에 셀구조의 안정성이 확보되어 코아산화막의 제거(Dip out)시에 셀 캐패시터의 리프팅(lifting) 방지가 가능한 반도체소자의 캐패시터 형성방법을 제공함에 있다.
그리고, 본 발명의 또 다른 목적은 기존 공정중에 가장 어려운 문제중의 하나인 에치백 공정을 줄일 수 있어 공정단순화가 용이한 반도체소자의 캐패시터 형성방법을 제공함에 있다.
더우기, 본 발명의 다른 목적은 캐패시터 형성시에 플러그의 에치백후 찌꺼기성 물질에 의한 저항을 감소시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공함에 있다.
도 1 및 도 2 은 종래기술의 제1 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
도 3 및 도 4 은 종래기술의 제2 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
도 5 은 종래기술의 제3 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
도 6 내지 도 8 은 본 발명의 제1 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
도 9 은 본 발명의 제2 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
도 10 내지 도 12 은 본 발명의 제3 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
도 13 및 도 14 은 본 발명의 제4 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
도 15 내지 도 17 은 본 발명의 제5 실시예에 따른 반도체소자의 캐패시터형성방법을 설명하기 위한 제조공정도.
도 18 내지 도 22 은 본 발명의 제6 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
도 23 내지 도 26 은 본 발명의 제7 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도.
<도면의 주요 부분에 대한 부호의 설명〉
44, 54, 64, 74 : BPSG막 45, 55, 65, 75 : 식각정지막
46, 56, 66, 76 : TEOS막 47, 57, 67, 77 : 콘택
48, 68a : 플러그 49, 59, 69, 79 : 코아산화막
50, 60, 70, 80 : 내부다결정실리콘층
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 하부 구조상에 BPSG막과 식각정지막 및 TEOS막을 순차적으로 형성하는 공정과; 상기 TEOS막과 식각정지막 및 BPSG막을 콘택마스크를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 플러그콘택을 형성하는 공정과; 상기 플러그콘택을 포함한 전체구조상에 상기 플러그콘택을 매립하는 플러그용 다결정실리콘층을 형성하고 이를 에치백하는 공정과; 상기 에치백한 다결정실리콘층을 다시 선택적으로 식각하여 상기 BPSG막내에만 남도록 하는 공정과; 상기 전체 구조의 표면상에 산화막을 형성하고, 코아마스크를 이용하여 상기 산화막을 선택적으로 제거하여 코아산화막패턴을 형성하는 공정과; 상기 전체 구조의 노출된 표면상에 내부다결정실리콘막을형성하는 공정; 을 포함하여 구성되는 것을 제1특징으로한다.
또한, 본 발명에 따른 제2 특징은, 하부 구조상에 BPSG막과 식각정지막 및 TEOS막을 순차적으로 형성하는 공정과; 상기 TEOS막과 식각정지막 및 BPSG막을 콘택마스크를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 제1 콘택을 형성하는 공정과; 상기 제1 콘택을 포함한 전체구조상에 상기 제1 콘택을 매립하는 제1 다결정실리콘층을 형성하는 공정과; 상기 제1 다결정실리콘층을 상기 BPSG막내에만 남도록 선택적으로 식각하여 제1 플러그를 형성하는 공정과; 상기 제1 다결정실리콘층중 제거된 부분내에 제2 플러그를 형성하는 공정과; 상기 전체 구조의 표면상에 층간절연막을 형성하고, 이를 제2 콘택마스크를 이용하여 선택적으로 제거하여 제2 콘택을 형성하는 공정과; 상기 제2 콘택내에 제3 플러그를 형성하는 공정을 포함하여 구성된다.
그리고, 본 발명에 따른 제3 특징은, 하부 구조상에 BPSG막과 식각정지막 및 TEOS막을 순차적으로 형성하는 공정과; 상기 TEOS막과 식각정지막 및 BPSG막을 콘택마스크를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 제1 콘택을 형성하는 공정과; 상기 제1 콘택을 포함한 전체구조상에 상기 제1 콘택을 매립하는 제1 다결정실리콘층을 형성하는 공정과; 상기 제1 다결정실리콘층을 상기 BPSG막내에만 남도록 선택적으로 식각하여 제1 플러그를 형성하는 공정과; 상기 전체 구조의 표면상에 층간절연막을 형성하고, 이를 제2 콘택마스크를 이용하여 선택적으로 제거하여 제2 콘택을 형성하는 공정과; 상기 제2 콘택내에 제2 플러그를 형성하는 공정을 포함하여 구성된다.
이하, 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 6 내지 도 8 은 본 발명의 제1 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도이다.
도 9 은 본 발명의 제2 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도이다.
도 10 내지 도 12 은 본 발명의 제3 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도이다.
도 13 및 도 14 은 본 발명의 제4 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도이다.
도 15 내지 도 17 은 본 발명의 제5 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도이다.
도 18 내지 도 22 은 본 발명의 제6 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도이다.
도 23 내지 도 26 은 본 발명의 제7 실시예에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 제조공정도이다.
본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 6 에 도시된 바와같이, 하부 구조상에 BPSG막(44)을 형성한다. 그다음, CMP 공정을 통해 상기 BPSG막(44)을 평탄화시킨다.
이어서, 상기 BPSG막(44)상에 플라즈마증착방법을 이용하여 질화막계열 물질을 이용하여 식각정지막(45)을 형성한다.
그다음, 상기 식각정지막(45)상에 PE-TEOS막(46)을 형성하고, 콘택마스크(미도시)를 이용하여 상기 PE-TEOS막(46), 식각정지막(45) 및 BPSG막(44)을 노광 및 현상공정에 의해 선택적으로 제거하여 플러그콘택(47)을 형성한다.
이어서, 상기 플러그콘택(47)을 포함한 전체 구조의 상부에 플러그용 다결정실리콘층(미도시)을 증착하고, 이를 에치백하여 플러그(48)를 형성한다.
그다음, 상기 전체 구조의 노출된 표면상에 산화막(미도시)을 형성하고, 이를 코아마스크(미도시)를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 코아산화막(49)을 형성한다.
이어서, 도 7 에 도시된 바와같이, 상기 코아산화막(49)을 장벽으로하여 상기 플러그(48)를 상기 PE-TEOS막(46)과 식각정지막(45)사이에 있는 부분을 선택적으로 제거하여 플러그(48a)만 남게 한다.
그다음, 도 8 에 도시된 바와같이, 상기 전체 구조의 노출된 표면상에 내부 다결정실리콘층(50)을 형성한다. 이어서, 이후 공정은 기존 공정으로 진행하여 캐패시터 형성공정을 완성한다.
또한, 본 발명의 제2 실시예에 따른 반도체소자의 캐패시터 형성방법은, 코아산화막(59) 형성까지의 공정은 본 발명의 제1실시예와 동일하게 진행한다.
그다음, 도 9 에 도시된 바와같이, 상기 코아산화막(59)을 장벽으로하여 상기 플러그(58)를 완전히 제거한다.
이어서, 상기 전체 구조의 노출된 표면상에 내부 다결정실리콘층(60)을 형성한다. 그다음, 이후 공정은 기존 공정으로 진행하여 캐패시터 형성공정을 완성한다.
한편, 본 발명의 제3 실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 10 에 도시된 바와같이, 비트라인과 워드라인이 형성된 하부 구조상에 BPSG막(64)을 형성한다. 그다음, CMP 공정을 통해 상기 BPSG막(64)을 평탄화시킨다.
이어서, 상기 BPSG막(64)상에 플라즈마증착방법을 이용하여 식각정지막(65)을 형성한다.
그다음, 상기 식각정지막(65)상에 PE-TEOS막(66)을 형성하고, 콘택마스크(미도시)를 이용하여 상기 PE-TEOS막(66), 식각정지막(65) 및 BPSG막(64)을 노광 및 현상공정에 의해 선택적으로 제거하여 콘택(67)을 형성한다.
이어서, 상기 콘택(67)을 포함한 전체 구조의 상부에 플러그용 다결정실리콘층(68)을 증착한다.
그다음, 도 11 에 도시된 바와같이, 상기 다결정실리콘층(68)을 건식 식각 또는 습식식각공정을 통해 상기 PE-TEOS막(66)과 식각정지막(65)사이에 있는 부분을 선택적으로 제거하여 상기 BPSG막(64)내에만 남는 플러그(68a)를 형성한다.
이어서, 도 12 에 도시된 바와같이, 전체 구조의 노출된 표면상에 산화막(미도시)을 형성하고, 이를 코아마스크(미도시)를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 코아산화막(69)을 형성한다.
그다음, 상기 전체 구조의 노출된 표면상에 내부 다결정실리콘층(70)을 형성한다. 이때, 상기 플러그(68a) 형성시에 에치백 공정 또는 CMP 공정을 생략하므로써 캐패시터 형성공정을 단순화시킬 수 있다. 이어서, 이후 공정은 기존 공정으로 진행한다.
또한, 본 발명의 제4 실시예에 따른 반도체소자의 캐패시터 형성방법은, 플러그(78) 형성까지의 공정은, 본 발명의 제3 실시예와 동일하게 진행한다.
그다음, 도 13 에 도시된 바와같이, 상기 다결정실리콘층(78)를 완전히 제거한다. 이어서, 도 14 에 도시된 바와같이, 상기 전체 구조의 노출된 표면상에 산화막(미도시)을 형성하고, 이를 코아마스크(미도시)를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 코아산화막(79)을 형성한다.
그다음, 상기 전체 구조의 노출된 표면상에 내부 다결정실리콘층(80)을 형성하고 이를 CMP공정을 진행한다. 이어서, 이후 공정은 기존 공정으로 진행하여 캐패시터 형성공정을 완성한다.
한편, 본 발명의 제5 실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 15 에 도시된 바와같이, 비트라인과 워드라인이 형성된 구조상에 BPSG막(84)을 형성한다. 그다음, CMP 공정을 통해 상기 BPSG막(84)을 평탄화시킨다.
이어서, 상기 BPSG막(84)상에 플라즈마증착방법을 이용하여 식각정지막(85)을 형성한다.
그다음, 상기 식각정지막(85)상에 PE-TEOS막(86)을 형성하고, 콘택마스크(미도시)를 이용하여 상기 PE-TEOS막(86), 식각정지막(85) 및 BPSG막(84)을 노광 및 현상공정에 의해 선택적으로 제거하여 콘택(87)을 형성한다.
이어서, 상기 콘택(87)을 포함한 전체 구조의 상부에 플러그용 물질(미도시)을 증착하고, 이를 에치백하여 플러그(88)를 형성한다.
이때, 플러그용 물질로는 산화막과 선택비가 작으면서 다결정실리콘과는 선택비가 높은 SixOy또는 TEOS 계열의 물질을 사용한다.
그다음, 상기 전체 구조의 노출된 표면상에 산화막(미도시)을 형성하고, 이를 코아마스크(미도시)를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 코아산화막(89)을 형성한다. 이어서, 도 16 에 도시된 바와같이, 상기 코아산화막(89)을 장벽으로하여 상기 플러그(88)를 완전히 제거한다.
그다음, 도 17 에 도시된 바와같이, 상기 전체 구조의 노출된 표면상에 내부 다결정실리콘층(90)을 형성한다. 이어서, 이후 공정은 기존 공정으로 진행하여 캐패시터 형성공정을 완성한다.
한편, 본 발명의 제6 실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 18 에 도시된 바와같이, 비트라인과 워드라인이 형성된 구조상에 BPSG막(94)을 형성한다. 그다음, CMP 공정을 통해 상기 BPSG막(94)을 평탄화시킨다.
이어서, 상기 BPSG막(94)상에 플라즈마증착방법을 이용하여 식각정지막(95)을 형성한다.
그다음, 상기 식각정지막(95)상에 PE-TEOS막(96)을 형성하고, 콘택마스크(미도시)를 이용하여 상기 PE-TEOS막(96), 식각정지막(95) 및 BPSG막(94)을 노광 및 현상공정에 의해 선택적으로 제거하여 콘택(97)을 형성한다.
이어서, 상기 제1 콘택(97)을 포함한 전체 구조의 상부에 제1 다결정 실리콘층(98)을 증착한다.
그다음, 도 19 에 도시된 바와같이, 제1 다결정실리콘층(98)을 건식식각 또는 습식식각공정에 의해 상기 PE-TEOS막(96)과 식각정지막(95)사이에 있는 부분까지 선택적으로 제거하여 제1 플러그(98a)을 형성한다.
이어서, 도 20 에 도시된 바와같이, 상기 전체 구조의 노출된 표면상에 제2 다결정실리콘층(99)을 형성한다.
그다음, 도 21 에 도시된 바와같이, 상기 제2 다결정실리콘층(99)을 상기 PE-TEOS막(96)의 표면까지만 남도록 에치백하여 제2 플러그(99a)를 형성한다. 이때, 상기 제2 플러그(99a)의 상면의 면적이 제1 플러그(98a)보다 넓기때문에 이후 공정에서 형성되는 제3 플러그와의 콘택 오버랩 마진이 증가한다.
이어서, 도 22 에 도시된 바와같이, 상기 전체 구조의 노출된 표면상에 층간절연막(100)을 형성하고, 이를 제2 콘택마스크(미도시)를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 제2 콘택(101)을 형성한다.
그다음, 상기 제2콘택(101)을 포함한 전체 구조의 노출된 표면상에 제3 다결정실리콘층(미도시)을 형성하고, 이를 에치백하여 제3 플러그(102)를 형성한다.
이렇게 하여, 콘택과 오버랩되는 마진이 증가되어 안정적인 캐패시터 형성이 가능하게 된다. 이어서, 이후 공정은 이전 공정과 동일한 순으로 진행한다.
또한, 본 발명의 제7 실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 23 에 도시된 바와같이, 비트라인과 워드라인이 형성된 하부 구조상에 BPSG막(114)을 형성한다. 그다음, CMP 공정을 통해 상기 BPSG막(114)을 평탄화시킨다. 이어서,상기 BPSG막(114)상에 플라즈마증착방법을 이용하여 식각정지막(115)을 형성한다.
그다음, 상기 식각정지막(115)상에 PE-TEOS막(116)을 형성하고, 콘택마스크(미도시)를 이용하여 상기 PE-TEOS막(116), 식각정지막(115) 및 BPSG막(114)을 노광 및 현상공정에 의해 선택적으로 제거하여 제1 콘택(117)을 형성한다.
이어서, 상기 제1 콘택(117)을 포함한 전체 구조의 상부에 제1 다결정 실리콘층(118)을 증착한다.
그다음, 도 24 에 도시된 바와같이, 제1 다결정실리콘층(119)을 건식식각 또는 습식식각공정에 의해 상기 PE-TEOS막(116)과 식각정지막(115)사이에 있는 부분까지 선택적으로 제거하여 제1 플러그(118)을 형성한다.
이때, 상기 식각공정시에 상기 PE-TEOS막(116)과 식각정지막(115) 측벽의 일부 두께도 함께 식각되어 이들 층의 좌우폭이 약간 넓어지게 된다.
이어서, 도 25 에 도시된 바와같이, 상기 전체 구조의 노출된 표면상에 층간절연막(119)을 형성한다.
그다음, 도 26 에 도시된 바와같이, 상기 층간절연막(119)을 제2 콘택마스크(미도시)를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 제2 콘택(120)을 형성한다.
이어서, 상기 제2 콘택(120)을 포함한 상기 전체 구조의 노출된 표면상에 상기 제2 콘택(120)을 완전히 매립하는 제2 다결정실리콘층(121)을 형성하고, 이를 에치백하여 제2 플러그(121a)를 형성한다.
그다음, 상기 전체 구조의 노출된 표면상에 제3 다결정실리콘층(미도시)을형성하고, 이를 선택적으로 제거하여 플러그패드(122)를 형성한다.
이와 같은 순으로 진행되는 제7 실시예에 있어서는, 상기 제2 플러그(122)의 높이가 부득이하게 질어졌을때 콘택이 콘택(120)이 제2 플러그(122)을 안정적으로 지지하지 못했을때 제2콘택(120)이 떨어져 나가거나 제2 플러그(122)가 시프트(shift)되는 현상과 같은 문제점이 방지된다. 이어서, 이후 공정은 이전 공정과 동일한 순으로 진행한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 캐패시터 형성방법에 있어서는, 캐패시터의 실린더 면적의 증대로 인하여 셀 리프레쉬 특성이 향상되어 반도체소자의 특성이 개선된다.
또한, 본 발명에 있어서는 캐패시터구조를 쐐기형 실린더 구조로 형성하기 때문에 셀 구조의 안정성이 확보되어 코아산화막의 제거시에 셀의 캐패시터의 리프팅이 방지된다.
그리고, 플러그공정을 사용하므로써 캐패시터의 높이( 예를들면, 1000 Å 이상)에 대한 부담이나 바닥 CD(임계크기)확보에 대한 어려움이 해결된다.
더우기, 플러그를 쐐기형 구조로 형성하므로써 보다 안정적인 캐패시터 확보가 가능하다.
특히, 플러그 형성후 식각선택비를 이용하여 플러그를 완전히 제거하는 방법을 사용하므로써 콘택 형성공정에서 높아가는 캐패시터의 높이에 따른 콘택 바닥의 CD 확보의 어려움을 해결하면서 식각선택비에 따라 콘택측벽이 넓어지므로써 측벽면적을 높인다는 장점이 있다.
따라서, 직접적으로 캐패시터 콘택 식각을 진행하는 경우에 비하여 훨씬 큰 CS특성을 확보할 수 있고, 내부 캐패시터상에 가장 큰 어려움중의 하나인 코아산화막의 제거(dip out)시에 측벽 산화막이 내부 실린더를 충분히 넓은 면적에서 지탱해 줌으로써 실린더가 콘택에서 떨어져나가 입자소스(particle source)가 되는 캐패시터 리프팅 해결에 도움이 된다.
한편, 본 발명에 따른 반도체소자의 캐패시터 형성방법에 있어서는, 기존 공정에서의 가장 큰 어려움중의 하나인 에치백 공정(예를들면, TEOS막 증착이 한 단계 감소)을 줄일 수 있어 공정단순화 측면에서 절대적으로 유리하다.
또한, 본 발명에 있어서는, 플러그 에치백(CMP)후 찌꺼기성 물질에 의한 저항 증가가 억제된다. 즉, 플러그용 폴리(다결정실리콘층)을 다시 식각하므로써 플러그용 폴리패드위에 발생하는 CMP 또는 에치백후의 찌꺼기성 물질의 오염이 제거되므로 인해 콘택이 개구되지 않는 것이 방지되고, 콘택저항을 감소시킬 수 있다.

Claims (15)

  1. 하부 구조상에 BPSG막과 식각정지막 및 TEOS막을 순차적으로 형성하는 공정과;
    상기 TEOS막과 식각정지막 및 BPSG막을 콘택마스크를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 콘택을 형성하는 공정과;
    상기 콘택을 포함한 전체구조상에 상기 콘택을 매립하는 플러그용 다결정실리콘층을 형성하고 이를 에치백하는 공정과;
    상기 에치백한 다결정실리콘층을 다시 선택적으로 식각하여 상기 BPSG막내에만 남도록 하여 플러그를 형성하는 공정과;
    상기 전체 구조의 표면상에 산화막을 형성하고, 코아마스크를 이용하여 상기 산화막을 선택적으로 제거하여 코아산화막패턴을 형성하는 공정과;
    상기 전체 구조의 노출된 표면상에 내부다결정실리콘막을 형성하는 공정; 을 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 플러그는 식각공정을 통해 쐐기형 구조로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 플러그를 형성한후 상기 플러그의 일부두께를 식각하는 대신에 상기 코아산화막을 장벽으로하여 상기 플러그를 완전히 제거하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 콘택을 포함한 전체 구조의 표면상에 다결정실리콘층을 형성한다음 에치백하는 대신에 식각공정을 통해 상기 다결정실리콘층을 상기 BPSG막까지만 남도록 선택적으로 제거하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 제 4 항에 있어서,
    상기 다결정실리콘층을 식각공정을 통해 완전히 제거하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  6. 제 4 항에 있어서,
    상기 플러그 형성물질로는 식각선택비가 상기 코아산화막보다는 작고 다결정실리콘보다는 큰 물질을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  7. 제 6 항에 있어서,
    상기 플러그 형성물질로는 SixOy또는 TEOS 계열의 물질을 사용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  8. 제 5 항에 있어서,
    상기 다결정실리콘층의 제거공정에 의해 콘택의 폭이 제거공정이전에 비해 더 넓어지는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  9. 하부 구조상에 BPSG막과 식각정지막 및 TEOS막을 순차적으로 형성하는 공정과;
    상기 TEOS막과 식각정지막 및 BPSG막을 콘택마스크를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 제1 콘택을 형성하는 공정과;
    상기 제1 콘택을 포함한 전체구조상에 상기 제1 플러그콘택을 매립하는 제1 다결정실리콘층을 형성하는 공정과;
    상기 제1 다결정실리콘층을 선택적으로 식각하여 상기 BPSG막내에만 남도록 하여 제1 플러그를 형성하는 공정과;
    상기 전체 구조의 표면상에 층간절연막을 형성하고, 이를 제2 콘택마스크를 용하여 선택적으로 제거하여 제2 콘택을 형성하는 공정과;
    상기 제2 콘택내에 제2 플러그를 형성하는 공정을 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  10. 제 9 항에 있어서,
    상기 제1 플러그는 식각공정을 통해 쐐기형 구조로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  11. 제 9 항에 있어서,
    상기 제1 다결정실리콘층의 제거공정에 의해 제1 플러그콘택의 폭이 제거공정이전의 폭보다 더 넓어지는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  12. 제 9 항에 있어서,
    상기 제2 플러그형성후 코아산화막과 내부다결정실리콘층을 형성하는 공정을 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  13. 하부 구조상에 BPSG막과 식각정지막 및 TEOS막을 순차적으로 형성하는 공정과;
    상기 TEOS막과 식각정지막 및 BPSG막을 콘택마스크를 이용하여 노광 및 현상공정에 의해 선택적으로 제거하여 제1 콘택을 형성하는 공정과;
    상기 제1 콘택을 포함한 전체구조상에 상기 제1 플러그콘택을 매립하는 제1 다결정실리콘층을 형성하는 공정과;
    상기 제1 다결정실리콘층을 선택적으로 식각하여 상기 BPSG막내에만 남도록하여 제1 플러그를 형성하는 공정과;
    상기 제1 다결정실리콘층중 제거된 부분내에 제2 플러그를 형성하는 공정과;
    상기 전체 구조의 표면상에 층간절연막을 형성하고, 이를 제2 콘택마스크를 용하여 선택적으로 제거하여 제2 콘택을 형성하는 공정과;
    상기 제2 콘택내에 제3 플러그를 형성하는 공정을 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  14. 제 13 항에 있어서,
    상기 제2 플러그는 상기 제1플러그형성후에 노출되는 전체 구조의 표면상에 다결정실리콘층을 형성하고, 이를 에치백하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  15. 제 13 항에 있어서,
    상기 제2 플러그형성후 코아산화막과 내부다결정실리콘층을 형성하는 공정을 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
KR1019990067978A 1999-12-31 1999-12-31 반도체소자의 캐패시터 형성방법 KR100359163B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990067978A KR100359163B1 (ko) 1999-12-31 1999-12-31 반도체소자의 캐패시터 형성방법
US09/751,842 US6451649B2 (en) 1999-12-31 2001-01-02 Method for fabricating semiconductor device having a capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990067978A KR100359163B1 (ko) 1999-12-31 1999-12-31 반도체소자의 캐패시터 형성방법

Publications (2)

Publication Number Publication Date
KR20010059982A true KR20010059982A (ko) 2001-07-06
KR100359163B1 KR100359163B1 (ko) 2002-10-31

Family

ID=19635066

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990067978A KR100359163B1 (ko) 1999-12-31 1999-12-31 반도체소자의 캐패시터 형성방법

Country Status (2)

Country Link
US (1) US6451649B2 (ko)
KR (1) KR100359163B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388682B1 (ko) * 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
GB2386471B (en) 2001-12-11 2004-04-07 Samsung Electronics Co Ltd A method for fabricating a one-cylinder stack capacitor
KR100434496B1 (ko) * 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
TWI271872B (en) * 2002-12-30 2007-01-21 Hynix Semiconductor Inc Capacitor and method for fabricating the same
JP4671614B2 (ja) * 2004-03-03 2011-04-20 パナソニック株式会社 半導体装置
KR100648247B1 (ko) * 2004-06-07 2006-11-24 삼성전자주식회사 캐패시터의 금속 하부전극 형성 방법 및 이를 위한선택적인 금속막 식각 방법
US20050287793A1 (en) * 2004-06-29 2005-12-29 Micron Technology, Inc. Diffusion barrier process for routing polysilicon contacts to a metallization layer
US11145544B2 (en) * 2018-10-30 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact etchback in room temperature ionic liquid

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0951038A (ja) 1995-08-07 1997-02-18 Matsushita Electron Corp 半導体装置およびその製造方法
JPH10189898A (ja) * 1996-12-24 1998-07-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR19990031566A (ko) * 1997-10-13 1999-05-06 윤종용 반도체장치의 커패시터 제조방법
KR19990052265A (ko) * 1997-12-22 1999-07-05 윤종용 반도체 소자 제조방법
KR100305401B1 (ko) * 1997-12-27 2001-11-30 박종섭 반도체소자의캐패시터형성방법
KR100283028B1 (ko) * 1998-03-19 2001-03-02 윤종용 디램 셀 캐패시터의 제조 방법
US6015733A (en) * 1998-08-13 2000-01-18 Taiwan Semiconductor Manufacturing Company Process to form a crown capacitor structure for a dynamic random access memory cell
US6015734A (en) * 1998-09-04 2000-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving the yield on dynamic random access memory (DRAM) with cylindrical capacitor structures

Also Published As

Publication number Publication date
KR100359163B1 (ko) 2002-10-31
US6451649B2 (en) 2002-09-17
US20010018248A1 (en) 2001-08-30

Similar Documents

Publication Publication Date Title
KR20010059982A (ko) 반도체소자의 캐패시터 형성방법
KR100207462B1 (ko) 반도체 장치의 커패시터 제조방법
KR100685677B1 (ko) 반도체 소자 제조 방법
JP2000216354A (ja) 深い記憶トレンチに自己整列した埋込みストラップの形成方法および半導体デバイス
US6897108B2 (en) Process for planarizing array top oxide in vertical MOSFET DRAM arrays
KR20000004334A (ko) 반도체 소자의 금속배선 형성방법
KR100735015B1 (ko) 셀프얼라인된 스토리지 노드를 구비한 반도체 장치의제조방법
KR100597594B1 (ko) 반도체 소자의 콘택플러그 형성방법
JPH08125142A (ja) 半導体装置の製造方法
US6057196A (en) Self-aligned contact process comprising a two-layer spacer wherein one layer is at a level lower than the top surface of the gate structure
KR100799153B1 (ko) 토폴로지가 완화된 스토리지노드콘택을 구비한반도체소자의 제조 방법
WO2021185062A1 (zh) 半导体结构及形成方法
KR100342828B1 (ko) 반도체 소자의 전하저장 전극 형성 방법
KR100504949B1 (ko) 커패시터의 저장 전극 형성 방법
KR100529379B1 (ko) 반도체 캐패시터의 제조 방법
KR101010121B1 (ko) 반도체 소자의 제조방법
KR100235971B1 (ko) 반도체 소자의 제조방법
KR100310823B1 (ko) 반도체장치의콘택홀형성방법
KR100672763B1 (ko) 반도체 소자의 게이트 형성방법
JP2000124420A (ja) 半導体装置及びその製造方法
KR100349686B1 (ko) 이너 캐패시터의 전하저장 전극 형성방법
KR100603590B1 (ko) 반도체 소자의 전하저장전극용 콘택 플러그 형성방법
KR100444312B1 (ko) 반도체소자의미세콘택형성방법
KR100876879B1 (ko) 캐패시터의 스토리지 노드 형성방법
KR100875658B1 (ko) 반도체소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131007

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee