KR20000071248A - 깊은 축적 트렌치에 대해 자기 정렬된 매립 스트랩 및반도체 디바이스 - Google Patents
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Abstract
깊은 축적 트렌치에 대해 자기 정렬된 매립 스트랩을 형성하는 공정이 개시된다. 충진(filled)된 깊은 트렌치 캐패시터와 기판의 상부의 함몰부의 벽상에는 스페이서가 형성된다. 스페이서 사이의 영역에는 플러그가 형성된다. 스페이서, 플러그, 이 플러그의 스페이서의 주변 물질의 상부에 포토레지스트가 증착된다. 이 포토레지스트는 패터닝됨으로써, 플러그와, 스페이서와, 주변 물질의 일부분들을 노출시킨다. 포토레지스트에 의해 피복되지 않은 주변 물질내의 스페이서는 선택적으로 에칭되고, 나머지 스페이서 부분은 남게된다. 스페이서의 제거로 인해 노출되는 기판과 충진된 깊은 트렌치 부분은 선택적으로 에칭된다. 스페이서, 주변 물질 기판, 그리고 충진된 깊은 트렌치의 에칭으로 생성된 공간에는 분리 영역이 형성된다.
Description
본 발명은 반도체 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스에 관한 것이다.
별개의 메모리 셀과 같은 점점 더 많은 수의 반도체 디바이스들이 단일의 칩상에 생성되고 있다. 그 결과, 디바이스의 디멘젼은 계속해서 작아지고 있다. 디바이스 디멘젼을 축소시키는 것은, 디바이스 구조를 정렬함에 있어서의 어려움과 오류발생을 증가시킬 수 있고, 그리고 반도체 디바이스에 포함된 구조들의 적합한 기능 영역을 적절히 정렬하는 것도 어렵게 할 수 있다.
본 발명은 더욱더 축소된 반도체 디바이스 및 이 디바이스를 형성하는 소자의 디멘젼의 관점에서 반도체 디바이스 소자의 적절한 정렬을 보장하도록 도와주는 방법 및 반도체 디바이스 구조를 제공한다.
본 발명은 깊은 축적 트렌치(deep storage trench)에 대해 자기 정렬(self-aligned)된 매립 스트랩(a buried strap)을 형성하는 공정을 제공한다. 이 공정에 따르면, 충진(filled)된 깊은 트렌치 캐패시터와 기판의 상부의 함몰부의 벽상에는 스페이서가 형성된다. 스페이서들 사이의 영역에는 플러그가 형성된다. 스페이서와 플러그와 이 플러그의 스페이서의 주변을 싸고 있는 물질 상부에는 포토레지스트가 증착된다. 이 포토레지스트는 패터닝됨으로써 플러그와 스페이서와 그 주변 물질의 일부분들을 노출시킨다. 포토레지스트에 의해 피복되지 않은 주변 물질내의 스페이서들은 선택적으로 에칭되고, 나머지 스페이서 부분은 남겨둔다. 포토레지스트로 보호되지 않은 기판 부분은 선택적으로 에칭된다. 스페이서와 기판의 에칭으로 인해 형성된 공간에는 분리 영역(isolation region)이 형성된다.
본 발명은 또한 기판을 포함하는 반도체 디바이스를 제공한다. 깊은 트렌치 캐패시터는 기판내에 위치된다. 깊은 트렌치 캐패시터는 반도체 물질로 충진(filled)된다. 이 깊은 트렌치의 벽상에는 칼라(collar)가 위치된다. 트랜치 최상부 영역은 트렌치 최상단의 부근에서 트렌치 충진물과 칼라의 상부에 위치된다. 분리 영역은 깊은 트렌치와 트렌치 칼라와 트렌치 최상부 영역 속까지 뻗어있다.
본 발명의 또다른 목적 및 이점들은 이후의 상세한 설명으로부터 당업자에게 쉽게 명확해질 것이며, 이후의 상세한 설명은 단순히 본 발명의 실행을 고려함에 있어서 가장 양호한 모드를 예시할 목적으로 그저 본 발명의 바람직한 실시예들을 도시 및 설명하는 것이다. 알 수 있듯이, 본 발명은 그 밖의 다른 실시예들도 가능하며, 몇몇 세부사항들은 본 발명의 범주내의 다양한 명확한 관점에서 변형될 수 있다. 따라서, 도면 및 설명은 사실상 예시로서 간주되어야 하며, 본 발명이 이들에 의해 한정되는 것은 아니다.
도 1은 공지의 반도체 디바이스 구조의 일부의 단면도,
도 2는 후속 공정이 수행된 도 1의 반도체 디바이스 구조의 일부의 단면도,
도 3은 후속 공정 처리된 도 1 및 도 2에 도시된 반도체 디바이스 구조의 일부의 단면도,
도 4는 반도체 디바이스 구조의 여러 소자들의 상대적인 위치를 예시하기 위한 반도체 디바이스 구조의 일부의 평면도,
도 5는 반도체 디바이스 구조의 여러 소자들의 다소 바람직하지 않은 상대적인 위치를 예시하기 위한 다른 반도체 디바이스 구조의 일부의 평면도,
도 6은 본 발명에 따른 공정의 일 실시예의 어떤 단계에 있어서의 본 발명에 따른 반도체 디바이스 구조의 실시예의 단면도,
도 7은 공정의 후속 단계에 있어서의 도 6에 예시된 구조의 단면도,
도 8은 본 발명에 따른 공정의 다른 실시예의 어떤 단계에서 본 발명에 따른 반도체 디바이스 구조의 다른 실시예의 단면도,
도 9는 후속 공정을 수행한 이후의 도 8에 예시된 실시예의 단면도,
도 10은 본 발명에 따른 공정의 추후 단계에서, 후속 공정을 수행한 후에 도 7 또는 도 9에 예시된 실시예와 같은 반도체 디바이스 구조의 단면도,
도 11은 후속 공정을 수행한 이후의 도 10에 예시된 실시예의 단면도,
도 12는 디바이스의 여러 소자들의 상대적인 위치를 예시하기 위한, 본 발명에 따른 반도체 디바이스의 실시예의 평면도,
도 13은 후속 공정을 수행한 이후의 도 11에 예시된 실시예의 단면도.
도면의 주요 부분에 대한 부호의 설명
30 : 깊은 트렌치 32 : 칼라
34 : 트렌치 최상부 영역 36 : p웰
38 : n+ 플레이트 42/52 : 스페이서
44 : 함몰부 46/54 : 플러그
56 : 포토레지스트 58 : 분리 영역
전술한 본 발명의 목적 및 이점들은 첨부 도면과 연계하여 고려될 때 더욱 명확하게 이해될 것이다.
깊은 트렌치 축적 DRAM 어레이에서 디멘젼이 축소될수록, 어레이내의 피쳐(features) 사이즈에 비해 활성 영역-깊은 트렌치 중첩 허용도(active area-deep trench overlay tolerance)가 증가하게 되므로, 매립 스트랩 저항의 변화는 증가될 수 있을 것이다. 이러한 문제를 다루는 한가지 기법은 활성 영역-깊은 트렌치 중첩과 무관한 스트랩 형성 공정을 제공하는 것이다. 이 공정은 "합병된 활성 영역-깊은 트렌치 스트랩 공정(merged active area-deep trench strap process)"으로 불리우기도 한다. 비록 합병된 활성 영역-깊은 트렌치 스트랩 공정에 의해 만들어진 매립 스트랩이 활성 영역-깊은 트렌치 중첩 오류로 인한 저항 변화의 문제는 해결 가능할지라도, 깊은 트렌치와 그 이웃의 활성 영역 사이의 의사 스트랩(spurious strap)의 형성은 활성 영역-깊은 트렌치 정렬을 극도로 어긋나게 하고/하거나 활성 영역 또는 깊은 트렌치 포토 및 에치 바이어스 허용도를 크게 만들기 쉽다.
이후에, 합병된 활성 영역-깊은 트렌치 스트랩 공정과 관련한 의사 스트랩 형성 문제를 보다 잘 설명하기 위한 일환으로서 합병된 활성 영역-깊은 트렌치 스트랩 공정을 간단히 설명한다. 도 1은 반도체 디바이스 구조의 단면도를 예시한다. 도 1에 예시된 구조는 기판내에 위치된 깊은 트렌치(1)를 포함한다. 깊은 트렌치는 다결정 실리콘으로 충진된다.
깊은 트렌치의 벽에는 칼라(3)가 위치된다. 칼라(3)와 깊은 트렌치 측벽을 형성하는데 여러 가지 공정이 활용될 수 있을 것이다. 본 발명에서는 실리콘 부분 산화법(LOCOS)를 활용하여 칼라를 형성한다. 또한 칼라(3)는 CVD 산화물을 증착한 후에 RIE를 행함으로써 형성될 수도 있는데, 이것은 당업자에게 공지된 것이다.
깊은 트렌치에 인접한 기판에는 p웰(5)이 위치된다. p웰의 하부이면서 깊은 트렌치에 인접한 기판에는 n+ 플레이트(7)가 위치된다.
트렌치 최상부 구조(9)는 깊은 트렌치를 덮도록 위치된다. 도 1에 예시된 구조에서 트렌치 최상부 구조는 산화물이다. 깊은 트렌치의 주변을 둘러싸고 있는 기판의 표면에는 트렌치 최상부 구조(9)와 경계를 접하여 질화물 패드 영역(11)이 위치된다.
도 1에 예시되어 있는 상태에서, 깊은 트렌치를 충진하는 물질은 함몰되어 있고, 절연 트렌치 최상부 영역(9)은 생성된 뒤, 질화물 패드(11)에 대해 평탄화된다. 공정의 이 시점에서는, 도 1에 예시된 기판의 전체 상부 표면상에 포토레지스트가 증착된다. 다음, 포토레지스트는 전형적인 포토리소그래피 방식으로 패터닝될 것이다.
도 2는 결과적으로 얻어지는 구조를 예시한다. 도 2에 도시된 바와 같이, 포토레지스트의 적어도 한 영역(13)은 구조의 상부 표면상에 잔류하여, 질화물 패드(11)와 트렌치 최상부 영역(9)의 일부분을 덮는다. 포토레지스트 영역(13)은 디바이스의 활성 영역을 규정하는 것을 도와준다.
포토레지스트 패턴과 깊은 트렌치 상부의 트렌치 최상부 영역(9)과의 결합체(the union of the photoresist pattern and the trench top region 9 over the deep trenches)를 마스크로서 활용함으로써, 노출된 질화물 패드는 그 하부의 기판 표면까지 에칭될 것이다. 에칭은 반응성 이온 에칭을 이용해 수행될 수 있을 것이다. 다음, 노출된 실리콘 기판이 트렌치 최상부 영역(9)과 포토레지스트 영역(13)에 대해 선택적으로 에칭된다. 질화물 패드(11)를 에칭한 이후에 노출된 기판은 분리 영역을 규정하는 것을 도와주는데, 이 분리 영역은 이후에 물질로 충진되어 평탄화될 것이다.
도 3은 그 결과로 형성된 구조를 예시한다. 분리 영역은 통상적으로 얕은 트렌치 분리 영역(shallow trench isolation regions)이다. 도 3에는 또한 분리 영역(15)이 예시되어 있다. 도 1 내지 도 3에 예시된 공정에 따르면, 분리를 위한 전체 패턴은, 깊은 트렌치 상부의 트렌치 최상부 영역과 활성 영역 마스크와의 결합체에 의해 규정된다.
도 4는 도 1 내지 도 3에 예시된 것과 같은 공정에 의해 형성되는 구조의 평면도를 예시한다. 도 4는 활성 영역 패턴(17)과 깊은 트렌치/트렌치 최상부 영역(19)을 예시한다. 이 구조에 있어서, 구조내의 얕은 트렌치 분리 패턴은 활성 영역 마스크와 깊은 트렌치 상부의 트렌치 최상부 영역 캡(the trench top region cap)과의 결합체의 외부 영역으로 규정된다. 활성 영역과 깊은 트렌치의 중첩부는 스트랩(21)을 규정한다. 활성 영역과 깊은 트렌치와의 결합체는 실선(23)으로 표시된다. 도 4는 인접한 활성 영역(25)도 예시하고 있다.
도 4에 예시된 것과 같은 구조에 있어서, 깊은 트렌치가 활성 영역과 제대로 정렬되지 않고/않거나 포토 혹은 에치 바이어스가 과도할 경우, 깊은 트렌치 에지가 인접의 활성 영역에 너무 근접하게 되어, 활성 영역을 깊은 트렌치에 연결하게 될 수도 있다. 이렇게 되면, 도 5에 도시된 것처럼, 의사 스트랩(27)이 깊은 트렌치와 인접의 활성 영역 사이에 초래될 수도 있다.
도 5에는 활성 영역 패턴(17)과 깊은 트렌치(19)와 스트랩(21)이 예시되어 있고, 활성 영역과 깊은 트렌치와의 결합체도 굵은 실선(23)으로 표시되어 있다. 그러나, 도 4에 예시된 구조와는 다르게, 도 5에 예시된 깊은 트렌치는 활성 영역(17)과 제대로 정렬되지 않아서, 깊은 트렌치(19) 혹은 트렌치 최상부 영역이 인접의 활성 영역(25)의 근접하여 존재한다. 깊은 트렌치와 활성 영역은 사실상 접촉하거나 혹은 약간 중첩할 수도 있다. 도 5에 예시된 실시예에서, 깊은 트렌치(19)와 인접 영역(25)의 근접은 의사 스트랩(27)의 형성을 초래한다.
도 5에 예시된 구성의 결과로서, 활성 영역(17, 25)과 관련된 메모리 셀들은 모두 오동작을 한다. 의사 스트랩이 형성되지 않도록 보장해주기 위해서는, 깊은 트렌치의 사이즈를 줄여야 한다. 다시 말해, 위에서 보았을 때 트렌치의 폭이 길이의 두배이다. 그러나, 깊은 트렌치의 사이즈를 줄임으로써 축적 용량은 더욱더 줄어들게 되어, 축소된 디멘젼을 갖는 오늘날의 DRAM 구조로는 금방 공급 물량이 부족해질 것이다.
본 발명은 깊은 트렌치에 대해 자기 정렬된 매립 스트랩을 형성하는 개선된 공정을 포함하는 메모리 셀 형성 방법을 제공한다. 본 발명에 따르면, 매립 스트랩은 활성 영역-깊은 트렌치 중첩 허용도에 영향을 받지 않도록 형성된다. 본 발명에 따른 매립 스트랩은 또한 깊은 트렌치와 이 깊은 트렌치와 무관한 인접의 활성 영역 사이의 의사 스트랩 형성에 대해 상당히 개선된 면역성을 갖는다. 의사 스트랩 형성에 대한 상당히 개선된 면역성으로 인해, 이 축적 트렌치의 사이즈는 도 1 내지 도 5에 예시된 방법으로 만든 축소된 디멘젼의 축적 트렌치보다 더 크게 만들어질 것이다. 그러므로, 본 발명은 트렌치 캐패시터에 대해 매립 스트랩을 형성함에 있어서 활성 영역-깊은 트렌치 중첩의 영향을 받지 않는 공정을 제공할 뿐만 아니라, 축적 용량의 축소를 필요로 하지 않아서 높은 수율을 보장한다.
도 6은 본 발명에 따른 공정의 일 실시예의 어떤 단계에 있어서의 본 발명에 따른 구조의 일 실시예를 예시한다. 도 6에 예시된 구조는 깊은 트렌치(30)를 포함한다. 깊은 트렌치는 다결정 실리콘으로 채워질 것이다. 다결정 실리콘은 n+으로 도핑될 것이다. 이 깊은 트렌치의 벽의 일부분에는 칼라(32)가 위치될 것이다. 기판은 깊은 트렌치에 인접하여 위치된 n+ 플레이트(38)와 p웰(36)을 포함할 것이다.
물질 영역(40)은 깊은 트렌치 상부의 영역을 제외한 기판의 표면상에, 즉, 기판의 상부 표면에 위치된다. 영역(40)을 형성하는 물질은 유전 물질일 것이다. 영역(40)에 활용될 수 있는 물질의 일 예로서 질화물을 들 수 있다.
트렌치 최상부 영역(34)은 충진된 깊은 트렌치(30)의 최상부에 위치된다. 트렌치 최상부 영역은 트렌치 충진물 상부의 공동(cavity)을 메우고, 이 공동을 메우고 있는 물질을 평탄화한 뒤, 공동을 메우고 있는 이 물질을 함몰시킴으로써 형성될 것이다. 트렌치 최상부는 유전 물질로 이루어 질 것이다. 트렌치 최상부를 형성하는 유전물의 일 예로서 산화물을 들 수 있다. 트렌치 최상부 물질은 화학 기상 증착법이나 혹은 임의의 다른 적당한 공정으로 형성될 수 있을 것이다.
트렌치 최상부 영역(34)의 상부 표면은 기판의 상부 표면과 동일 평면이거나 혹은 거의 동일한 평면일 것이다. 트렌치 최상부 영역 혹은 캡(34)의 상부 표면은 기판의 상부 표면보다 약간 높거나 혹은 약간 낮게 위치할 수도 있다. 기판의 상부 표면은 영역(40)의 하부 표면과 접하고 있는 표면이기도 하다.
본 발명에 따르면, 깊은 트렌치 상부의 영역(40)내의 함몰부(44)의 벽에는 스페이서(42)가 형성된다. 스페이서는 여러 가지 물질로 형성될 수 있을 것이다. 일 예에 따르면, 유전 물질이 스페이서를 형성하는데 이용될 수 잇다. 스페이서를 형성하는데 이용될 수 있는 유전 물질의 일 예로서 질화물을 들 수 있다. 일 예로서, 실리콘 질화물이 스페이서를 형성하는데 이용된다.
스페이서는 다양한 공정을 통해 형성될 수 있다. 본원에서는 이러한 공정들 중 두 가지 특별한 예를 설명한다. 다른 공정들도 스페이서를 형성하는데 이용될 수 있을 것이며, 당업자라면 본원에 개시된 내용을 인식하는 상태에서 그다지 많은 실험을 하지 않고서도 스페이서를 형성하는 다른 방법을 깨달을 수 있을 것이다.
본 발명에 따른 스페이서 형성 공정의 제 1 예에 따르면, 스페이서 물질이 함몰부(44)에 증착된다. 다음, 도 6에 도시된 것과 같은 스페이서(42)를 형성하도록 스페이서 물질이 에칭될 것이다. 이 스페이서 물질은 반응성 이온 에칭 공정에 의해 에칭될 수 있을 것이다.
스페이서를 형성하기 위한 본 발명의 제 1 예에 따르면, 다음으로 두 스페이서 사이의 영역에 유전 물질이 증착될 것이다. 스페이서 사이의 영역에 증착된 물질(46)은 스페이서 사이의 영역을 충진하도록 증착될 것이다. 스페이서 사이의 영역 밖으로 넘쳐 나온 물질은 전체 구조의 최상부 표면을 평탄화함으로써 제거될 것이다.
스페이서 사이에 증착된 물질(46)은 유전 물질로 만들어 질 것이다. 이용 가능한 유전 물질의 일 예로서 산화물을 들 수 있다. 물질(46)은 다양한 공정을 통해 증착될 것이다. 일 예로서, 물질(46)을 증착하는데 화학 기상 증착법을 이용 가능하다. 물질(46)은 깊은 트렌치와 스페이서(42) 사이의 영역 상부에 플러그를 형성한다. 도 7은 그 결과 형성된 구조를 예시한다.
도 8 및 도 9는 본 발명에 따른 스페이서 형성 공정의 제 2 예의 단계를 예시한다. 이후에 설명되는 도 8 및 도 9에 예시된 공정은 전술한 제 1 예의 공정보다 더 어려운 공정이다. 이 방법에 따르면, 이후에 설명되는 도 8 및 도 9에 예시된 공정은 트렌치 최상부 물질을 완전히 에칭함으로써 트렌치 최상부 영역(34)의 전반적인 두께 제어를 개선할 수 있다.
제 2 예는 전술한 제 1 예의 스페이서 형성 공정과 달리, 깊은 트렌치 상부의 함몰부내에 스페이서 물질을 증착시키는 것이 아니라, 먼저, 구조의 노출 표면과 함몰부상에 물질층을 증착한다. 층(48)은 상이한 두께를 갖는다. 이 방법에 따르면, 기판의 수평 최상부 표면상의 층(48)의 두께는 깊은 트렌치 상부의 함몰부(44)의 수직 측벽상의 두께보다 더 두껍다. 트렌치 최상부 영역(34)은 이 때에 형성된다. 또한, 트렌치 최상부 영역이 이전에 형성되었을 경우에는 물질층이 트렌치 최상부 영역상에 형성될 것이다.
상이한 두께를 갖는 층(48)을 형성하기 위해 다양한 공정이 활용될 수 있을 것이다. 일 예로서, 이 상이한 두께를 갖는 층(48)을 형성하기 위해 고밀도 플라즈마(HDP) 공정이 이용될 수 있을 것이다. HDP공정은 층(48)을 방향성으로 증착시켜, 이 층이 상이한 두께를 갖도록 하는데, 즉, 이 층의 수평 표면상의 두께가 함몰부의 측벽상의 두께보다 더 두껍게 되도록 한다.
상이한 두께 층(48)은 다양한 물질로 이루어질 수 있다. 예를 들면, 상이한 두께 층(48)은 유전 물질을 포함할 수 있다. 유전 물질의 일 예로서 산화물을 활용할 수 있다.
상이한 두께 층(48)을 증착한 이후, 균일한 두께의 물질층(50)이 이 상이한 두께 층(48)의 상부에 증착될 것이다. 균일 층(50)의 증착 이전에, 수직 표면상의 상이한 두께 층(48) 부분은 에칭될 것이다. 층(48)의 수직 부분을 에칭하는데 이용 가능한 에칭 공정의 일 예로서 등방성 에칭이 있다.
균일 층(50)도 역시 유전 물질로 이루어 질 것이다. 예를 들어, 일 실시예에 따르면, 균일 층(50)은 질화물일 수 있다. 균일 층(50)으로 활용 가능한 질화물의 일 예로서 실리콘 질화물이 있다.
균일 층(50)을 증착한 이후, 이 균일 층은 에칭될 것이다. 일 예에 따르면, 균일 층은 반응성 이온 에칭에 의해 에칭된다. 다음, 균일 층의 잔류 부분(52)을 스페이서로 간주한다. 균일 층(50)의 에칭 이후에, 상이한 두께 층(48)은 구조의 상부 표면상에 잔류할 수도 있고, 잔류하지 않을 수도 있다.
스페이서(52)를 형성하기 위한 균일 층의 에칭 이후에, 물질(54)이 스페이서 사이의 영역에 증착될 것이다. 스페이서(52) 사이의 영역에 증착된 물질(54)은 유전 물질이다. 일 예에 따르면, 스페이서(52) 사이의 영역에는 산화물이 증착된다. 이 물질(54)은 깊은 트렌치의 상부의 스페이서(52) 사이의 영역에 플러그를 형성한다.
물질(54)을 증착한 후, 전체 구조는 이 구조의 수평 표면상에 위치하고 있는 상이한 두께 층(48) 부분과 물질(54)의 과잉 부분을 제거하도록 연마될 것이다. 이 구조는 영역(40)의 최상부 표면에 도달할 때까지 연마된다. 도 9는 그 결과 형성된 구조를 예시한다.
도 7과 도 9를 비교함으로써 알 수 있듯이, 이 시점에서 스페이서를 형성하기 위한 제 1 공정과 제 2 공정은 결과적으로 동일한 구조를 형성한다. 스페이서의 형성 이후, 이 구조는 후속 공정을 거칠 것이다. 이후에 설명되는 후속 공정은, 스페이서를 형성하기 위해 어떤 공정이 이용되었던지 간에 이 구조가 스페이서를 포함하고 있기만 하면 되며, 이 스페이서를 포함하는 구조상에서 수행된다.
후속 공정은 영역(40)과, 도 9 및 도 7에서 각각 도면 부호(52) 또는 (42)로 예시된 스페이서와, 플러그(54) 또는 (46)를 포함하는 전체 구조상에 포토레지스트 층을 인가함으로써 시작될 것이다. 다음, 포토레지스트는 노광 및 현상되어, 구조의 최상부상에 패터닝된 포토레지스트 층을 만들 것이다.
도 10은 패터닝된 포토레지스트 층(56)의 일 예를 예시한다. 도시된 바와 같이, 플러그(46/54)의 적어도 일부분과 스페이서(42/52)중 하나와 영역(40)의 일부분이 포토레지스트를 패터닝함으로써 노출될 것이다. 본 발명에 따르면, 포토레지스트 영역(56)은 도 10에 예시된 스페이서 영역(42/52)중 적어도 하나를 반드시 덮어야 한다. 이렇게 함으로써, 매립 스트랩의 형성을 보장할 수 있게 되는데, 그 이유는 도 10 이후에 후술되는 질화물 스트랩이 얕은 트렌치 분리 형상을 규정하기 위한 패턴을 개구(open)시키기 때문이다.
포토레지스트의 패터닝 이후, 구조중에서 패터닝에 의해 드러난 부분은 에칭으로 제거될 것이다. 예를 들어, 공정의 이 시점에서 스페이서중 포토레지스트에 의해 덮히지 않은 한 쪽은 제거될 것이다. 이러한 스페이서 제거에 의해, 활성 영역에 합병된 깊은 트렌치 주변에는 완충 영역이 만들어질 수 있게 된다. 통상적으로, 마스크는 포토레지스트(56)의 명목상의 에지 부분이 트렌치를 가로지르는 대략 중간쯤에 놓이도록 설계된다.
일 예에 따르면, 포토레지스트의 패터닝 이후에 노출된 스페이서(42/52)와 영역(40) 부분은 에칭된다. 이들 영역은 다른 노출 부분, 예컨대 플러그(46/54)와 포토레지스트를 에칭하는 것보다 훨씬 더 빠른 속도로 이들 영역을 에칭하는 공정에 의해 에칭될 것이다. 예를 들면, 소정의 반응성 이온 에칭 합성이 이용될 수 있을 것이다.
이 영역의 에칭으로 분리 영역이 규정된다. 분리 영역은 활성 영역 패턴과 깊은 트렌치에서 질화물 스페이서 영역만큼 뺀 영역과의 결합체의 외부 영역으로 규정될 수 있다. 다시 말해서, 분리 영역은 활성 영역 패턴과 깊은 트렌치 상부의 플러그 혹은 캡(46/54)과의 결합체에 의해 규정될 수 있다.
본 발명의 방법에 따르면, 포토레지스트의 패터닝에 의해 노출되는 영역(40) 및 스페이서(42/52)가 에칭된다. 이들 영역은 반응성 이온 에칭에 의해 에칭될 것이다. 영역(40)을 에칭함으로써 노출되는 영역(40) 하부의 기판 부분뿐만 아니라 트렌치 최상부 구조(34)와 트렌치의 부분들은 스페이서(42/52)와 영역(40)의 에칭에 의해 노출된 이후에 에칭될 것이다. 하부 기판과 트렌치 최상부(34)와 트렌치(30)는 칼라(32)와 플러그(46/54)를 구성하고 있는 물질에 대해 선택적인 반응성 이온 에칭에 의해 에칭될 것이다.
전술하였듯이, 기판과 깊은 트렌치와 트렌치 최상부의 영역들과, 에칭동안에 제거된 영역(40)과 스페이서는 통상적으로 얕은 트렌치 분리 영역인 분리 영역을 형성한다. 이러한 분리 영역은 분리 영역을 메우기에 적합한 물질로 충진될 것이다. 이러한 물질의 일 예가 산화물이다. 분리 영역(58)의 에칭 및 충진 이후에, 포토레지스트(56)의 잔류 부분은 제거될 것이다. 도 11은 그 결과 형성된 구조를 예시한다.
도 12는 본 발명에 따라 형성된 구조를 예시하는데, 깊은 트렌치 내부에 본 발명에 따른 질화물 스페이서를 이용함으로써, 의사 스트랩을 형성함이 없이 깊은 트렌치의 사이즈를 더 크게 할 수 있음을 보여준다. 도 12는 제대로 정렬되지 않은 깊은 트렌치(60)와 관련 스페이서(62)를 예시한다. 도 12에 예시된 구조는 활성 영역 패턴(64)을 포함한다. 스트랩(66)은 활성 영역(64)과 잘못 정렬된 깊은 트렌치(60)의 사이에 존재한다. 실선(68)은 활성 영역과 깊은 트렌치에서 스페이서(62)를 뺀 부분과의 결합체를 예시한다. 도 12는 인접의 활성 영역(70)도 예시한다. 스페이서의 결과로서, 도 12에 예시된 구조는 잘못 정렬된 깊은 트렌치(60)와 활성 영역(70) 사이에 의사 스트랩의 형성을 초래하지 않는다.
후속 공정은 도 11에 예시된 구조상에서 수행될 것이다. 후속 공정은 단순히 표준 공정 기법을 포함할 것이다. 예를 들어, 잔류 영역(40)과 잔류 스페이서(42/52)가 제거될 것이다. 일 예에 따르면, 이들 영역(40)과 스페이서(42/52)는 둘다 질화물로 형성되어 있다. 이들 질화물 영역은 고온 인산에 에칭됨으로써 제거될 것이다. 다른 구조들중에서 특히 희생 산화물, 웰 임플란트, 게이트 산화물, 게이트 도전체 규정, 소스-드레인 임플란트, 레벨간 절연체, 배선 레벨 등이 통상의 처리 공정 요소로서 형성될 것이다. 영역(40)과 스페이서(42/52)를 제거하는 동안과 그 이후에, 분리 영역(58)과 플러그(46/54)의 최상부 표면은 침식될 것이다. 이로써, 워드 라인이 형성될 때, 사실상 평탄한 표면이 만들어진다.
도 13은 소스-드레인이 형성된 이후의 구조의 일 실시예를 예시한다. 또한, 도 13에는 매립 스트랩 외부 확산부(72), 소스/드레인 연장부(74), 통과 워드라인(76), 활성 워드 라인(78), 통과 워드라인(76)과 활성 워드라인(78)의 각 상부의 절연 캡(80) 및 (82), 절연 측벽 스페이서(84)도 예시되어 있다.
본 발명은 또한 반도체 디바이스도 포함한다. 본 발명에 따른 반도체 디바이스는 전술한 공정들에 따라서 형성될 것이다. 선택적으로, 본 발명에 따른 반도체 디바이스를 형성하는데 다른 공정들이 이용될 수도 있다. 일 실시예에 따르면, 본 발명에 따른 반도체 디바이스는 DRAM MOSFET 디바이스일 수도 있다.
본 발명에 따른 반도체 디바이스는 기판을 포함한다. 깊은 트렌치는 기판내에 위치되어 반도체 물질로 충진될 수 있을 것이다. 반도체 물질로서는 다결정 실리콘을 들 수 있다. 깊은 트렌치가 형성되어 있는 기판과 이 깊은 트렌치의 충진물 사이의 트렌치 벽상에는 칼라가 위치될 수 있다. 트렌치 최상부 영역은 트렌치 충진물과 칼라 상부의 트렌치 최상단 부근에 위치될 것이다. 분리 영역은 깊은 트렌치와 트렌치 칼라와 트렌치 최상부 영역 속으로 침투해 있다.
본 발명에 따른 반도체 디바이스에 있어서, 트렌치 최상부 영역은 전기적 절연 물질로 만들어진다. 또한, 트랜치 최상부 영역은 산화물로 만들어진다. 더 나아가, 칼라는 트렌치 최상부 영역 아래로 함몰된다. 본 발명에 따른 반도체 디바이스의 각 영역을 이루는 물질은 본 발명의 공정과 관련하여 전술되었다.
본 발명의 장점중 하나는, 활성 영역 및 깊은 트렌치 패턴들을 합병시킴으로써 매립 스트랩 저항의 활성 영역-깊은 트렌치 중첩 민감도를 배제하는 것이다. 본 발명에 따른 공정들은 의사 스트랩의 가능성을 상당히 줄인다. 이 방법에 따르면, 도 10에 예시된 구조에서 포토레지스트 패턴에 의해 덮히지 않은 스페이서를 제거함으로써, 활성 영역에 합병된 깊은 트렌치 주변에 완충 영역을 만들어 주게 된다. 의사 스트랩이 형성되려면 통상적으로 활성 영역 레지스트가 질화물 스페이서의 에지를 넘어 뻗어 있어, 트렌치 최상부 영역을 중첩해야 한다. 이러한 중첩은 현재 존재하는 피복 및 이미지 제어 기법을 활용하여 쉽게 수행될 수 있을 것이다. 본 발명의 다른 장점은, 분리 영역을 형성하는 스페이서를 제거함으로써 깊은 트렌치와 분리 영역의 중첩을 보장해주는 것이다.
전술한 내용은 본 발명을 예시 및 설명하는 것이다. 또한, 개시된 내용은 단지 본 발명의 바람직한 실시예를 도시 및 설명하는 것으로, 이미 언급했듯이, 본 발명은 다양한 다른 조합, 수정 및 환경에서 이용될 수 있으며, 본원에 기재된 발명적 사상, 전술한 개시 내용의 동등물, 관련 기술 분야의 기술 및 지식의 범주내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하기에 가장 양호한 모드를 설명하기 위한 것이며, 당업자라면 전술한 실시예나 다른 실시예, 본 발명의 특정 응용이나 이용에 필요한 다양한 수정 형태로 본 발명을 활용 가능할 것이다. 따라서, 본원 설명은 본 발명을 본원에 개시된 형태로만 한정하려는 것이 아니다. 또한, 첨부된 특허 청구의 범위는 선택적인 실시예들도 포함하는 것으로 해석되도록 의도되었다.
그러므로 본 발명에 따르면, 깊은 트렌치에 대해 자기 정렬된 매립 스트랩을 형성하는 개선된 공정을 포함하는 메모리 셀 형성 방법이 제공된다. 또한 본 발명에 따르면, 매립 스트랩은 활성 영역-깊은 트렌치 중첩 허용도에 영향을 받지 않도록 형성된다. 본 발명에 따른 매립 스트랩은 또한 깊은 트렌치와 이 깊은 트렌치와 무관한 인접의 활성 영역 사이의 의사 스트랩 형성에 대해 상당히 개선된 면역성을 갖는다. 의사 스트랩 형성에 대한 상당히 개선된 면역성으로 인해, 이 축적 트렌치의 사이즈는 도 1 내지 도 5에 예시된 방법으로 만든 축소된 디멘젼의 축적 트렌치보다 더 크게 만들어질 것이다. 그러므로, 본 발명은 트렌치 캐패시터에 대해 매립 스트랩을 형성함에 있어서 활성 영역-깊은 트렌치 중첩의 영향을 받지 않는 공정을 제공할 뿐만 아니라, 축적 용량의 축소를 필요로 하지 않아서 높은 수율을 보장한다.
Claims (28)
- 깊은 축적 트렌치(deep storage trench)에 대해 자기 정렬(self-aligned)된 매립 스트랩(buried strap)을 형성하는 방법에 있어서,기판내의 충진(filled)된 깊은 트렌치 캐패시터 상부의 함몰부의 벽상에 스페이서(spacer)를 형성하는 단계와,상기 스페이서 사이의 영역에 플러그(plug)를 형성하는 단계와,상기 스페이서와, 상기 플러그와, 상기 스페이서와 상기 플러그의 주변 물질 상부에 포토레지스트를 증착하는 단계와,상기 포토레지스트를 패터닝함으로써, 상기 플러그, 상기 스페이서, 상기 주변 물질의 일부분들을 노출하는 단계와,상기 포토레지스트로 피복되지 않은 상기 스페이서 및 상기 주변 물질을 선택적으로 에칭하고, 나머지 스페이서 부분은 남겨두는 단계와,상기 스페이서, 주변 물질, 기판 및 상기 충진된 깊은 트렌치의 에칭에 의해 생성된 공간내에 분리 영역을 형성하는 단계를 포함하는 매립 스트랩 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 제 1 유전 물질로 형성되고, 상기 플러그는 제 2 유전 물질로 형성되며, 상기 분리 영역은 제 3 유전 물질을 증착시킴으로써 형성되며, 상기 주변 물질은 상기 기판의 표면상의 제 4 유전 물질인 매립 스트랩 형성 방법.
- 제 2 항에 있어서,상기 제 1 유전 물질은 질화물이고, 상기 제 2 유전 물질은 산화물이며, 상기 제 3 유전 물질은 질화물이며, 상기 제 4 유전 물질은 질화물인 매립 스트랩 형성 방법.
- 제 1 항에 있어서,상기 나머지 스페이서 부분을 제거하는 단계를 더 포함하는 매립 스트랩 형성 방법.
- 제 4 항에 있어서,상기 나머지 스페이서 부분은 인산(phosphoric acid)에서 주위 온도보다 높은 온도로 에칭되는 매립 스트랩 형성 방법.
- 제 1 항에 있어서,상기 충진된 깊은 트렌치 상부의 상기 함몰부는 상기 기판의 표면상의 질화물 층내에 존재하는 매립 스트랩 형성 방법.
- 제 1 항에 있어서,상기 함몰부는 상기 충진된 깊은 트렌치의 최상부상에 증착된 트렌치 최상부 산화물 층위에 위치되는 매립 스트랩 형성 방법.
- 제 2 항에 있어서,상기 제 2 유전 물질의 상기 플러그는 화학 기상 증착법으로 형성되는 매립 스트랩 형성 방법.
- 제 8 항에 있어서,상기 플러그의 증착 이후에, 상기 플러그는 상기 주변 물질의 최상부 표면에 대해 평탄화되는 매립 스트랩 형성 방법.
- 제 1 항에 있어서,상기 스페이서 형성 단계는상기 함몰부내에 물질을 증착시키는 단계와,상기 물질을 에칭하여 상기 스페이서를 형성하는 단계를 포함하는 매립 스트랩 형성 방법.
- 제 10 항에 있어서,상기 함몰부내에 증착된 상기 물질은 제 1 유전 물질인 매립 스트랩 형성 방법.
- 제 11 항에 있어서,상기 제 1 유전 물질은 질화물로서, 반응성 이온 에칭에 의해 에칭되는 매립 스트랩 형성 방법.
- 제 1 항에 있어서,상기 스페이서 형성 단계는상기 함몰부를 규정하는 모든 표면과 상기 함몰부의 개구 주변의 표면상에 상이한 두께의 물질층―이 상이한 두께의 층은 수평 표면상의 층의 두께가 수직 표면상의 층의 두께보다 더 두꺼움―을 증착하는 단계와,상기 상이한 두께의 층상에 균일한 두께의 물질층을 증착하는 단계와,상기 함몰부의 외부에 존재하는 상기 균일한 두께의 층 부분을 에칭하는 단계와,상기 함몰부의 외부에 존재하는 상기 상이한 두께의 층 부분을 상기 기판상의 상기 주변 물질에 도달할 때까지 연마함으로써 제거하는 단계와,상기 균일한 두께의 층의 잔류 부분을 에칭함으로써 스페이서를 형성하는 단계를 포함하는 매립 스트랩 형성 방법.
- 제 13 항에 있어서,상기 균일한 두께의 층은 제 1 유전 물질이고, 상기 플러그는 제 2 유전 물질로 형성되며, 상기 상이한 두께의 층은 제 3 유전 물질인 매립 스트랩 형성 방법.
- 제 14 항에 있어서,상기 제 1 유전 물질과 상기 제 2 유전 물질은 질화물이고, 상기 제 3 유전 물질은 산화물인 매립 스트랩 형성 방법.
- 제 13 항에 있어서,상기 상이한 두께의 층은 방향성 고밀도 플라즈마 에칭에 의해 증착되는 매립 스트랩 형성 방법.
- 제 13 항에 있어서,상기 함몰부의 외부에 존재하는 상기 균일한 두께의 층은 반응성 이온 에칭으로 에칭되는 매립 스트랩 형성 방법.
- 제 13 항에 있어서,상기 균일한 두께의 층을 에칭함으로써, 반응성 이온 에칭에 의한 상기 스페이서 형성이 수행되는 매립 스트랩 형성 방법.
- 제 13 항에 있어서,상기 플러그는 상기 균일한 두께의 층을 에칭한 이후에 형성됨으로써 상기 스페이서가 형성되고, 상기 플러그의 형성 이후에 상기 플러그는 연마되고, 상기 함몰부 주변의 표면상의 상기 상이한 두께의 층 부분들은 제거되는 매립 스트랩 형성 방법.
- 제 13 항에 있어서,상기 상이한 두께의 층과 상기 트렌치 최상부가 동시에 형성되는 매립 스트랩 형성 방법.
- 제 4 항에 있어서,상기 주변 물질을 제거하는 단계와,희생 산화물 영역을 제공하는 단계와,웰 임플란트를 제공하는 단계와,게이트 산화물 영역을 제공하는 단계와,게이트 도전체를 규정하는 단계와,소스 및 드레인 영역을 임플란팅하는 단계와,레벨간 절연 영역을 제공하는 단계와,배선 레벨을 제공하는 단계를 더 포함하는 매립 스트랩 형성 방법.
- 제 1 항에 있어서,상기 깊은 트렌치 캐패시터는 실리콘 부분 산화 공정으로 제공되는 칼라 영역(collar region)을 포함하는 매립 스트랩 형성 방법.
- 반도체 디바이스에 있어서,기판과,상기 기판내의 깊은 트렌치―이 깊은 트렌치는 반도체 물질로 충진됨―와,상기 깊은 트렌치의 벽상의 칼라와,상기 트렌치 충진물과 상기 칼라 상부의 트렌치 최상부 부근에 위치된 트렌치 최상부 영역과,상기 깊은 트렌치, 상기 트렌치 칼라, 상기 트렌치 최상부 영역 속으로 뻗어있는 분리 영역을 포함하는 반도체 디바이스.
- 제 23 항에 있어서,상기 트렌치 최상부 영역은 전기적으로 절연되는 반도체 디바이스.
- 제 23 항에 있어서,상기 트렌치 최상부 영역은 산화물인 반도체 디바이스.
- 제 25 항에 있어서,상기 칼라는 상기 트렌치 최상부 영역의 아래로 함몰된 반도체 디바이스.
- 제 23 항에 있어서,상기 반도체 디바이스는 DRAM 디바이스인 반도체 디바이스.
- 기판내의 충진된 깊은 트렌치 캐패시터 상부의 함몰부의 벽상에 스페이서를 형성하는 단계와,상기 스페이서 사이의 영역에 플러그를 형성하는 단계와,상기 스페이서와, 상기 플러그와, 상기 스페이서와 상기 플러그의 주변 물질 상부에 포토레지스트를 증착하는 단계와,상기 포토레지스트를 패터닝함으로써, 상기 플러그, 상기 스페이서, 상기 주변 물질의 일부분들을 노출하는 단계와,상기 포토레지스트에 의해 피복되지 않은 상기 스페이서 및 상기 주변 물질을 선택적으로 에칭하고, 나머지 스페이서 부분은 남겨두는 단계와,상기 기판과 상기 충진된 깊은 트렌치를 선택적으로 에칭하는 단계와,상기 스페이서, 주변 물질, 기판 및 충진된 깊은 트렌치의 에칭으로 생성된 공간내에 분리 영역을 형성하는 단계를 포함하는 공정에 의해 형성된 반도체 디바이스.
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